JP2012023212A - 半導体装置 - Google Patents

Abstract

【課題】出力を大きくすることが可能な半導体装置を提供すること。
【解決手段】半導体基板１０上に設けられ、ソースパッド１２ａと、ソースパッド１２ａと接続された一端から他端に向けて長さが小さくなる階段状の側部１２ｃを有するソースフィンガー１２ｂと、を含むソース電極１２と、ドレインパッド１４ａと、ドレインパッド１４ａと接続された一端から他端に向けて長さが小さくなり、側部１２ｃと対向する側部１４ｃを有するドレインフィンガー１４ｂと、を含むドレイン電極１４と、ソースフィンガー１２ｂの段差１２ｄと、ドレインフィンガー１４ｂの段差１４ｄとの間に屈曲部１６ｃを有し、ソースフィンガー１２ａ及びドレインフィンガー１４ａに沿って屈曲するゲート電極１６と、を具備し、側部１２ｃの形状と側部１４ｃの形状とは、ソースフィンガー１２ｂの他端とドレインフィンガー１４ｂの他端とを結ぶ線分９の中点に対して対称である半導体装置。
【選択図】図１

Description

本発明は半導体装置に関し、特に電極を階段形状とした半導体装置に関する。

マイクロ波のような高周波信号を増幅するための半導体装置として、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果型トランジスタ）が利用されることがある。ＦＥＴでは、半導体基板上に、ソース電極、ドレイン電極、及びゲート電極を設ける。特許文献１には、半導体基板上にソース電極、ドレイン電極、及びゲート電極を櫛歯状に配列した、マルチフィンガー型のＦＥＴが開示されている。

特開２００２−３２５９２５７号公報

半導体装置の電極を流れる電流の大きさは、電極の材料等により定められる許容電流密度により制約される。このため、従来の技術では、半導体装置の出力を大きくすることが困難になることがあった。本発明は上記課題に鑑み、出力を大きくすることが可能な半導体装置を提供することを目的とする。

本発明は、半導体基板上に設けられ、ソースパッドと、前記ソースパッドと接続されている一端から他端に向けて、ゲート長方向のフィンガーの長さが小さくなるような階段状の側部を有するソースフィンガーと、を含むソース電極と、前記半導体基板上に設けられ、ドレインパッドと、前記ドレインパッドと接続されている一端から他端に向けて、ゲート長方向のフィンガーの長さが小さくなり、前記ソースフィンガーの側部と対向する階段状の側部を有するドレインフィンガーと、を含むドレイン電極と、前記半導体基板上に設けられ、前記ソースフィンガーの前記側部に形成された段差と、前記ドレインフィンガーの前記側部に形成された段差との間に屈曲部を有し、前記ソースフィンガー及び前記ドレインフィンガーに沿うように前記屈曲部において屈曲するゲート電極と、を具備し、前記ソースフィンガーの前記側部の形状と、前記ソースフィンガーと対向する前記ドレインフィンガーの前記側部の形状とは、前記ソースフィンガーの他端と、前記ドレインフィンガーの他端とを結ぶ線分の中点に対して対称である半導体装置である。本発明によれば、半導体装置の出力を大きくすることが可能となる。

上記構成において、前記ゲート電極の屈曲部は、前記半導体基板に形成された不活性領域上に配置され、かつ前記半導体基板に形成された活性領域に接触しない構成とすることができる。この構成によれば、電流のリークや電極の破壊を抑制することができる。

上記構成において、前記ソースフィンガー及び前記ドレインフィンガーの少なくとも一方の両側にゲート電極が設けられ、前記ソースフィンガー又は前記ドレインフィンガーの前記少なくとも一方の上側に設けられ、前記屈曲部において、隣り合う前記ゲート電極を接続する配線を備える構成とすることができる。この構成によれば、半導体装置の特性を改善することができる。

上記構成において、前記配線は、前記ゲート電極の端部及び前記屈曲部において、前記隣り合うゲート電極を接続し、２つの前記屈曲部間のゲート電極の幅と、前記端部と前記屈曲部との間のゲート電極の幅とは同一である構成とすることができる。この構成によれば、半導体装置の特性を改善することができる。また、半導体装置の特性の悪化が抑制される。

上記構成において、前記隣り合うゲート電極は、前記ゲート電極の端部において接続されず、前記配線は、前記屈曲部において前記隣り合うゲート電極を接続し、２つの前記屈曲部間のゲート電極の幅は、前記端部と前記屈曲部との間のゲート電極の幅より大きい構成とすることができる。この構成によれば、半導体装置の特性を改善することができる。また、半導体装置の特性の悪化が抑制される。

上記構成において、前記ソースパッドは、前記ソースフィンガーのうち長さが最も大きい領域に設けられ、前記ドレインパッドは、前記ドレインフィンガーのうち長さが最も大きい領域に設けられ、前記ソースパッド又は前記ドレインパッドの少なくとも一方は、２つの前記ゲート電極の間に形成され、前記ソースパッド又は前記ドレインパッドの前記少なくとも一方は、前記半導体基板を貫通する構成とすることができる。この構成によれば、半導体装置を小型化することができる。また、熱抵抗を低減させることも可能となる。

本発明によれば、出力を大きくすることが可能な半導体装置を提供することができる。

図１は実施例１に係る半導体装置を例示する平面図である。 図２（ａ）はソース電極とドレイン電極とを抜き出した図であり、図２（ｂ）は屈曲部付近の拡大図である。 図３は電極の段数とゲートピッチとの関係を例示する図である。 図４（ａ）から図４（ｃ）は、屈曲部の周辺を例示する断面図である。 図５は実施例２に係る半導体装置を例示する平面図である。 図６（ａ）及び図６（ｂ）は、実施例２に係る半導体装置を例示する断面図である。 図７は計算の結果を表す図である。 図８（ａ）は実施例３に係る半導体装置を例示する平面図であり、図８（ｂ）は実施例３に係る半導体装置を例示する断面図である。 図９は実施例４に係る半導体装置を例示する平面図である。 図１０は実施例５に係る半導体装置を例示する平面図である。 図１１は実施例６に係る半導体装置を例示する平面図である。

図面を用いて、本発明の実施例について説明する。

まず始めに、半導体装置の構成について説明する。図１は実施例１に係る半導体装置を例示する平面図である。図２（ａ）はソース電極とドレイン電極とを例示する図であり、図２（ｂ）は屈曲部付近の拡大図である。図１のＸ方向はゲート長方向、Ｙ方向は幅方向を表す。図２（ａ）は、図１（ａ）から一対のソース電極１２及びドレイン電極１４を抜き出して図示している。図２（ｂ）では、図１の破線の楕円で囲んだ範囲を拡大している。

図１に示すように、実施例１に係る半導体装置１００は、半導体基板１０、ソース電極１２、ドレイン電極１４、及びゲート電極１６を備える。後述するように、半導体基板１０は、例えばＳｉＣ（炭化シリコン）からなる基板上に、例えばＧａＮ（窒化ガリウム）層を積層し、さらにＧａＮ層上にｎ−ＡｌＧａＮ（窒化アルミニウムガリウム）層を積層してなる。ＧａＮ層はチャネル層として機能する。ｎ−ＡｌＧａＮ層は電子供給層として機能する。半導体基板１０の上面には活性領域と不活性領域とが形成されている。活性領域とはキャリアが移動し、ドレイン−ソース間に電流が流れる領域である。不活性領域とはキャリアが移動せず、ドレイン−ソース間に電流が流れない領域である。不活性領域は、例えばチャネル層を除去する、又はイオン注入によりチャネル層を不活性化することにより形成される。半導体基板１０上には、図中のＹ方向において、下から順に、不活性領域２０、活性領域２１、不活性領域２２、活性領域２３、不活性領域２４、活性領域２５、及び不活性領域２６が形成されている。図中では、活性領域２１，２３及び２５を格子斜線で図示している。活性領域２１，２３及び２５は、互いに同じ幅を有する。

ソース電極１２は、ソースパッド１２ａと、ソースパッド１２ａに接続されたソースフィンガー１２ｂとを有する。ソース電極１２のうち、図中の点線から上の部分がソースフィンガー１２ｂである。ドレイン電極１４は、ドレインパッド１４ａと、ドレインパッド１４ａに接続されたドレインフィンガー１４ｂとを有する。ドレイン電極１４のうち、図中の点線から下の部分がドレインフィンガー１４ｂである。ゲート電極１６はゲートパッド１６ａ、ゲートフィンガー１６ｂ、及び屈曲部１６ｃを有する。ソースパッド１２ａ、ドレインパッド１４ａ及びゲートパッド１６ａの各々のボンディングエリアは丸で図示している。ソースパッド１２ａ、及びゲートパッド１６ａは、不活性領域２０上に設けられている。ドレインパッド１４ａは不活性領域２６上に設けられている。ソースパッド１２ａは半導体基板１０の上面の一辺に沿って設けられている。ドレインパッド１４ａは、ソースパッド１２ａが設けられた一辺と対向する他辺に沿って設けられている。ゲートパッド１６ａは、ドレインフィンガー１４ｂの他端（ドレインパッド１４ａと接続されていない端部）側に設けられている。ソースパッド１２ａ、ドレインパッド１４ａ及びゲートパッド１６ａには、電圧が印加される。例えばソースパッド１２ａは接地される。なお、図中に矢印で表したゲートピッチについては後述する。

図１及び図２（ａ）に示すように、ソースフィンガー１２ｂは、ソースパッド１２ａと接続されている一端から他端に向けて、階段状にゲート長方向の長さが小さくなる。言い換えれば、ソースフィンガー１２ｂの側部１２ｃは、階段状の側部である。より詳細には図２（ａ）に示すように、ソースフィンガー１２ｂのうち、Ｙ方向の下から順に、長さがＬ１，Ｌ２，Ｌ３と小さくなる。なお、電極の幅Ｗについては後述する。

ドレインフィンガー１４ｂは、ソースフィンガー１２ｂと同様に、ドレインパッド１４ａと接続されている一端から他端に向けて、階段状にゲート長方向の長さが小さくなる。言い換えれば、ドレインフィンガー１４ｂの側部１４ｃは、側部１２ｃと対向するような、階段状の側部である。ソースフィンガー１２ｂ及びドレインフィンガー１４ｂ各々の他端は、電極として機能する程度の幅を有している。またソースフィンガー１２ｂとドレインフィンガー１４ｂとは、同じ材料からなり、同じ厚さを有する。なお、ソースフィンガー１２ｂの長さ、ドレインフィンガー１４ｂの長さとは、ゲート長方向（図１のｘ方向）の長さを指すこととする。

図２（ａ）に示すように、ソースフィンガー１２ｂの側部１２ｃの形状と、ソースフィンガー１２ｂに対向するドレインフィンガー１４ｂの側部１４ｃの形状とは、ソースフィンガー１２ｂの他端と、ドレインフィンガー１４ｂの他端とを結ぶ線分９（図中の点線）の中点に対して、対称である。このため、ソースフィンガー１２ｂの長さとドレインフィンガー１４ｂの長さとの合計は、図中のＹ方向にわたって一定となる。結果的に、一対のソースフィンガー１２ｂとドレインフィンガー１４ｂとに流れる電流の和は、図中のＹ方向にわたって一定となる。

図１及び図２（ｂ）に示すように、ゲートフィンガー１６ｂは、ゲートパッド１６ａに接続され、活性領域２１，２３及び２５の各々の上に設けられている。屈曲部１６ｃは、不活性領域２２，２４上に設けられ、かつ活性領域２１，２３及び２５には接触しない。屈曲部１６ｃは、２つのゲートフィンガー１６ｂを接続する。屈曲部１６ｃは、ソースフィンガー１２ｂの側部１２ｃに形成された段差１２ｄと、ドレインフィンガー１４ｂの側部１４ｃに形成された段差１４ｄとの間に配置されている。つまり、ゲート電極１６は、ソースフィンガー１２ｂ及びドレインフィンガー１４ｂに沿うように、屈曲部１６ｃにおいて屈曲する。屈曲部１６ｃの線幅Ｗ１は例えば１μｍ以上であり、ゲートフィンガー１６ｂの線幅Ｗ２より大きい。不活性領域２２の幅Ｗ３は例えば４μｍ以上、屈曲部１６ｃから活性領域２１までの距離Ｌ４は例えば２μｍ以上、屈曲部１６ｃから活性領域２３までの距離Ｌ５は例えば１μｍ以上である。ゲート−ドレイン間の耐圧を大きくするため、屈曲部１６ｃからドレイン電極１４側の活性領域までの距離は、屈曲部１６ｃからソース電極１２側の活性領域までの距離より大きいことが好ましい。屈曲部１６ｃの長さＬ６については後述する。

図１に示すように、連結部１６ｄは不活性領域２６上に設けられ、隣り合うゲート電極１６を接続する。つまり、ソース電極１２の両側及びドレイン電極１４の両側に設けられた、隣り合うゲート電極１６は互いに接続されている。ソース抵抗を小さくするため、ゲート電極１６とソース電極１２との距離は、ゲート電極１６とドレイン電極１４との距離より小さいことが好ましい。またゲート電極１６とドレイン電極１４との距離を大きくすることで、ゲート−ドレイン間の耐圧を大きくすることができる。

ソースフィンガー１２ｂ及びドレインフィンガー１４ｂは、半導体基板１０に近い方から順に、例えばＴｉ／Ａｌ／Ａｕ、又はＴａ／Ａｌ／Ａｕ等の金属を積層して形成される。つまりＴａ層及びＡｌ層がオーミック電極を形成する。オーミック電極上に、メッキにより形成されるＡｕ層が配線として機能する。Ａｕ層はオーミック電極に比べて厚く、大きな電流が流れる。ゲート電極１６は、半導体基板１０に近い方から順に、例えばＮｉ／Ａｕ等の金属を積層して形成される。ゲート電極１６の活性領域上の部分、屈曲部１６ｃ、及び連結部１６ｄとは、例えばＡｕ層等の同じ金属層からなる。

次に、半導体装置の出力について説明する。半導体装置の出力は、フィンガー幅Ｗ（図２（ａ）参照）と、ゲート電極１６の本数（ゲート本数）とに依存する。つまり、幅Ｗを拡大し、また本数を増やすことで、ソースフィンガー１２ａ及びドレインフィンガー１４ｂに流れる電流は大きくなり、半導体装置の出力は大きくなる。

半導体装置の信頼性を確保するために、ソース電極１２やドレイン電極１４等の電極に流すことができる電流は、許容電流以下とすることが求められる。つまり、許容電流密度に、ソースフィンガー１２ｂやドレインフィンガー１４ｂ等のフィンガーの断面積をかけて得られる許容電流が、電極に流すことができる電流の上限となる。また、許容電流を大きくするために、電極を大型化すると、半導体装置が大型化してしまうこともあった。

実施例１に係る半導体装置１００では、ソース電極１２は、ソースパッド１２ａに接続された一端から他端に向けて、ゲート長方向のフィンガーの長さが小さくなるソースフィンガー１２ｂを含む。同様に、ドレイン電極１４は、ドレインパッド１４ａに接続された一端から他端に向けて、ゲート長方向のフィンガーの長さが小さくなるドレインフィンガー１４ｂを含む。このため、ソースフィンガー１２ｂ及びドレインフィンガー１４ｂ各々の許容電流を大きくすることができる。各電極の許容電流を大きくすることにより、半導体装置の出力を大きくすることが可能となる。

また、ドレインフィンガー１４ｂの側部１４ｃはソースフィンガー１２ｂの側部１２ｃと対向する。さらに、ソースフィンガー１２ｂの側部１２ｃの形状と、ソースフィンガー１２ｂに対向するドレインフィンガー１４ｂの側部１４ｃの形状とは、ソースフィンガー１２ｂの他端と、ソースフィンガー１２ｂに対向するドレインフィンガー１４ｂの他端と、を結ぶ線分の中点に対して対称である。このため、ソースフィンガー１２ｂに流れる電流とドレインフィンガー１４ｂに流れる電流との合計は、図１及び図２（ａ）中のＹ方向にわたって一定である。この結果、半導体装置の特性が安定する。

また、ソースフィンガー１２ｂとドレインフィンガー１４ｂとは対称であるため、ソースフィンガー１２ｂのうち長さが大きい一端は、ドレインフィンガー１４ｂのうち長さが小さい他端と隣り合う。ドレインフィンガー１４ｂのうち長さが大きい一端は、ソースフィンガー１２ｂのうち長さが小さい他端と隣り合う。このため、半導体装置の大型化を抑制することができる。特に側部１２ｃと側部１４ｃとは、互いに沿うような形状であり、かつゲート電極１６は屈曲するため、半導体装置の大型化を効果的に抑制することができる。ここで、ソースフィンガー１２ｂ及びドレインフィンガー１４ｂの段数を変えた場合の半導体装置の大きさについて説明する。

図３はフィンガーの段数と、ゲートピッチ及び面積との関係を例示する図である。横軸は段数、左の縦軸はゲートピッチ、右の縦軸は面積をそれぞれ表す。三角はゲートピッチ、丸は面積をそれぞれ示す。なお、ゲートピッチとは、図１（ａ）中に矢印で示した長さである。面積は、半導体装置の面積を、段数が２段の面積で規格化した規格化面積としている。ゲートフィンガー１６ｂの線幅Ｗ２は６００μｍ、ゲート電極本数は７２本、屈曲部１６ｃの長さＬ６は１１．５μｍとした（図２（ｂ）参照）。

図３に示すように、段数を増加させるほど、ゲートピッチ及び面積は小さくなる。特に、段数が１、つまりソースフィンガー１２ｂ及びドレインフィンガー１４ｂが階段状の側部を有さない場合と、段数が４の場合とを比較すると、ゲートピッチ及び面積ともに約４割程度小さくすることができた。つまり、段数を増加させるほど半導体装置を小型化することできる。また、ソースフィンガー１２ｂ及びドレインフィンガー１４ｂを大きくすることができたため、許容電流密度を６×１０^５Ａ／ｃｍ^２とすることができた。

窒化物半導体層やＧａＡｓ系半導体層等の化合物半導体層は、結晶の方位性を有することがある。この場合、エッチングへの耐性や、電流の流れやすさに、方位依存性が生じることがある。このため、製造工程において、電極を形成するためのエッチングを行った場合、エッチングの進行度合いに方位依存性が生じ、半導体層の形状が変わってしまう恐れがある。半導体層の形状が変わると、電流のリークや、半導体層の破壊が発生する可能性がある。また、活性領域上において、電極の太さが変わると、電流の大きさに方位依存性が生じ、電流のリークや、半導体層の破壊が発生する可能性がある。

段差１２ｄ及び段差１４ｄは、不活性領域２２及び２４上に配置されている。またゲート電極１６の屈曲部１６ｃも不活性領域２２及び２４上に配置されている。すなわち、ソース電極1２及びドレイン電極１４の太さが変わる部分は、不活性領域上に配置されている。このため、電流のリークや電極の破壊を抑制することができる。

さらに、側部１２ｃ、側部１４ｃ及びゲートフィンガー１６ｂは、半導体基板の活性領域２１，２３及び２５上において、同じ方向に延びている。このため、半導体層の結晶方位に対するソース電極１２、ドレイン電極１４、及びゲート電極１６の延びる方向が一様となる。この結果、電流のリークや半導体層の破壊を抑制することができる。

実施例１では、ゲート電極１６が端部及び屈曲部１６ｃにおいて接続されている。また活性領域２１，２３及び２５はそれぞれ同じ幅を有する。このため各活性領域に流れる電流は同程度となり、半導体装置の特性の悪化が抑制される。

ここで、ゲート電極１６の屈曲部１６ｃの例について説明する。図４（ａ）から図４（ｃ）は、屈曲部の周辺を例示する断面図である。なお、図４（ａ）から図４（ｃ）は、図１のＡ−Ａに沿った断面を表す。

図４（ａ）から図４（ｂ）に示すように、半導体基板１０は、下から順に、基板１１、ＧａＮ層１３、ｎ−ＡｌＧａＮ層１５を積層してなる。基板１１は、例えばＳｉ，ＳｉＣ（炭化シリコン）やサファイア等からなる。ＧａＮ層１３やｎ−ＡｌＧａＮ層１５は、他の窒化物半導体層としてもよい。窒化物半導体は、窒素を含む半導体であり、ＧａＮやＡｌＧａＮ以外に、例えばＩｎＮ（窒化インジウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＧａＮ（窒化インジウムガリウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、及びＡｌＩｎＧａＮ（窒化アルミニウムインジウムガリウム）等である。また半導体としては、例えばＡｓを含む半導体を用いてもよい。例として、ＧａＡｓ（ガリウム砒素）、Ａｌ（アルミニウム砒素）、ＩｎＡｓ（インジウム砒素）、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＡｌＧａＡｓ（アルミニウムガリウム砒素）、ＡｌＩｎＧａＡｓ（アルミニウムインジウムガリウム砒素）等がある。

図４（ａ）に示すように、ゲートフィンガー１６ｂと屈曲部１６ｃとは、ｎ−ＡｌＧａＮ層１５に接触するように、ｎ−ＡｌＧａＮ層１５上に設けられている。屈曲部１６ｃは、ゲートフィンガー１６ｂと同じ金属層から形成されている。また、図４（ｂ）に示すように、例えば不活性領域上に空洞９ａを形成し、空洞９ａ上に屈曲部１６ｃを設けてもよい。さらに、図４（ｃ）に示すように、不活性領域上に、例えばＳｉＯ_２やＳｉＮ等からなる絶縁層９ｂを設け、絶縁層９ｂ上に屈曲部１６ｃを設けてもよい。

実施例２は、隣り合うゲート電極を接続する配線を備える例である。まず実施例２に係る半導体装置２００の構成について説明する。図５（ａ）は実施例２に係る半導体装置を例示する平面図であり、図５（ｂ）は屈曲部付近の拡大図である。図５（ｂ）は図２（ａ）と同じ部分を拡大しており、配線１８は透視して図示している。図６（ａ）及び図６（ｂ）は、実施例２に係る半導体装置を例示する断面図である。図６（ａ）は図５（ａ）のＢ−Ｂに沿った断面図であり、図６（ｂ）はＣ−Ｃに沿った断面図である。なお、既述した構成と同じ構成については、説明を省略する。

図５（ａ）及び図６（ａ）に示すように、ゲート電極１６の不活性領域２０上の部分の上、屈曲部１６ｃ及び連結部１６ｄの上、及びソース電極１２の上側に、配線１８が設けられている。図５（ａ）及び図５（ｂ）中に破線の楕円で示すように、配線１８は、屈曲部１６ｃ及び連結部１６ｄにおいて、ビア配線１９を介してゲート電極１６と接続する。つまり、隣り合うゲート電極１６は、端部及び屈曲部１６ｃにおいて接続されている。ゲートパッド１６ａは、配線１８の半導体基板１０の周辺部側であって、不活性領域２０上に設けられている。また、２つの屈曲部１６ｃ間のゲート電極１６の幅と、端部と屈曲部１６ｃとの間のゲート電極１６の幅とは同一である。

図５（ａ）に示すように、ソース電極１２は、ソースパッド１２ａが形成される領域に金属層１７を備える。金属層１７と配線１８とは、例えばＡｕ等の金属からなり、同じ金属層により形成されている。この結果、ソースパッド１２ａとゲートパッド１６ａとは同程度の高さとなり、半導体装置の外部から端子が接触しやすくなる。

図５（ｂ）に示すように、屈曲部１６ｃの幅Ｗ１は例えば３μｍ以上である。ビア配線１９の幅Ｗ４は例えば２μｍ以上であり、ビア配線１９は屈曲部１６ｃの上端及び下端から、例えば０．５μｍ離れて設けられる。不活性領域２２の幅Ｗ３は例えば６μｍ以上である。

図６（ａ）に示すように、配線１８と半導体基板１０との間には、例えばＳｉＯ_２やＳｉＮ等の絶縁体からなる絶縁層３０及び絶縁層３２が設けられている。ソースフィンガー１２ｂは絶縁層３０を貫通している。配線１８とソースフィンガー１２ｂとの間には絶縁層３２が配置されているため、配線１８とソースフィンガー１２ｂとは絶縁している。配線１８と、ソースフィンガー１２ｂの両側に位置する２つの屈曲部１６ｃとは、絶縁層３０及び絶縁層３２を貫通するビア配線１９を介して接続されている。つまり、配線１８は、隣り合うゲート電極１６を接続する。その一方で、図６（ｂ）に示すように、配線１８は、ゲート電極１６の屈曲部１６ｃ以外の部分とは接続されない。またソースフィンガー１２ｂ上における配線１８の線幅は、ゲートフィンガー１６ｂの線幅より大きい。

図６（ａ）及び図６（ｂ）に示すように、ドレインフィンガー１４ｂは、絶縁層３０を貫通する第１層１４ｅと，第１層１４ｅ上に接触し、絶縁層３２を貫通する第２層１４ｆとからなる。ソースフィンガー１２ｂ及び第１層１４ｅは、半導体基板１０に近い方から順に、例えばＴｉ層２７及びＡｌ層２８を積層してなる（Ｔｉ／Ａｌ）。また第１層１４ｅは、Ｔａ／Ａｌ等の金属を積層して形成してもよい。第２層１４ｆは例えばＡｕ等の金属からなる。つまり、実施例２におけるドレインフィンガー１４ｂは、実施例１におけるドレインフィンガー１４ｂよりも厚さが大きくなる。

実施例２によれば、配線１８とゲート電極１６とを接続することにより、ゲート電極１６の抵抗を低減することができる。このため、信号の損失が低減され、半導体装置の特性が改善する。また、ドレインフィンガー１４ｂの厚さを、絶縁層３０及び３２を貫通する厚さまで大きくするため、ドレイン電極１４の抵抗も低減する。また、デバイスの寿命は電流密度に依存する。実施例２によれば、ゲート電極１６及びドレイン電極１４に流れる電流密度を小さくすることができるため、デバイスへの負担を軽減でき、信頼性が向上する。

次に、実施例２に係る半導体装置の利得について検証したシミュレーションについて説明する。シミュレーションは、図５（ａ）に例示した半導体装置の等価回路を用いて、半導体装置の利得を計算したものである。

図５（ａ）の例のような半導体装置において、１つのゲート電極１６と配線１８との接続点の数を変更させた。具体的には、活性領域２１から活性領域２５までにおける１つのゲート電極１６と配線１８との接続点の数を変更させた。ゲート電極１６と配線１８との接続点の数を増やすことで、ユニットゲート幅Ｗｇｕは小さくなる。なお本シミュレーションでは、ユニットゲート幅Ｗｇｕを、屈曲部１６ｃに挟まれたゲートフィンガー１６ｂの、Ｙ方向に沿った幅とした（図５（ａ）参照）。ゲート電極１６の抵抗（ゲート抵抗）は、ユニットゲート幅に依存する関係にある。つまり実験は、接続点の数を変更させることでユニットゲート幅を変更させ、ゲート抵抗を変化させた場合の、半導体装置の利得Ｇａｍａｘを計算したものである。

なお、本シミュレーションでは、通信システムの基地局等で用いられるチップサイズに合わせて、ユニットゲート幅Ｗｇｕを４００μｍ、ゲート電極１６の本数（ゲート本数）を１０本とした場合の利得Ｇａｍａｘを基準とし、ユニットゲート幅Ｗｇｕを変更させた場合の利得Ｇａｍａｘの変化ΔＧａｍａｘを比較した。次にサンプルについて説明する。

半導体装置の等価回路を用いて、利得Ｇａｍａｘを計算した。ソース電極１２、ドレイン電極１４、及びゲート電極１６は、厚さ４００μｍのＡｕ層を含む、多層構造とした。まず、ゲートフィンガー１６ｂの線幅Ｗ２は０．６μｍ（図２（ｂ）参照）、ユニットゲート幅Ｗは４００μｍ（図２（ａ）参照）とした。ユニットゲート幅Ｗに比例して、ゲート抵抗が増加することはオームの法則に従った挙動である。このことは、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）評価でも確認されている。そこで本解析では、ユニットゲート幅４００μｍ×１０本の場合の等価回路パラメータと利得とを基準として、ユニットゲート幅Ｗと利得との関係を算出した。

図７は計算の結果を表す図である。横軸はユニットゲート幅Ｗｇｕ、縦軸は基準からの利得の差ΔＧａｍａｘである。

図７に示すように、ユニットゲート幅を、基準となる４００μｍから小さくすることで、半導体装置４００の利得Ｇａｍａｘは大きくなった。つまり、接続点の数を増やすことで、半導体装置の利得は大きくなった。例えば接続点の数が１つであれば、接続点間のゲート幅は２００μｍとなり、利得は０．８ｄＢ向上した。接続点を３つとすると、ゲート幅は１００μｍとなり、利得は１．３ｄＢ向上した。接続点を７つとすると、ゲート幅は５０μｍとなり、利得は１．５ｄＢ向上した。これは、接続点の数を増やすことで、接続点間のゲート幅が小さくなり、抵抗が低減するためである。

このように、隣り合うゲート電極１６を接続する配線１８を用いることで、ゲート抵抗を低減させ、半導体装置の利得が改善された。また、ゲート電極１６と配線１８との接続点を増やすことで、半導体装置の利得がより改善された。

なお、配線１８はドレインフィンガー１４ｂ上に設けてもよい。しかしながら、ゲート−ドレイン間に発生する寄生容量を小さくするためには、配線１８をソースフィンガー１２ｂ上に設けることが好ましい。

実施例３は、パッドの位置を変更して半導体装置を小型化する例である。実施例３に係る半導体装置３００の構成について説明する。図８（ａ）は実施例３に係る半導体装置を例示する平面図であり、図８（ｂ）は実施例３に係る半導体装置を例示する断面図である。なお図８（ｂ）は、図８（ａ）のＤ−Ｄに沿った断面図である。また、既述した構成と同じ構成については、説明を省略する。

図８（ａ）に示すように、ソースパッド１２ａはソースフィンガー１２ｂのうち、長さが最も大きい領域に設けられている。ドレインパッド１４ａはドレインフィンガー１４ｂのうち、長さが最も大きい領域に設けられている。またソースパッド１２ａは活性領域２１上に、ドレインパッド１４ａは活性領域２５上に、それぞれ配置されている。つまり、ソースパッド１２ａ及びドレインパッド１４ａは、それぞれ２つのゲートフィンガー１６ｂの間に形成されている。ゲートパッド１６ａは、配線１８上であり、かつソースフィンガー１２ｂのうち、長さが最も大きい領域に設けられている。

図８（ａ）及び図８（ｂ）に示すように、ソースパッド１２ａは、半導体基板１０を貫通するビアホールを含む。ビアホール内に例えばＡｕ等の金属からなる電極が形成されている。

実施例３によれば、ソースパッド１２ａをソースフィンガー１２ｂのうち長さが最も大きい領域に設け、かつドレインパッド１４ａをドレインフィンガー１４ｂのうち長さが最も大きい領域に設け、それぞれ２つのゲート電極１６の間に配置している。このため、不活性領域２０及び２６を小さくすることができる。この結果、半導体装置を小型化することができる。また、不活性領域２０から不活性領域２６までの領域では、半導体装置の動作により発生する熱が放熱される。実施例３によれば、放熱する領域を広くすることで、熱抵抗を低減させることも可能となる。

また、ソースパッド１２ａが半導体基板１０を貫通するため、ソースパッド１２ａを、ソース電極１２と接触させずに、ソースフィンガー１２ｂのうち長さが最も大きい領域に設けることができる。このため、半導体装置をより小型化することができる。なお、ドレインパッド１４ａは、図１の例のように、不活性領域２６上に配置してもよい。ただし、小型化の観点から、ドレインフィンガー１４ｂのうち長さが最も大きい領域に設けられることが好ましい。また、ドレインパッド１４ａが半導体基板１０を貫通し、ゲートパッド１６ａは、ドレインフィンガー１４ｂのうち長さが最も大きい領域に設けてられてもよい。つまりソースパッド１２ａ及びドレインパッド１４ａの少なくとも一方が、２つのゲート電極１６の間に形成され、かつ半導体基板１０を貫通する。

実施例４は、ゲートフィンガー１６ｂの幅を変更する例である。実施例４に係る半導体装置４００の構成について説明する。図９は実施例４に係る半導体装置を例示する平面図である。既述した構成と同じ構成については、説明を省略する。

図９に示すように、ゲート電極１６は連結部１６ｄを備えていない。つまり、２つのゲート電極１６は、ゲート電極１６の端部において接続されていない。その一方で、配線１８は、屈曲部１６ｃにおいて、２つのゲート電極１６を接続する。

また、活性領域２３の幅Ｗ５は、活性領域２１の幅Ｗ６より大きい。活性領域２１と活性領域２５とは同じ幅を有する。つまり活性領域２３上のゲートフィンガー１６ｂの幅Ｗ５は、活性領域２１上のゲートフィンガー１６ｂの幅及び活性領域２５上のゲートフィンガー１６ｂの幅の各々よりも大きい。具体的には、Ｗ５はＷ６の２倍である。

２つのゲート電極１６は、端部において接続されない場合、ゲート電極１６とドレイン電極１４との間で発生する寄生容量を小さくすることができる。ゲート−ドレイン間の寄生容量を小さくすることで、半導体装置の動作の安定化、利得低下抑制等、特性を改善することが可能となる。

その一方で、２つのゲート電極１６を端部で接続せず、かつ屈曲部１６ｃにおいて接続した場合、活性領域２１及び２５に流れる電流は、活性領域２３に流れる電流より小さくなる。実施例４では、活性領域２３の幅Ｗ５が、活性領域２１の幅及び活性領域２５の幅であるＷ６より大きい。言い換えれば、２つの屈曲部１６ｃ間のゲート電極１６の幅は、端部と屈曲部１６ｃとの間のゲート電極１６の幅より大きい。このため、活性領域２３上のゲートフィンガー１６ｂに流れる電流を大きくして、各活性領域に流れる電流の大きさを同程度とすることができる。これにより、半導体装置の特性の悪化が抑制される。

つまり実施例４によれば、ゲート−ドレイン間の寄生容量を小さくすることで半導体装置の特性を改善し、かつゲート電極１６の各領域で流れる電流の大きさを一定とすることができる。

実施例５は、各電極が櫛歯状に配置された例である。図１０は実施例５に係る半導体装置を例示する平面図である。なお図１０の屈曲部１６ｃ付近の拡大図は、図２（ａ）と同様である。また電極の本数は例示である。

図１０に示すように、ソース電極１２、ドレイン電極１４及びゲート電極１６は、半導体基板１０の上面に、櫛歯状に設けられている。具体的には、ソース電極１２とドレイン電極１４とが交互に設けられ、一対のソース電極１２とドレイン電極１４との間にゲート電極１６が設けられている。

１つのソースパッド１２ａに対応して、３本のソースフィンガー１２ｂが設けられている。隣り合うソースパッド１２ａは、連結部１２ｅにより接続されている。つまり、隣り合うソース電極１２は接続されている。連結部１２ｅは、不活性領域２０上であって、ソースパッド１２ａとソースフィンガー１２ｂとの間に設けられている。

１つのドレインパッド１４ａに対応して、３本のドレインフィンガー１４ｂが設けられている。隣り合うドレインパッド１４ａは連結部１４ｇにより接続されている。つまり隣り合うドレイン電極１４は接続されている。連結部１４ｇは、不活性領域２６上であって、ドレインパッド１４ａとドレインフィンガー１４ｂとの間に設けられている。

１つのゲートパッド１６ａに対応して、２本のゲートフィンガー１６ｂが設けられている。隣り合うゲートパッド１６ａは、連結部１６ｄにより接続されている。つまり隣り合うゲート電極１６は接続されている。連結部１６ｄは、半導体基板１０の不活性領域２０上であって、ゲートパッド１６ａとゲートフィンガー１６ｂとの間に設けられている。

ソースパッド１２ａ、及びゲートパッド１６ａは、不活性領域２０上に設けられている。ゲートパッド１６ａは、２つのソースパッド１２ａの間に設けられている。ドレインパッド１４ａは、不活性領域２６上に設けられている。言い換えれば、ソースパッド１２ａは半導体基板１０の上面の一辺に沿って設けられている。また、ドレインパッド１４ａは、ソースパッド１２ａが設けられた一辺と対向する他辺に沿って設けられている。また、半導体基板１０の周辺部に位置するソースフィンガー１２ｂについては、当該ソースフィンガー１２ｂと隣り合うドレインフィンガー１４ｂが、ソース・ドレイン・ゲートの１組分に対応する。このため、ソースフィンガー１２ｂの端側が直線形状となる。ソースフィンガー１２ｂの、半導体基板１０の端側の形状が直線形状であるため、半導体装置の小型化が可能となる。

実施例５によれば、電極を櫛歯状に配置した場合でも、実施例１等と同様に、電極の許容電流を大きくすることにより、半導体装置の出力を大きくすることが可能となる。

実施例６は、実施例５から電極の構成を変更した例である。図１１は実施例６に係る半導体装置を例示する平面図である。

図１１に示すように、ソースパッド１２ａはソースフィンガー１２ｂのうち、長さが最も大きい領域に設けられている。ドレインパッド１４ａはドレインフィンガー１４ｂのうち、長さが最も大きい領域に設けられている。

実施例６によれば、実施例５と同様に、電極を櫛歯状に配置した場合でも、電極の許容電流を大きくすることにより、半導体装置の出力を大きくすることが可能となる。また、実施例３と同様に、ソースパッド１２ａ及びドレインパッド１４ａの各々を、ソースフィンガー１２ｂ及びドレインフィンガー１４ｂの各々における長さが最も大きい領域に配置することで、半導体装置の小型化、及び熱抵抗の低減が可能となる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

半導体基板 １０
ソース電極 １２
ソースパッド １２ａ
ソースフィンガー １２ｂ
側部 １２ｃ、１４ｃ
ドレイン電極 １４
ドレインパッド １４ａ
ドレインフィンガー １４ｂ
ゲート電極 １６
ゲートパッド １６ａ
ゲートフィンガー １６ｂ
屈曲部 １６ｃ
配線 １８
不活性領域 ２０，２２，２４，２６
活性領域 ２１，２３，２５

Claims (6)

1. 半導体基板上に設けられ、ソースパッドと、前記ソースパッドと接続されている一端から他端に向けて、ゲート長方向のフィンガーの長さが小さくなるような階段状の側部を有するソースフィンガーと、を含むソース電極と、
   前記半導体基板上に設けられ、ドレインパッドと、前記ドレインパッドと接続されている一端から他端に向けて、ゲート長方向のフィンガーの長さが小さくなり、前記ソースフィンガーの側部と対向する階段状の側部を有するドレインフィンガーと、を含むドレイン電極と、
   前記半導体基板上に設けられ、前記ソースフィンガーの前記側部に形成された段差と、前記ドレインフィンガーの前記側部に形成された段差との間に屈曲部を有し、前記ソースフィンガー及び前記ドレインフィンガーに沿うように前記屈曲部において屈曲するゲート電極と、を具備し、
   前記ソースフィンガーの前記側部の形状と、前記ソースフィンガーと対向する前記ドレインフィンガーの前記側部の形状とは、前記ソースフィンガーの他端と、前記ドレインフィンガーの他端とを結ぶ線分の中点に対して対称であることを特徴とする半導体装置。
2. 前記ゲート電極の屈曲部は、前記半導体基板に形成された不活性領域上に配置され、かつ前記半導体基板に形成された活性領域に接触しないことを特徴とする請求項１記載の半導体装置。
3. 前記ソースフィンガー及び前記ドレインフィンガーの少なくとも一方の両側にゲート電極が設けられ、
   前記ソースフィンガー又は前記ドレインフィンガーの前記少なくとも一方の上側に設けられ、前記屈曲部において、隣り合う前記ゲート電極を接続する配線を備えることを特徴とする請求項１又は２記載の半導体装置。
4. 前記配線は、前記ゲート電極の端部及び前記屈曲部において、前記隣り合うゲート電極を接続し、
   ２つの前記屈曲部間のゲート電極の幅と、前記端部と前記屈曲部との間のゲート電極の幅とは同一であることを特徴とする請求項３記載の半導体装置。
5. 前記隣り合うゲート電極は、前記ゲート電極の端部において接続されず、
   前記配線は、前記屈曲部において前記隣り合うゲート電極を接続し、
   ２つの前記屈曲部間のゲート電極の幅は、前記端部と前記屈曲部との間のゲート電極の幅より大きいことを特徴とする請求項３記載の半導体装置。
6. 前記ソースパッドは、前記ソースフィンガーのうち長さが最も大きい領域に設けられ、
   前記ドレインパッドは、前記ドレインフィンガーのうち長さが最も大きい領域に設けられ、
   前記ソースパッド又は前記ドレインパッドの少なくとも一方は、２つの前記ゲート電極の間に形成され、
   前記ソースパッド又は前記ドレインパッドの前記少なくとも一方は、前記半導体基板を貫通することを特徴とする請求項３から５いずれか一項記載の半導体装置。

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