以下に、本発明に係る半導体装置及びその製造方法について、図1乃至図9を参照して説明する。
[第1の実施形態]第1の実施形態では、本発明に係る半導体装置について説明する。ここでいう半導体装置とは、半導体基板上に形成されたFETである。
本実施形態のFETの断面構造を図1に示す。本実施形態におけるFETは、半導体基板100上に形成される。基板100上にはチャネル層101が形成されている。チャネル層101上にはソース電極1及びドレイン電極3及びゲート電極2が形成されている。ソース電極1とドレイン電極3は離間していて、それらの間にゲート電極2が配置されている。絶縁膜201はドレイン電極3の表面に形成されている。ガード電極4は絶縁膜201上の少なくとも一部に設けられている。ガード電極4は、ゲート電極2の少なくとも一部とドレイン電極3の間に位置している。さらに、ガード電極4とゲート電極2の短絡を防ぐために、第2の絶縁膜202がガード電極4の表面を覆うように形成されている。絶縁膜201は、ソース電極1及びドレイン電極3及びゲート電極2が形成されている部分以外のチャネル層101上にも形成されている。図中には示されていないが、ガード電極4はソース電極1と電気的に接続されている。
上述の構造において、ゲート電極2の一部とドレイン電極3の間にガード電極4が配置されている。そのため、ゲート電極2とドレイン電極3の間に生じていた寄生容量(Cgd)は、ゲート電極2とガード電極4の間に生じる寄生容量(Cgg')と、ガード電極4とドレイン電極3の間に生じる寄生容量(Cg'd)に置き換えられる。加えて、ガード電極4はソース電極1と接続されている。したがって、Cgg'はCgs、Cg'dはCdsに置き換えることができる。
通常、寄生容量は高周波利得を劣化させる。図13を用いて前述したとおり、CgdはMSGを劣化させ、MSGからMAGに切り替わる周波数を下げる。対して、CgsはMSGからMAGに切り替わる周波数を下げるのみである。Cdsにいたっては利得にほとんど影響を与えない。したがって、CgdをCgsとCdsに変換することによって、MSGの劣化を防ぐことができ、良好な高周波特性が得られる。
加えて、一般に、高周波用半導体装置はその目的としている高周波数がMSGの範囲内になるよう設計される。そして、本発明による半導体装置では、前述したとおりMSGにおける劣化を防ぐことができるため、高周波での動作において、十分な利得特性を得ることができる。
本実施形態のFETで、ガード電極4が、ドレイン電極3とゲート電極2の間に、ドレイン電極3の少なくとも一部を覆うように、絶縁膜201上に設けられている。一般に、FETの高周波動作及び高集積化を実現させるためには、ドレイン電極3とゲート電極2の基板上での間隔は短い方が望ましい。ただし、この場合、両電極間の僅かな隙間にガード電極を設置することは製造技術上困難である。本実施形態のFETでは、ドレイン電極3を覆うようにガード電極4を形成することによって、ドレイン電極3とゲート電極2の基板上での間隔に関係なく、ガード電極4をドレイン電極3とゲート電極2の間に配置させることができる。
さらに、本実施形態のFETでは、チャネル層101とゲート電極2との接合面に対して垂直方向でドレイン電極3からガード電極4に向かう延長上に、ゲート電極2の一部である、T型ゲート電極2の張り出し部が存在している。この場合、ドレイン電極3の、チャネル層101との接合面と対向する面であるドレイン電極3の上面と、T型ゲート電極2の張り出し部の間でCgdが発生している。したがって、ガード電極をドレイン電極の上面に絶縁膜を介して形成することによって、効率的にCgdをCgsとCdsに変換して、高周波利得の劣化を防ぐことができる。
本実施形態のFETで用いる半導体基板は、半導体基板に用いられる一般的な材料であれば良い。例えば、GaAs等III-V族半導体基板やGaN等窒化物半導体に広く用いられるSiCがある。また、Si基板も一般的に利用されている。
本実施形態のFETで用いる絶縁膜は、低誘電材料から作られる膜で良く、特にその素材は限定しない。絶縁膜の素材の例として、SiN、SiO2、Al2O3が挙げられ、特に誘電率が低い方が好ましい。
絶縁膜の厚さについては、薄すぎると後述するゲート電極とソース電極の間に生じる寄生容量(Cgs)が大きくなり、その結果、高周波利得が低減する。そこで、例えばSiO2膜を用いた場合は、少なくとも50 nm、より好ましくは100 nm程度の厚さがあることが望ましい。なお、絶縁膜の最適な厚さは誘電率によって決定されるため、絶縁膜素材に応じて変わる。
本実施形態のFETで用いるソース電極とドレイン電極は、基板に用いる材料とオーミック性を示す金属であれば良い。ゲート電極は基板に用いる材料とショットキー性を示す金属であれば良い。例えば、窒化物半導体を基板として用いた場合は、ドレイン電極及びソース電極としてTi/Al系の合金、ゲート電極としてニッケルと金を用いることができる。図1においては、ソース電極1及びドレイン電極3の形状が長方形であるが、形状はこれらに限らず、他の形状でも良い。
ゲート電極2の形状は、図1ではT型であるが、その形状はこれに限るものではなく、T型ゲート電極の張り出し部のように、ゲート電極の一部がチャネル層に対して平行方向に広がり、ゲート電極2とドレイン電極3の間にガード電極4が存在していれば良い。したがって、チャネル層とゲート電極との接合面に対して垂直方向におけるゲート電極とドレイン電極を含む断面でのゲート電極の形状が、Y型、マッシュルーム形状、エアブリッジ構造等でも良い。前述したような形状又は構造のゲート電極を用いることによって、ゲート電極の上層の表面積が拡大するため、ゲート抵抗の低減が期待できる。
図1ではソース電極1、ドレイン電極3、ゲート電極2はそれぞれ1本ずつしかないが、ゲート電極が、ソース電極とドレイン電極に間に配置されていれば、各電極は複数あってもよい。
基板上でのゲート電極とドレイン電極の間隔及びゲート電極とソース電極の間隔は、目的としている周波数や動作電圧によって変わる。例えば、30GHz以上の高周波数で用いる場合、各間隔は1μm以下が望ましい。
なお、図1では、ゲート電極2は絶縁膜202に接しているが、ゲート電極2と絶縁膜202が接している必要はなく、間に空気等が存在していても良い。間に空気を挟むことによって、ゲート電極とガード電極の間に生じる寄生容量(Cg'g)を減らすことができる。
本実施形態のFETで用いるガード電極は、一般的な導電性材料から作られていれば良い。ガード電極には、例えば、チタンと金を用いることができる。
第1の実施形態を表す図1では、ドレイン電極3の、チャネル層101との接合面と対向する面である、ドレイン電極3の上面の全面を、ガード電極4が絶縁膜201を介して覆っている。ガード電極は、CgdをCgsとCdsに置き換える役割を担っているため、Cgdが生じている領域に設ける。Cgdは、通常、ゲート電極とドレイン電極の間の至る箇所で生じている。したがって、Cgdが生じている、ゲート電極とドレイン電極の間に設ければ、ガード電極の大きさがドレイン電極の大きさと比べて小さい場合でも、一定のCgdをCgsとCdsに置き換えることは可能である。しかし、より多くのCgdをCgsとCdsに置き換えるためには、図1で示すように、ドレイン電極の上面の全面をガード電極で覆うのが望ましい。
図1では、ガード電極を1つ設けているが、その数は1つに限定されない。複数のガード電極を、ゲート電極とドレイン電極の間に設けても良い。
ガード電極の厚さは、CgdをCgsとCdsに置き換えられるだけの厚さがあれば良く、その厚さは特に限定されない。
ドレイン電極の上面と、ドレイン電極のチャネル層との接合面以外の表面を、ガード電極が絶縁膜を介して覆うのも有効である。例えば、図1の場合、ドレイン電極3上面と、ドレイン電極3のチャネル層101との接合面以外の面である、ドレイン電極3の側面のうち、ゲート電極2に近い方の側面は、ゲート電極2に対向している。そのため、そのドレイン電極3側面とゲート電極2の間にもCgdが発生している。したがって、特にガード電極が厚い場合、ドレイン電極3側面を絶縁膜201を介してガード電極で覆うことによって、Cgdによる影響を減らすことができる。
ガード電極4は、ドレイン電極3とゲート電極2の間に形成された絶縁膜201上まで延在しても良い。このようにガード電極4が延在することによって、FETにおけるゲート電極2とドレイン電極3の間に生じる真性容量を減少させ、MSGの劣化を防ぐことができる。また、ゲート電極2とドレイン電極3の間の耐圧も上げることができる。ただし、ガード電極とゲート電極は接続しないようにすることが望ましい。
ソース電極1とガード電極4は電気的に接続されていれば良く、接続に用いる導体の材料は、電流が流れる一般的な金属であれば良い。接続方法は、例えば、ガード電極4を覆う絶縁膜にスルーホールを設けてエアブリッジ構造の導体で接続する方法などが挙げられる。この場合、導体とゲート電極の間に空隙が存在することとなる。
本実施形態ではFETを用いて本発明について説明した。しかし、本発明において、本発明の効果が得られる半導体装置はこれに限るものでなく、HEMTなど各種半導体のいずれでも構わない。
次に図1に示したFETの製造方法について、図2(a)乃至図2(e)を参照して説明する。図2(a)乃至図2(e)は、上述の半導体装置の製造方法の第1工程、第2工程、第3工程、第4工程、第5工程をそれぞれ工程順に示した断面図である。
第1工程では、図2(a)に示すように、半導体基板100上の上に形成されたバッファー層を含むチャネル層101の表面上に、フォトレジストを用いて所望のパターニングを行う。そして、電子線蒸着法等を用いてチャネル層101の表面上にオーミック接合のソース電極1とドレイン電極3を形成する。本実施形態においては、電極成分としてTi/Al系金属を用いている。
第2工程では、図2(b)に示すように、プラズマCVD法等を用いてドレイン電極3上、チャネル層102上、ソース電極1上に絶縁膜201を成膜する。絶縁膜201は少なくともドレイン電極3上に形成すれば良い。本実施形態においては、絶縁膜201をSiNとし、膜厚を200 nmとしている。
第3工程では、図2(c)に示すように、絶縁膜201の表面上にフォトレジストを用いてパターニングを行い電子線蒸着法等を用いて、絶縁膜201上でドレイン電極の少なくとも一部を覆う部分にガード電極4を形成する。本実施形態においては、ガード電極4の成分としてTi/Al系金属を用いている。
第4工程では、図2(d)に示すように、絶縁膜201とガード電極4上にプラズマCVD法等を用いてさらに絶縁膜202を成膜する。絶縁膜202は少なくともガード電極4上に形成すれば良い。本実施形態においては、絶縁膜202を例えばSiNとし、膜厚を60 nmとしている。
第5工程では、図2(e)に示すように、絶縁膜202の表面上に電子線露光とエッチング技術を用いて絶縁膜202に開口を形成する。さらに電子線蒸着法等を用いてゲート電極2を形成する。本実施形態においては、ゲート電極2の成分としてNi/Au金属を用いている。パターニングはフォトレジストなどを用いて行う。
第6工程では、ウェットまたはドライエッチングなどによってソース電極1上の絶縁膜201と絶縁膜202を除去する。さらに、ガード電極4上の絶縁膜202をウェットまたはドライエッチングなどによって除去し、スルーホールを設ける。その後、ガード電極4とソース電極1を接続する導体を形成する。これら一連の工程によって図1に示した半導体装置が完成される。
なお、図1と図2(a)〜(e)を用いて本実施形態におけるFETの製造方法を説明したが、製造方法はこれに限定するものではない。本発明においては、ドレイン電極3とゲート電極2の間で、ドレイン電極3の少なくとも一部を覆うように、ドレイン電極3上に絶縁膜201を介してガード電極4を形成されるものであれば、各工程が他の方法により行われるものであっても良い。
以上、説明したとおり、第1の実施形態におけるFETでは、図1に示すとおり、ゲート電極2の少なくとも一部とドレイン電極3の間に、ドレイン電極3の少なくとも一部を覆うように、絶縁膜201上に設けられたガード電極4を形成することによって、CgdをCgsとCdsに置き換えることができる。従って、高周波利得の劣化を抑えることが可能となる。
〔第2の実施形態〕第2の実施形態では、本発明に係る、ガード電極とゲート電極の間隔が、ガード電極とドレイン電極の間隔よりも大きいことを特徴とする半導体装置について説明する。本実施形態は、第1の実施形態の応用であるため、第1の実施形態と同様な点については説明を省略する。
本実施形態と第1の実施形態の異なる点について図3を用いて説明する。図3は本実施形態のFETの断面図を示す。
本実施形態におけるFETでは、第2の絶縁膜202が第1の絶縁膜201よりも厚い。そのため、ガード電極4とゲート電極2の間隔が、ガード電極4とドレイン電極3の間隔よりも大きい。
一般に、電極の間隔が大きくなるほど電極間に生じる寄生容量は小さくなる。したがって、ガード電極4とゲート電極2の間隔を大きくすることによってCgg'(Cgs)が小さくなり、その結果、良好な高周波利得を得ることができる。
ここで、ガード電極とゲート電極の間隔及びガード電極とドレイン電極の間隔とは、各々の電極間における最小間隔のことを指す。最小間隔とは、一方の電極のあらゆる箇所を起点とし、もう一方の電極を終点として延ばした間隔のうち、最も短くなる間隔を指す。
例えば図3のような場合、ガード電極4とゲート電極2の間隔は第2の絶縁膜202の厚さと等しい。
〔第3の実施形態〕第3の実施形態では、本発明に係る、ゲート電極を2本備え、ゲート電極同士が金属配線によって接続されている半導体装置について説明する。本実施形態は、第1の実施形態の応用であるため、第1の実施形態と同様な点については説明を省略する。
本実施形態と第1の実施形態の異なる点について図4、図5を使って説明する。図4は、本実施形態のFETの断面図を示す。図5は図4に示したFETの平面図である。本実施形態のFETを図5に示す点線で切断した際の断面図が図4である。
本実施形態における基板100上には半導体層からなるバッファー層領域を含んだチャネル層101が形成されている。チャネル層101の上には、電子供給層102が形成されている。この電子供給層102上に、ソース電極1が2本、ドレイン電極3が1本、ゲート電極2が形成されている。ドレイン電極3を挟んで配置されたゲート電極2同士は金属配線5によって接続されている。ガード電極4は、金属配線5の少なくとも一部とドレイン電極3との間に位置している。
本実施形態におけるFETでは、ガード電極5は、ドレイン電極3と金属配線5の間で、絶縁膜201上にドレイン電極の少なくとも一部を覆うように形成されている。金属配線5はゲート電極2同士を接続しているため、金属配線5とドレイン電極3の間には寄生容量Cgdが生じている。ガード電極5を、ドレイン電極3と金属配線5の間に設置することによって、CgdをCgsとCdsに置き換えることができ、その結果、高周波利得の劣化を抑えることができる。
本実施形態におけるFETには、図4、図5に示すように、ゲート電極2が2本ある。さらに、図4に示すように、ソース電極1、ゲート電極2、ドレイン電極3が並列している。このような構造を用いることによって、高出力化が可能となる。
なお、ガード電極は、金属配線で接続されたゲート電極とドレイン電極との間に配置されても良い。
本実施形態におけるFETでは、ゲート電極2同士が金属配線5によって電気的に接続されている。ゲート電極同士を金属配線で接続することによって、各ゲート電極の動作が均一化できるため、半導体装置の高出力化と高利得化が可能となる。
ゲート電極の数は特に2本に限定されない。半導体装置の出力はゲート電極の数に応じて増えるので、より高い出力を得たい場合は、ゲート電極の数を増やしても良い。ただし、ゲート電極はソース電極とドレイン電極の間に配置されるのが望ましい。
ソース電極とドレイン電極の数は、ゲート電極がソース電極とドレイン電極の間に配置されている限り、その数は限定されるものではない。例えば、本実施形態におけるFETの場合は、図4に示すとおり、ソース電極1が2本、ドレイン電極3が1本、ゲート電極2が2本ある。そして、ドレイン電極3は、2本のゲート電極2に挟まれている。さらに、2本のゲート電極2は、2本のソース電極1に挟まれている。このような構造にすることによって、ソース電極、ドレイン電極、ゲート電極の数はそれぞれ異なるが、ゲート電極がソース電極とドレイン電極に挟まれるという配置が実現できる。
本実施形態におけるFETでは、図5に示すように、ゲート電極2同士を接続する金属配線5が4本あるが、その数は4本に限定されるものではない。ゲート電極同士が電気的に接続されていれば、各ゲート電極の動作は均一化されるので、金属配線の数は1本でも良い。
図5で示す金属配線5のゲート電極における長手方向の長さである、金属配線5の幅はより広い方が望ましい。金属配線5の幅を広くすることによって、ゲート電極2のショットキー接合部よりも上層の表面積を増やすことができ、ゲート抵抗を低減できる。
金属配線5の材料は、電流が流れる一般的な導体であれば良く、その素材は特に限定しない。
本実施形態におけるFETでは、複数の層からなる半導体基板を用いている。複数の層からなる基板の例として、GaNバッファー層・チャネル層とAlGaN電子供給層で構成されるようなIII-V族窒化物半導体による基板が挙げられる。このように、複数の層にすることで高速化、高周波化など優れた特性を示すFETを作成することできる。
本発明は、特許文献2に示されたエアブリッジ構造のゲート電極にも適用可能である。本発明を適用することによって、特許文献2記載の構造を採用した半導体装置における高周波利得の劣化を低減できる。
本発明による半導体装置を利用すると、省スペースでの高出力化、集積化を容易に実現できる。特許文献2の構造を示した図10では、ゲート電極2のエアブリッジ端部に接続されたゲートパッド301がソース電極1及びドレイン電極3の隣に配置されている。この構造でゲート電極の数を増やす場合、図10の半導体装置を電極幅方向に並べることになるため、半導体装置が肥大化してしまう。対して、本発明では図4に示すように、各々のゲート電極2がソース電極1及びドレイン電極3の隣に配置されるため、限られた空間に効率良くソース電極及びドレイン電極及びゲート電極を配置することができる。
次に図4に示したFETの製造方法について、図6(a)乃至図6(e)を参照して説明する。図6(a)乃至図6(e)は、上述の半導体装置の製造方法の第1工程、第2工程、第3工程、第4工程、第5工程をそれぞれ工程順に示した断面図である。
第1工程では、図6(a)に示すように、半導体基板100上に形成されたバッファー層を含むチャネル層101、電子供給層102からならなる複層の表面上に、フォトレジストを用いて所望のパターニングを行う。そして、電子線蒸着法等を用いて複層の表面上にソース電極1とドレイン電極3を形成する。本実施形態においては、電極成分としてTi/Al系金属を用いている。
第2工程では、図6(b)に示すように、プラズマCVD法等を用いてドレイン電極3上、電子供給層102上、ソース電極1上に絶縁膜201を成膜する。絶縁膜201は少なくともドレイン電極3上に形成すれば良い。本実施形態においては、絶縁膜201を窒化シリコン(SiN)とし、膜厚を200 nmとしている。
第3工程では、図6(c)に示すように、絶縁膜201の表面上にフォトレジストを用いてパターニングを行い電子線蒸着法等を用いて、絶縁膜201上でドレイン電極の少なくとも一部を覆う部分に形成する。本実施形態においては、ガード電極4の成分としてTi/Al系金属を用いている。パターニングはフォトレジストなどを用いて行う。
第4工程では、図6(d)に示すように、絶縁膜201の表面上に電子線露光とエッチング技術を用いて絶縁膜に開口を形成する。さらに電子線蒸着法等を用いてゲート電極2を形成する。本実施形態においては、ゲート電極2の成分としてNi/Au金属を用いている。パターニングはフォトレジストなどを用いて行う。
第5工程では、図6(e)に示すように、ガード電極4上、絶縁膜201上、ゲート電極2上にプラズマCVD法等を用いてさらに絶縁膜202を成膜する。本実施形態においては、絶縁膜202を例えばSiNとし、膜厚を60 nmとしている。絶縁膜202は少なくともガード電極4上に形成すれば良い。
第6工程では、ウェットまたはドライエッチングなどによってソース電極1上部の絶縁膜201と絶縁膜202、ゲート電極2上部の絶縁膜202を除去する。その後、スパッタとメッキ技術を用いて、ゲート電極2同士を接続する金属配線5を絶縁膜202上に形成する。さらに、ガード電極4上の絶縁膜202をウェットまたはドライエッチングなどによって除去し、スルーホールを設ける。その後、ガード電極4とソース電極1を接続する導体を形成する。これら一連の工程によって図4に示した半導体装置が完成される。
なお、図4と図6(a)〜(e)を用いて本実施形態におけるFETの製造方法を説明したが、製造方法はこれに限定するものではない。本発明においては、ゲート電極2同士を接続した金属配線5とドレイン電極3の間で、ドレイン電極3の少なくとも一部を覆うように、ドレイン電極3上に絶縁膜201を介してガード電極4を形成されるものであれば、各工程が他の方法により行われるものであっても良い。
以上、説明したとおり、第3の実施形態におけるFETでは、ゲート電極2同士を接続した金属配線5とドレイン電極3の間で、ドレイン電極3の少なくとも一部を覆うように、ドレイン電極3上に絶縁膜201を介してガード電極4を形成することによって、CgdをCgsとCdsに置き換えることができる。従って、高周波利得の劣化を抑えることが可能となる。
〔第4の実施形態〕第4の実施形態では、本発明に係る、低誘電率素材を使った絶縁膜を用いたことを特徴とする半導体装置について説明する。本実施形態は、第1の実施形態と第3の実施形態の応用であるため、第1と第3の実施形態と同様な点については説明を省略する。
本実施形態と、第1と第3の実施形態の異なる点について図7を使って説明する。図7は、本実施形態のFETの断面図を示す。
本実施形態におけるFETでは、絶縁膜201上に、さらに絶縁膜201よりも誘電率の低い絶縁膜203が形成されている。そして、ガード電極4は、絶縁膜203上にドレイン電極の少なくとも一部を覆うように形成されている。さらに、絶縁膜203と同一素材からなる、絶縁膜204がガード電極4の表面を覆っている。
本実施形態におけるFETでは、ドレイン電極3及びガード電極4は、絶縁膜201よりも低い誘電率素材を用いた絶縁膜203及び絶縁膜204に覆われている。これによって、ゲート電極2とソース電極1(ガード電極4)の間に生じる寄生容量(Cgs)を減らすことができる。従って、図4で示した第3の実施形態の半導体装置に比べ、MSGからMAGに切り替わる周波数が伸び、さらに高周波利得の劣化が抑えられる。
絶縁膜203及び絶縁膜204は絶縁膜201よりも低誘電率なものが望ましい。例えば、絶縁膜203及び絶縁膜204としてSiO2、絶縁膜201としてSiNを用いることができる。
次に図7を用いて本実施形態におけるFETの製造方法について説明する。なお、本実施形態は、第3の実施形態の応用であるため、第3の実施形態におけるFETの製造方法と相違する第2工程と第5工程についてにのみ説明する。
本実施形態におけるFETの製造方法の第2工程では、プラズマCVD法等を用いて複層表面に絶縁膜201を成膜する。そして、再びプラズマCVD法等を用いて、絶縁膜201上に絶縁膜203を成膜する。例えば、絶縁膜201としてSiNを用いて膜厚を20 nm、絶縁膜203としてSiO2を用いて膜厚を100 nmとしている。
本実施形態におけるFETの製造方法の第5工程では、絶縁膜とゲート電極2の上前面にプラズマCVD法等を用いて絶縁膜204を成膜する。ここで、絶縁膜204は、絶縁膜203と同様に絶縁膜201よりも低い低誘電率素材を用いて作られる。例えば、絶縁膜204がSiO2の場合には、膜厚を100 nmとしている。
なお、本実施形態におけるFETの製造方法の第3工程と第5工程を上で説明したが、製造方法はこれに限定するものではない。
以上、説明したとおり、本実施形態におけるFETでは、ドレイン電極3及びガード電極4が、絶縁膜201よりも低い誘電率素材を用いた絶縁膜203及び絶縁膜204に覆われている。これによって、ゲート電極2とソース電極1(ガード電極4)の間に生じる寄生容量(Cgs)を減らすことができる。従って、高周波利得の劣化を抑えることが可能となる。
〔第5の実施形態〕第5の実施形態では、本発明に係る、ゲート電極同士を接続する金属配線がエアブリッジ状である半導体装置について説明する。本実施形態は、第1の実施形態と第3の実施形態の応用であるため、第1と第3の実施形態と同様な点については説明を省略する。
本実施形態と、第1と第3の実施形態の異なる点について図8を使って説明する。図8は、本実施形態のFETの断面図を示す。
本実施形態におけるFETでは、エアブリッジ状の金属配線5によってゲート電極2同士が接続されており、金属配線5と絶縁膜202の間には空隙が存在している。これによって、金属配線5とソース電極1(ガード電極4)の間に発生する寄生容量(Cgs)を減らすことができる。従って、図4で示した第3の実施形態の半導体装置に比べ、MSGからMAGに切り替わる周波数が伸び、さらに高周波利得の劣化が抑えられる。
次に本実施形態におけるFETの製造方法について図8を用いて説明する。なお、本実施形態は、第3の実施形態の応用であるため、第3の実施形態におけるFETの製造方法と相違する第6工程についてにのみ説明する。
第5の実施形態におけるFETの製造方法の第6工程では、ウェットまたはドライエッチングなどによってソース電極1上の絶縁膜201と絶縁膜202、ゲート電極2上部の絶縁膜202を除去する。次に、レジストを用いて、ゲート電極2同士の間に位置するガード電極4やドレイン電極3を覆う形状の保護パターンを形成する。ここで、保護パターンは、ゲート電極2同士を接続するエアブリッジ状の金属配線5を露出するように形成される。その後、スパッタとメッキ技術及びミリング技術を用いて、ゲート電極2上部に金属配線5を形成する。そして、オゾンプラズマを用いたアッシング処理を用いて、保護パターンを選択的にエッチング除去することによって、エアブリッジ構造の金属配線5が形成される。更に、ガード電極4上の絶縁膜202をウェットまたはドライエッチングなどによって除去し、スルーホールを設ける。その後、ガード電極4とソース電極1を接続する導体を形成する。これら一連の工程によって図8に示した半導体装置が完成される。
なお、本実施形態におけるFETの製造方法の第6工程を上で説明したが、製造方法はこれに限定するものではない。本実施形態におけるFETの製造方法の第6工程においては、ゲート電極2同士を接続した金属配線5をエアブリッジ状に形成できるものであれば、本工程が他の方法により行われるものであっても良い。
以上、説明したとおり、本実施形態におけるFETでは、エアブリッジ状の金属配線5を用いてゲート電極2同士を接続している。これによって、金属配線5とソース電極1(ガード電極4)の間に発生する寄生容量(Cgs)を減らすことができる。従って、高周波利得の劣化を抑えることが可能となる。
〔第6の実施形態〕第6の実施形態に係る半導体装置について説明する。本実施形態は、第1の実施形態と第3の実施形態の応用であるため、第1と第3の実施形態と同様な点については説明を省略する。
本実施形態と、第1と第3の実施形態の異なる点について図9を使って説明する。図9は、本実施形態のFETの平面図を示す。
本実施形態におけるFETでは、ソース電極1とガード電極4を接続する導体が、金属配線5によって挟まれている。このような構造にすることによって、図9で示すゲート電極5の長手方向の長さであるゲートフィンガー長は、図5で示すFETのゲートフィンガー長と同じ長さを維持しつつ、図5で示すFETよりも小型化できる。
〔実施例1〕本実施例では、本発明に係るFETにおける高周波利得特性と、それ以外のFETにおける高周波利得特性を比較した。
本実施例で使用した本発明に係るFETは、図4、図5に示した構造で、ゲート電極を10本備えたものを用いた。本実施例では、基板100としてSiC、チャネル層101としてGaN、電子供給層102としてAlGaN、ドレイン電極3及びソース電極1としてTi/Al系金属材料、ゲート電極2としてNi/Au、ガード電極としてTi/Au、金属配線5としてAu、絶縁膜201としてSiN、絶縁膜202としてSiNを用いる。ゲート長は0.25μm、ゲートフィンガー長は75μmとした。
本発明以外のFETとして、T型ゲート電極を1本備えたFET(比較例1)とエアブリッジ構造のゲート電極2本を備えたFET(比較例2)を用いた。なお、比較例1、比較例2ともにガード電極がないFETである。
各々のFETにおける高周波利得特性を図11のグラフに示す。グラフの横軸は周波数、縦軸は所定の周波数に対する高周波利得を表している。グラフ中の、本発明とは、本発明のFETの高周波利得特性を表す。比較例1、比較例2は、それぞれ前述した比較例1のFET、比較例2のFETの高周波利得特性を表す。
図11に示すとおり、本発明におけるFET、比較例1におけるFET、比較例2におけるFETの高周波利得特性を比較したところ、本発明におけるFETの高周波利得特性が最も優れていた。比較例1の高周波利得特性は、本発明の高周波利得特性よりも、MSGからMAGに切り替わる周波数が低かった。比較例2の高周波利得特性では、本発明の高周波利得特性よりも、MSG領域において高周波利得が劣化し、さらにMSGからMAGに切り替わる周波数が低くなった。
以上、説明したとおり、本発明におけるFETによって、T型ゲート電極を備えたFET、エアブリッジ構造のゲート電極を備えたFETよりも優れた高周波利得特性を実現できる。