JP5214094B2

JP5214094B2 - 電界効果型トランジスタとその製造方法

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Publication number: JP5214094B2
Application number: JP2005062329A
Authority: JP
Inventors: 雄介井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-07
Filing date: 2005-03-07
Publication date: 2013-06-19
Anticipated expiration: 2025-03-07
Also published as: JP2006245474A

Description

本発明は、電界効果型トランジスタとその製造方法に関する。

近年、無線通信技術の拡大に伴って多くの無線帯域が使用されるに至り、今後開発される新規の通信技術では、既存の無線帯域と重複しないように、現状よりも更に短い波長のマイクロ波を用いなければならない場合がある。マイクロ波のような高周波を対象とした場合、電界効果型トランジスタを構成する半導体基板としては、耐高電圧特性と優れた高周波特性を備えたシリコンカーバイド(SiC)基板や窒化ガリウム（GaN）基板が最適である。

図１は、これらの基板を用いた従来例に係る高周波電界効果型トランジスタTR₀の斜視図である。

そのトランジスタTR₀は、ソース領域２ａ、チャネル領域２ｂ、及びドレイン領域２ｃを有するGaN（窒化ガリウム）層等のチャネル層２を半導体基板１の上に形成し、このチャネル層２の上にソース電極３、ゲート電極４、及びドレイン電極５を図示のように形成してなる。

また、ゲート電極４と各電極３、５との間の空間には、酸化シリコン等の誘電体層６が形成され、それによりゲート電極４とドレイン電極５との間の耐圧が高められる。

そして、ソース電極３は、ゲート電極４を上方から覆うソースウォール３ａを有し、その先端部３ｂがドレイン領域２ｃに近接するように垂下する。このような構造によれば、ソース電圧が付与された先端部３ｂが、ゲート電極４とドレイン電極５との間の電気力線Eを基板上方に向かって引き付けるように作用するので、ゲート電極４の下端Aに電気力線Eが集中するのが防止され、それによりゲート−ドレイン間の耐圧が高められる。

図２は、図１のI−Ｉ線とII−II線のそれぞれに沿う断面図であり、図３は、このトランジスタTR₀の平面図である。

図２に示されるように、ゲート電極４とソースウォール３ａとの間には寄生容量C_gsが存在し、その容量値はεL_g・W_g/hで表される。但し、この式において、εは誘電体層６の誘電率、L_gはゲート長、W_gはゲート幅（図３参照）、hはソースウォール３ａとゲート電極４との間隔を表す。

このようなゲート−ソース間の寄生容量C_gsが存在すると、動作電圧の周波数が高まるにつれ、ソース電極３とゲート電極４との間が高周波的に短絡するようになるので、トランジスタT₀の遮断周波数が低下し、トランジスタで使用可能な周波数帯が狭くなる。従って、トランジスタT₀を広帯域で使用可能にするには、この寄生容量C_gsをなるべく小さくする必要がある。

一方、ゲート電極４は、その抵抗率をR、ゲート幅をW_g、断面積をSとすると、R・W_g/Sで与えられる抵抗R_gを有する。このゲート抵抗R_gは、上記した遮断周波数を低下させる一因となるので、なるべく小さくするのが好ましい。

図４は、図１に示した電解効果型トランジスタTR₀の典型的な高周波特性を示す図である。遮断周波数f_Tは、電圧利得曲線と横軸との交点における周波数で定義されるが、図４の例ではその値が２３GHzとなっている。また、最大発振周波数f_maxは１３０GHzとなっている。トランジスタTR₀をより高い周波数帯域で使用するには、遮断周波数f_Tや最大発振周波数f_maxを高める必要がある。

なお、特許文献１には、上記のソースウォール３ａの先端部３ｂの高さをゲート電極４の上面の高さよりも低くし、ゲート−ドレイン間の寄生容量を低減する構造が開示されている。

また、特許文献２には、断面がT字型のゲート電極を備えた高周波トランジスタにおいて、ゲート電極の形状をソース側とドレイン側とで異なる形状にすることにより、ゲート−ドレイン間の耐圧を向上させると共に、ドレイン側の寄生容量を低減する構造が開示されている。

そして、特許文献３には、ゲート電極の下に、断面形状がT字型又はY字型のゲート層を形成することにより、ゲート寄生抵抗とゲート寄生容量の両方を低減する構造が開示されている。
特開２００３−２９７８５４号公報特開２０００−２１９００号公報特開平８−２７４１１５号公報

本発明の目的は、ゲート−ドレイン間の耐圧を維持しつつ、使用可能な周波数帯域を広めることが可能な電界効果型トランジスタとその製造方法を提供することにある。

本発明の一観点によれば、半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、前記ソース電極の横から延びて前記ゲート電極を上方から横断し、ゲート幅方向に互いに間隔がおかれた複数のエアブリッジと、前記ゲート電極と前記ドレイン電極との間において前記複数のエアブリッジの先端を連結し、前記エアブリッジと共にソースウォールを構成する導電体と、を有し、隣り合う前記エアブリッジの間の下にある前記ゲート電極が、前記エアブリッジの下にある前記ゲート電極よりも厚い電界効果型トランジスタが提供される。

本発明によれば、ソースウォールをエアブリッジに分割したので、隣り合うエアブリッジ間において、ゲート−ソース間の寄生容量を従来よりも低減でき、遮断周波数を従来よりも高くすることが可能となり、電界効果型トランジスタで使用可能な周波数帯域が広げられる。更に、隣り合うエアブリッジの間の下にあるゲート電極を、エアブリッジの下にあるゲート電極よりも厚くしたので、ゲート電極を厚くした分だけゲート電極の全抵抗が小さくなり、ゲート抵抗に起因する遮断周波数の低下を防止することができる。

また、半導体基板からエアブリッジまでの高さを、半導体基板から導電体までの高さよりも高くしてもよい。このようにすると、エアブリッジとその下のゲート電極との間隔が広められ、エアブリッジとゲート電極との間の寄生容量を低減することができる。

また、本発明の別の観点によれば、半導体基板上にゲート電極を形成する工程と、前記半導体基板のソース領域とドレイン領域のそれぞれに、前記ゲート電極と接するようにして誘電体層を形成する工程と、前記ゲート電極上に、複数の島状の第１レジスト部をゲート幅方向に間隔をおいて形成する工程と、ドレイン電極寄りの前記誘電体層上に、前記第１レジスト部から間隔がおかれたストライプ状の第２レジスト部を形成する工程と、前記第１レジスト部同士の間の前記ゲート電極上に、該第１レジスト部よりも薄い島状の第３レジスト部を形成する工程と、前記半導体基板上、前記誘電体層上、及び前記第１〜第３レジスト部上に導電層を形成する工程と、前記第１〜第３レジスト部を剥離することにより、前記第１、第２レジスト部上の前記導電層をリフトオフして、前記半導体基板上に残された前記導電層をソース電極、ドレイン電極にし、前記第３レジスト部の上の前記導電層を複数のエアブリッジにすると共に、前記第１レジスト部と前記第３レジスト部との間の前記導電層を、前記エアブリッジの先端同士を連結する導電体にする工程と、を有する電界効果型トランジスタの製造方法が提供される。

本発明によれば、ソースウォールをエアブリッジに分割したので、ゲート−ソース間の寄生容量が低減され、使用可能な周波数帯域の広い電界効果型トランジスタを提供することができる。

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

（１）第１実施形態
図５〜図１１は、本発明の第１の実施の形態に係る電界効果型トランジスタの製造途中の断面図であり、図１２〜図１６はその平面図である。

まず、図５（ａ）に示すように、SiC（シリコンカーバイド）の単結晶よりなる半導体基板１０の上に、MOCVD(Metal Organic Chemical Vapor Deposition)法により窒化ガリウム（GaN）層を厚さ約１０００nmに形成し、それをチャネル層１２とする。なお、半導体基板１０はSiC基板に限定されず、GaN（窒化ガリウム）、InP（インジウムリン）、GaAs（ガリウム砒素）、及びSi（シリコン）のいずれかの単結晶で構成される基板を半導体基板１０として採用してもよい。また、チャネル層１２は、後で作製されるトランジスタのソース領域１２ａ、チャネル領域１２ｂ、及びドレイン領域１２ｃとなる層であり、これらの領域１２ａ〜１２ｃを半導体基板１０内に形成する場合にはチャネル層１２は不要となる。

図１２は、この工程を終了した後の平面図である。先の図５（ａ）の第１断面は図１２のIII−III線に沿う断面に相当し、後で形成されるゲート電極１４ａのゲート長方向の断面図である。一方、図５（ａ）の第２断面は、図１２のIV−IV線に沿う断面に相当するものであり、第１断面とは間隔がおかれた部分のゲート電極１４ａのゲート長に沿う断面である。これらについては、図５（ｂ）以降の断面図についても同様である。

次に、図５（ｂ）に示すように、全面にフォトレジストを塗布し、それを露光、現像することにより、トランジスタのチャネル領域１２ｂの上に第１窓１３ａを備えた第１レジストパターン１３とする。そして、第１窓１３ａの中と第１レジストパターン１３上とに、スパッタ法によりTi（チタン）層とNi（ニッケル）層とをこの順に形成し、更にその上に蒸着法によりAu（金）層を形成し、これらの金属積層膜をゲート電極用第１導電層１４とする。なお、そのゲート電極用第１導電層１４の厚さは特に限定されないが、本実施形態では約６００nmとする。

その後に、有機溶剤を用いたウエットエッチングにより第１レジストパターン１３を剥離することにより、図６（ａ）に示すように、第１窓１３ａ内のゲート用第１導電層１４をゲート電極１４ａとして残しながら、他の部分のゲート用第１導電層１４をリフトオフして除去する。

次いで、図６（ｂ）に示すように、全面にフォトレジストを塗布し、それを露光、現像することにより、各領域１２ａ〜１２ｃを覆う第２レジストパターン１６を形成する。なお、これらの領域１２ａ〜１２ｃの外側のチャネル層１２上には第２レジストパターン１６は形成されない。

その後に、チャネル層１２と第２レジストパターン１６のそれぞれの上に、スパッタ法によるTi層と蒸着法によるアルミニウム膜を順に形成し、これらの金属積層膜を導電性密着層１８とする。この導電性密着層１８の厚さは、例えば約３００nmである。

更に、図７（ａ）に示すように、第２レジストパターン１６を剥離して導電性密着層１８をリフトオフする。これにより、導電性密着層１８は、ソース領域１２ａとドレイン領域１２ｂの外側において後でソース電極とドレイン電極が形成される部分にのみ残されることになる。

次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、チャネル層１２、導電性密着層１８、及びゲート電極１４ａのそれぞれの上に、誘電体層２２としてPI（ポリイミド）層を厚さ約６００nmに形成する。なお、PI層に代えて、酸化シリコン層又はBCB（ベンゾジクロブテン）層を誘電体層２２として形成してもよい。

続いて、誘電体層２２の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン２０とする。その第３レジストパターン２０は、ソース領域１２ａとドレイン領域１２ｃのそれぞれの上方に形成されると共に、ゲート電極１４ａの上に第２窓２０ａを有する。

次いで、図８（ａ）に示すように、上記の第３レジストパターン２０をマスクにしながら、イオンミリングにより誘電体層２２をエッチングする。その結果、導電性密着層１８上の誘電体層２２が除去されると共に、第２窓２０ａの下に、ゲート電極１４ａの上面が露出する孔２２ａが形成される。その後に、第３レジストパターン２０は除去される。

次いで、図８（ｂ）に示すように、全面にフォトレジストを塗布し、それを露光、現像して第４レジストパターン２４とする。その第４レジストパターン２４は、第２断面において、ゲート電極１４ａの上面が露出する第３窓２４ａを有する。これに対し、第１断面のゲート電極１４ａはこの第４レジストパターン２４によって覆われる。

続いて、図９（ａ）に示すように、蒸着法により、第４レジストパターン２４上と第３窓２４ａ内とにAu層を形成し、それをゲート電極用第２導電層２６とする。

その後に、第４レジストパターン２４を剥離してゲート電極用第２導電層２６をリフトオフすることにより、図９（ｂ）に示すように、第２断面におけるゲート電極１４ａ上にのみ第２導電層２６を残す。

第２導電層２６はゲート電極１４ａの一部として機能し、この第２導電層２６により、第２断面におけるゲート電極１４ａは、第１断面と比較してその厚さが厚くなり、低抵抗化される。

図１３は、この工程を終了した後の平面図であり、既述の図９（ｂ）における第１断面は図１３のIII−III線に沿う断面に相当し、第２断面はIV−IV線に沿う断面に相当する。

また、図１７は、ゲート幅方向の断面図であり、図１３のV−V線に沿う断面に相当する。図１７に示されるように、ゲート電極１４ａの上面には、ゲート幅方向に間隔をおいて第２導電層２６が複数形成される。

次に、図１０（ａ）に示すように、全面にフォトレジストを塗布し、それを露光、現像して、第１、第２レジスト部２７、２８を形成する。

図１４は、その第１、第２レジスト部２７、２８を形成した後における平面図であり、先の図１０（ａ）における第１断面は図１４のIII−III線に沿う断面に相当し、第２断面はIV−IV線に沿う断面に相当する。

図１４に示されるように、第１レジスト部２７は、その平面形状が島状であり、ゲート幅方向に間隔をおいてゲート電極１４ａ上に複数形成される。また、第２レジスト部２８は、ストライプ状の平面形状を有しており、誘電体層２２上において第１レジスト部２７から間隔をおいて形成される。

次に、図１０（ｂ）に示すように、上記した第１、第２レジスト部２７、２８よりも薄い厚さに全面にフォトレジストを塗布し、それを露光、現像して第３レジスト部２９とする。

図１５は、この第３レジスト部２９を形成した後における平面図であり、先の図１０（ｂ）における第１断面は図１５のIII−III線に沿う断面に相当し、第２断面はIV−IV線に沿う断面に相当する。

図１５に示されるように、第３レジスト部２９は、第１レジスト部２７同士の間のゲート電極１４ａ上に形成され、その平面形状は島状である。

次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、導電性密着層１８上、誘電体層２２上、及び第１〜第３レジスト部２７〜２９上に、スパッタ法によりTi層を厚さ約１００nmに形成する。その後に、このTi層上に、電解めっきによりAu層を厚さ約１０００nmに形成し、これらAu層とTi層とをソース／ドレイン電極用導電層３０とする。

その後に、第１〜第３レジスト部２７〜２９を剥離することにより、図１１（ｂ）に示すように、第１、第２レジスト部２７、２９上のソース／ドレイン電極用導電層３０をリフトオフする。

このリフトオフの結果、導電性密着層１８上に残されたソース／ドレイン電極用導電層３０がソース電極３０ａ及びドレイン電極３０ｂになる。また、第３レジスト部２８の上のソース／ドレイン用導電層３０がエアブリッジ３０ｃになり、第１レジスト部２７と第２レジスト部２８の間のソース／ドレイン用導電層３０が導電体３０ｄとなる。

図１９は、この工程を終了した後における斜視図である。

図１９に示されるように、エアブリッジ３０ｃは、ソース電極３０ａの横から延びてゲート電極１４ａを上方から横断し、ゲート幅方向に互いに間隔をおいて複数形成される。また、各エアブリッジ３０ｃの先端は導電体３０ｄによって連結され、これらエアブリッジ３０ｃと導電体３０ｄによってソースウォール３０ｅが構成される。

以上により、本実施形態に係る電界効果型トランジスタTR₁の基本構造が完成したことになる。

この電界効果型トランジスタTR₁は、各電極１４ａ、３０ａ、３０ｂに印加される動作電圧が１０〜１００Vであり、マイクロ波帯（波長０．３mm〜３０cm）のような高周波帯域で使用される。

また、このトランジスタTR₁では、ソース電位になっている導電体３０ｄの下面３０ｆが、ゲート−ドレイン間のチャネル層１２内の電気力線Eを上方に引き付けるように機能し、これにより電気力線Eがゲート電極１４ａの下端Bに集中するのが防止されて、ゲート−ドレイン間の耐圧が高められる。

図１６は、この電界効果型トランジスタTR₁の平面図である。同図では、エアブリッジ３０ｃ同士の間隔をW_puで表している。トランジスタTR₁のゲート−ソース間の寄生容量C_gsは、この間隔W_puの総和をW_p、ゲート幅をW_g、ゲート長をL_g、ゲート電極１４ａとエアブリッジ３０ｃとの間隔をh_pとすれば、L_g(W_g−W_p)/h_pと書ける。従来例では、ソースウォールをベタ状に形成するので、上式においてW_pが０となり、寄生容量C_gsが本実施形態よりも大きくなる。つまり、本実施形態では、各エアブリッジ３０ｃ間の部分のソースウォール３０を除去したことにより、この部分の寄生容量C_gsへの寄与を無くし、それにより寄生容量C_gsが従来よりも低減されることになる。

更に、本実施形態では、図１１（ｂ）に示したように、基板１０からエアブリッジ３０ｃまでの高さh₁を、基板１０から導電体３０ｄまでの高さh₂よりも高くした。そのため、ゲート電極１４ａとエアブリッジ３０ｃとの間隔h_p(=h₁−h₂)が大きくなるので、L_g(W_g−W_p)/h_pで表されるゲート−ソース間の寄生容量C_gsがより一層低減される。

図２０（ａ）、（ｂ）は、上記した寄生容量C_gsを従来よりもそれぞれ１０％及び２０％低減した場合における、電界効果型トランジスタTR₁の動作周波数と電圧利得との関係を計算して得られたグラフである。なお、これらの図では、比較のために、図１に示した従来例におけるトランジスタTR₀のグラフも併記してある。

これらの図に示されるように、本実施形態における各グラフは、従来例よりも高周波側にシフトしている。このことから、本実施形態では、動作周波数を従来よりも高めても従来と同じ電圧利得が得られ、トランジスタTR₀で使用可能な周波数帯域を従来よりも広くできることが明らかとなった。

一方、図１８は、ゲート幅方向に沿う電界効果型トランジスタTR₁の断面図であり、図１６のVI−VI線に沿う断面図に相当する。

図１８に示されるように、本実施形態では、第２導電層２６により、隣り合うエアブリッジ３０ｃの間の部分にあるゲート電極１４ａの厚さを、エアブリッジ３０ｃの下の部分にあるゲート電極１４ａよりも厚くした。

このようなゲート電極１４ａの全抵抗R_gは、その抵抗率をRとすれば、R[(W_g−W_p)/S+W_p/S_p]で表される。但し、Sは、エアブリッジ３０ｃ下におけるゲート電極１４ａの断面積であり、S_pは、二つのエアブリッジ３０ｃの間のゲート電極１４ａの断面積である。上式より、W_pとS_pの一方又は両方を大きくすることにより、ゲート電極１４ａの全抵抗R_gが大きくなることが理解される。ソースウォールがベタ状でゲート電極の厚さが一様な従来例では、W_pが０であり、S_pがその最小値であるSに等しいので、上式で表されるゲート電極の全抵抗R_gが最大となる。これに対し、本実施形態では、ソースウォール３０ｅをエアブリッジ３０ｃに分割したのでW_pが０よりも大きく、また、二つのソースウォール３０ｃの間におけるゲート電極１４ａの断面積S_pがSよりも大きいので、ゲート電極の全抵抗R_gの値を従来例よりも小さくすることが可能となる。

図２１（ａ）、（ｂ）は、上記したゲート電極１４ａの全抵抗R_gの値を従来の０．５倍及び０．２５倍にした場合における、電界効果型トランジスタTR₁の動作周波数と電圧利得との関係を計算して得られたグラフである。これらの図では、比較のために、図１に示した従来例におけるトランジスタTR₀のグラフも併記してある。

これらの図に示されるように、本実施形態における各グラフは従来よりも高周波側にシフトしており、図２１（ａ）の場合では動作周波数の上限が約５０GHzまで高められ、図２１（ｂ）の場合ではその上限が約６０GHzまで高められる。これにより、本実施形態では、ゲート電極１４ａの抵抗を従来よりも下げたことにより、トランジスタで使用可能な周波数帯域を従来よりも広めることが可能になる。

（２）第２実施形態
既述の第１実施形態では、図１９に示したように、ソースウォール３０ｅをエアブリッジ３０ｃに分割することによりゲート−ソース間の寄生容量C_gsを低減させた。

これに対し、本実施形態では、エアブリッジ３０ｅを省くことにより、ゲート−ソース容量C_gsを更に低減させる。

図２２は、本実施形態に係る電解効果型トランジスタの斜視図である。なお、同図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

このトランジスタTR₂では、ソース電極３０ａと導電体３０ｄとがエアブリッジで接続されておらず、導電体３０ｄが電気的に孤立した状態となっている。そして、この導電体３０ｄの電位によって、ゲート−ドレイン間の電気力線Eが上方に引き付けられ、ゲート電極１４ａへの電界集中が緩和される。

このような構造によれば、ゲート電極１４ａの上方にソースウォールが無いので、エアブリッジとゲート電極１４ａとの間の寄生容量が存在する第１実施形態と比較して、ゲート−ソース間の寄生容量C_gsをより一層低減することが可能となる。

このような構造は、第１実施形態で説明した図１５の工程において、第３レジストパターン２９を形成せずに、ゲート電極１４ａ上でゲート幅方向に延在するように第１レジスト部２７をストライプ状に形成し、図１１（ｂ）の工程で第１、第２レジスト部２７上のソース／ドレイン電極用導電層３０をリフトオフすることにより作製され得る。

以下に、本発明の特徴を付記する。

（付記１）半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、
前記ソース電極の横から延びて前記ゲート電極を上方から横断し、ゲート幅方向に互いに間隔がおかれた複数のエアブリッジと、
前記ゲート電極と前記ドレイン電極との間において前記複数のエアブリッジの先端を連結し、前記エアブリッジと共にソースウォールを構成する導電体と、
を有することを特徴とする電界効果型トランジスタ。

（付記２）前記半導体基板から前記エアブリッジまでの高さが、前記半導体基板から前記導電体までの高さよりも高いことを特徴とする付記１に記載の電界効果型トランジスタ。

（付記３）隣り合う前記エアブリッジの間の下にある前記ゲート電極が、前記エアブリッジの下にある前記ゲート電極よりも厚いことを特徴とする付記１又は付記２に記載の電界効果型トランジスタ。

（付記４）前記ゲート電極と前記ドレイン電極との間の前記半導体基板上に誘電体層が形成され、前記導電体の下面が前記誘電体層の上面に接することを特徴とする付記１乃至付記３のいずれかに記載の電界効果型トランジスタ。

（付記５）前記誘電体層は、酸化シリコン層、BCB（ベンゾジクロブテン）層、及びPI（ポリイミド）層のいずれかであることを特徴とする付記４に記載の電界効果型トランジスタ。

（付記６）前記半導体基板上にチャネル層が形成され、該チャネル層上に前記ゲート電極、前記ソース電極、及び前記ドレイン電極が形成されたことを特徴とする付記１乃至付記５のいずれかに記載の電界効果型トランジスタ。

（付記７）前記チャネル層は窒化ガリウム（GaN）層であることを特徴とする付記６に記載の電界効果型トランジスタ。

（付記８）前記半導体基板は、SiC（シリコンカーバイド）、GaN（窒化ガリウム）、InP（インジウムリン）、GaAs（ガリウム砒素）、及びSi（シリコン）のいずれかの単結晶で構成されることを特徴とする付記１乃至付記７のいずれかに記載の電界効果型トランジスタ。

（付記９）半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間の前記半導体基板上に形成された誘電体層と、
前記誘電体層の上に形成され、電気的に孤立した導電体と、
を有することを特徴とする電界効果型トランジスタ。

（付記１０）前記導電体は、前記誘電体層上においてゲート幅方向に延在することを特徴とする付記９に記載の電界効果型トランジスタ。

（付記１１）半導体基板上にゲート電極を形成する工程と、
前記半導体基板のソース領域とドレイン領域のそれぞれに、前記ゲート電極と接するようにして誘電体層を形成する工程と、
前記ゲート電極上に、複数の島状の第１レジスト部をゲート幅方向に間隔をおいて形成する工程と、
ドレイン電極寄りの前記誘電体層上に、前記第１レジスト部から間隔がおかれたストライプ状の第２レジスト部を形成する工程と、
前記第１レジスト部同士の間の前記ゲート電極上に、該第１レジスト部よりも薄い島状の第３レジスト部を形成する工程と、
前記半導体基板上、前記誘電体層上、及び前記第１〜第３レジスト部上に導電層を形成する工程と、
前記第１〜第３レジスト部を剥離することにより、前記第１、第２レジスト部上の前記導電層をリフトオフして、前記半導体基板上に残された前記導電層をソース電極、ドレイン電極にし、前記第３レジスト部の上の前記導電層を複数のエアブリッジにすると共に、前記第１レジスト部と前記第２レジスト部との間の前記導電層を、前記エアブリッジの先端同士を連結する導電体にする工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。

（付記１２）隣り合う前記エアブリッジの間の下の前記ゲート電極の厚さを厚くする工程を有することを特徴とする付記１１に記載の電界効果型トランジスタの製造方法。

（付記１３）半導体基板上にゲート電極を形成する工程と、
前記半導体基板のソース領域とドレイン領域のそれぞれに、前記ゲート電極と接するようにして誘電体層を形成する工程と、
前記ゲート電極上に、ゲート幅方向に延在するストライプ状の第１レジスト部を形成する工程と、
ドレイン電極寄りの前記誘電体層上に、前記第１レジスト部から間隔がおかれたストライプ状の第２レジスト部を形成する工程と、
前記半導体基板上、前記誘電体層上、及び前記第１、第２レジスト部上に導電層を形成する工程と、
前記第１、第２レジスト部を剥離することにより、前記第１、第２レジスト部上の前記導電層をリフトオフして、前記半導体基板上に残された前記導電層をソース電極、ドレイン電極にし、前記第１レジスト部と前記第２レジスト部との間の前記導電層を、ゲート幅方向に延在する電気的に孤立した導電体にする工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。

図１は、従来例に係る電界効果型トランジスタの斜視図である。図２は、図１のI−Ｉ線とII−II線のそれぞれに沿う断面図である。図３は、従来例に係る電界効果型トランジスタの平面図である。図４は、従来例に係る電界効果型トランジスタの高周波特性を示す図である。図５（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その１）である。図６（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その２）である。図７（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その３）である。図８（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その４）である。図９（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その５）である。図１０は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その６）である。図１１は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その７）である。図１２は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の平面図（その１）である。図１３は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の平面図（その２）である。図１４は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の平面図（その３）である。図１５は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の平面図（その４）である。図１６は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の平面図（その５）である。図１７は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中におけるゲート幅方向の断面図（その１）である。図１８は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中におけるゲート幅方向の断面図（その２）である。図１９は、本発明の第１実施形態に係る電界効果型トランジスタの斜視図である。図２０（ａ）、（ｂ）は、本発明の第１実施形態において、ゲート−ソース間の寄生容量C_gsを従来よりもそれぞれ１０％及び２０％低減した場合における、動作周波数と電圧利得との関係を計算して得られたグラフである。図２１（ａ）、（ｂ）は、本発明の第１実施形態において、ゲート電極の全抵抗の値を従来の０．５倍及び０．２５倍にした場合における、動作周波数と電圧利得との関係を計算して得られたグラフである。図２２は、本発明の第２実施形態に係る電解効果型トランジスタの斜視図である。

符号の説明

１、１０…半導体基板、２、１２…チャネル層、２ａ、１２ａ…ソース領域、２ｂ、１２ｂ…チャネル領域、２ｃ、１２ｃ…ドレイン領域、３、３０ａ…ソース電極、３ａ、３０ｅ…ソースウォール、３ｂ…ソースウォールの先端部、４、１４ａ…ゲート電極、５、３０ｂ…ドレイン電極、６、２２…誘電体層、１３…レジストパターン、１３ａ…第１窓、１４…ゲート電極用第１導電層、１６…第２レジストパターン、１８…導電性密着層、２０…第３レジストパターン、２０ａ…第２窓、２４…第４レジストパターン、２４ａ…第３窓、２６…ゲート電極用第２導電層、２７、２８…第１、第２レジスト部、２９…第３レジスト部、３０…ソース／ドレイン電極用導電層、３０ｃ…エアブリッジ、３０ｄ…導電体、TR₀、TR₁、TR₂、…電界効果型トランジスタ。

Claims

半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、
前記ソース電極の横から延びて前記ゲート電極を上方から横断し、ゲート幅方向に互いに間隔がおかれた複数のエアブリッジと、
前記ゲート電極と前記ドレイン電極との間において前記複数のエアブリッジの先端を連結し、前記エアブリッジと共にソースウォールを構成する導電体と、
を有し、
隣り合う前記エアブリッジの間の下にある前記ゲート電極が、前記エアブリッジの下にある前記ゲート電極よりも厚いことを特徴とする電界効果型トランジスタ。
前記半導体基板から前記エアブリッジまでの高さが、前記半導体基板から前記導電体までの高さよりも高いことを特徴とする請求項１に記載の電界効果型トランジスタ。
半導体基板上にゲート電極を形成する工程と、
前記半導体基板のソース領域とドレイン領域のそれぞれに、前記ゲート電極と接するようにして誘電体層を形成する工程と、
前記ゲート電極上に、複数の島状の第１レジスト部をゲート幅方向に間隔をおいて形成する工程と、
ドレイン電極寄りの前記誘電体層上に、前記第１レジスト部から間隔がおかれたストライプ状の第２レジスト部を形成する工程と、
前記第１レジスト部同士の間の前記ゲート電極上に、該第１レジスト部よりも薄い島状の第３レジスト部を形成する工程と、
前記半導体基板上、前記誘電体層上、及び前記第１〜第３レジスト部上に導電層を形成する工程と、
前記第１〜第３レジスト部を剥離することにより、前記第１、第２レジスト部上の前記導電層をリフトオフして、前記半導体基板上に残された前記導電層をソース電極、ドレイン電極にし、前記第３レジスト部の上の前記導電層を複数のエアブリッジにすると共に、前記第１レジスト部と前記第２レジスト部との間の前記導電層を、前記エアブリッジの先端同士を連結する導電体にする工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。