JP4768996B2

JP4768996B2 - 電界効果型トランジスタとその製造方法

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Publication number: JP4768996B2
Application number: JP2005036691A
Authority: JP
Inventors: 雄介井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-02-14
Filing date: 2005-02-14
Publication date: 2011-09-07
Anticipated expiration: 2025-02-14
Also published as: JP2006222393A

Description

本発明は、電界効果型トランジスタとその製造方法に関する。

近年、無線通信技術の拡大に伴って多くの無線帯域が使用されるに至り、今後開発される新規の通信技術では、既存の無線帯域と重複しないように、現状よりも更に短い波長のマイクロ波を用いなければならない場合がある。マイクロ波のような高周波を対象とした場合、電界効果型トランジスタを構成する半導体基板としては、耐高電圧特性と優れた高周波特性を備えたシリコンカーバイド(SiC)基板や窒化ガリウム（GaN）基板が最適である。

図１は、これらの基板を用いた従来例に係る高周波電界効果型トランジスタTR₀の断面図である。

そのトランジスタTR₀は、ソース領域２ａ、チャネル領域２ｂ、及びドレイン領域２ｃを有するGaN（窒化ガリウム）層等のチャネル層２を半導体基板１の上に形成し、このチャネル層２の上にソース電極３、ゲート電極４、及びドレイン電極５を図示のように形成してなる。

また、ゲート電極４と各電極３、５との間の空間には、酸化シリコン等の誘電体層６が形成され、それによりゲート電極４とソース電極３との間の耐圧が高められる。

そして、ソース電極３は、ゲート電極４を上方から覆うソースウォール３ａを有し、その先端部３ｂがドレイン領域２ｃに近接するように垂下する。このような構造によれば、ソース電圧が付与された先端部３ｂが、ゲート電極４とドレイン電極５との間の電気力線Eを基板上方に向かって引き付けるように作用するので、ゲート電極４の下端Aに電気力線Eが集中するのが防止され、それによりゲート−ドレイン間の耐圧が高められる。

なお、特許文献１には、上記のソースウォール３ａの先端部３ｂの高さをゲート電極４の上面の高さよりも低くし、ゲート−ドレイン間の寄生容量を低減する構造が開示されている。

また、特許文献２には、ゲート電極をシールド電極で覆うことにより、ドレイン電極の電位の影響がゲート電極に及ばないようにする構造が提案されている。

そして、特許文献３には、ゲート電極のフィールドプレート部の下に形成される誘電体膜を高誘電体材料で構成し、その誘電体膜におけるリーク電流を低減する点が開示されている。
特開２００３−２９７８５４号公報特開平３−３５５３６号公報特開２００１−２３０２６３号公報

ところで、図１に示した従来例では、誘電体層６の材料は特に気にされておらず、誘電率が４程度と比較的小さな酸化シリコン等で誘電体層６を構成していた。

しかしながら、誘電体層６の誘電率が低いと、ソースウォール３ａの先端部３ｂの電位がドレイン領域２ｃに伝わり難くなるため、電気力線Eの上方への引き付け量が小さくなり、ゲート電極４の下端Aで電気力線Eが集中するのを効果的に抑制するのが困難となる。

また、このような不都合を解消すべく、誘電体層６を単に高誘電率の誘電体に置き換えたのでは、図１に示すようなソース−ゲート間の寄生容量Cが増大することになる。この寄生容量Cが増大すると、ソース電極３とゲート電極４とが高周波的に短絡するようになるので、トランジスタTR₀の遮断周波数が低くなり、トランジスタTR₀で使用可能な周波数帯域が狭くなる。

なお、特許文献２では、シールド電極と基板表面との間に絶縁膜を挟んでも良い点が開示されているが、その絶縁膜は、特許文献２の第４図に示されるように、ゲート電極に接していないため、ゲート電極の下端での電界集中を緩和するのは難しい。

本発明の目的は、遮断周波数が低下するのを防止しながら、ゲート−ドレイン間の耐圧を効果的に高めることが可能な電界効果型トランジスタとその製造方法を提供することにある。

本発明の一観点によれば、半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、前記ゲート電極と前記ドレイン電極との間の前記半導体基板上に、該ゲート電極と接して形成された第１誘電体層と、少なくとも前記ソース電極と前記ゲート電極との間の前記半導体基板上に形成された第２誘電体層と、前記ソース電極の横から前記第２誘電体層上に延びて形成されて、前記ゲート電極を上方から覆うと共に、前記第１誘電体層の上面に垂下する先端部を備えたソースウォールとを有し、前記第１誘電体層は、前記第２誘電体層よりも誘電率が高いことを特徴とする電界効果型トランジスタが提供される。

また、本発明の別の観点によれば、半導体基板の上にゲート電極を形成する工程と、前記半導体基板のドレイン領域上に、前記ゲート電極と接するようにして第１誘電体層を選択的に形成する工程と、前記半導体基板のソース領域と前記第１誘電体層のそれぞれの上に、該第１誘電体層よりも誘電率が低く、且つ該第１誘電体層上に開口を有する第２誘電体層を形成する工程と、前記第２誘電体層の上面から前記開口内に延在するソースウォールを備えたソース電極を前記半導体基板の上に形成する工程と、前記半導体基板の上にドレイン電極を形成する工程と、を有することを特徴とする電界効果型トランジスタの製造方法が提供される。

本発明によれば、ソースウォールの先端部とゲート電極との間の半導体基板上に高誘電率の第１誘電体層を形成し、ソース電極とゲート電極との間の半導体基板上に低誘電率の第２誘電体層を形成する。

ゲート−ドレイン間の電気力線は、誘電率が高く電場を遮蔽し難い第１誘電体層を介して、ソースウォールの先端部のソース電位によって基板上方に引き付けられる。これにより、ゲート電極の二つの下端のうち、ドレイン電極寄りの下端付近の電気力線の密度が疎になり、ゲート電極の下端に電界が集中するのが防がれ、ソース−ドレイン間の耐圧が高められる。

一方、ソース電極とゲート電極との間には、上記の第１誘電体層よりも誘電率が低い第２誘電体層が形成されているので、この第２誘電体層を第１誘電体層と同じ材料で構成する場合と比較して、ソース−ゲート間の寄生容量が小さくなる。そのため、この寄生容量の増大に伴う遮断周波数の低下が防止でき、トランジスタで使用可能な周波数帯域が狭くなるのを防ぐことができる。

このように、本発明では、遮断周波数が低下するのを防止しつつ、ゲート−ドレイン間の耐圧を高めることが可能となる。

また、上記の第２誘電体層の一部を除去し、除去した部分に空気を流入させるようにしてもよい。このようにすることで、誘電率が約１と低い空気により、ソース−ゲート間の寄生容量が更に低くなり、トランジスタの遮断周波数をより一層高くすることが可能となる。

本発明によれば、ソースウォールの先端部とゲート電極との間に高誘電率の第１誘電体層を形成すると共に、ソース電極とゲート電極との間には低誘電率の第２誘電体層を形成した。これにより、ゲート−ドレイン間の電気力線が、高誘電率の第１誘電体層を介してソースウォールの先端部の方に引き付けられるので、ゲートの下端への電界集中が緩和され、ゲート−ドレイン間の耐圧が高められる。

また、ソース電極とドレイン電極との間には、第１誘電体層よりも誘電率が低い第２誘電体層が形成されるので、ソース−ドレイン間の寄生容量が低減され、電界効果型トランジスタの遮断周波数が低下するのを防ぐことができる。

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

（１）第１実施形態
図２〜図８は、本発明の第１の実施の形態に係る電界効果型トランジスタの製造途中の断面図である。

最初に、図２（ａ）に示す断面構造を得るまでの工程について説明する。

まず、SiC（シリコンカーバイド）の単結晶よりなる半導体基板１０の上に、MOCVD(Metal Organic Chemical Vapor Deposition)法により窒化ガリウム（GaN）層を厚さ約１０００nmに形成し、それをチャネル層１１とする。なお、半導体基板１０はSiC基板に限定されず、GaN（窒化ガリウム）、InP（インジウムリン）、GaAs（ガリウム砒素）、及びSi（シリコン）のいずれかの単結晶で構成される基板を半導体基板１０として採用してもよい。また、チャネル層１１は、後で作製されるトランジスタのソース領域１１ａ、チャネル領域１１ｂ、及びドレイン領域１１ｃとなる層であり、これらの領域１１ａ〜１１ｃを半導体基板１０内に形成する場合にはチャネル層１１は不要となる。

その後に、全面にフォトレジストを塗布し、それを露光、現像することにより、トランジスタのチャネル領域１１ｂの上に第１窓１２ａを備えた第１レジストパターン１２とする。

次に、図２（ｂ）に示すように、第１窓１２ａの中と第１レジストパターン１２上とに、蒸着法により金膜を厚さ約６００nmに形成し、それをゲート電極用導電層１３とする。

続いて、図２（ｃ）に示すように、有機溶剤を用いたウエットエッチングにより第１レジストパターン１２を剥離して、第１窓１２ａ内のゲート用導電層１３をゲート電極１３ａとして残しながら、他の部分のゲート用導電層１３をリフトオフして除去する。

次いで、図３（ａ）に示すように、全面にフォトレジストを塗布し、それを露光、現像することにより、各領域１１ａ〜１１ｃを覆う第２レジストパターン１４を形成する。なお、これらの領域１１ａ〜１１ｃの外側のチャネル層１１は、第２レジストパターン１４で覆われずに露出する。

そして、図３（ｂ）に示すように、チャネル層１１と第２レジストパターン１４のそれぞれの上に、蒸着法によりアルミニウム膜を厚さ約３００nmに形成し、それを導電性密着層１５とする。

更に、図４（ａ）に示すように、第２レジストパターン１４を剥離して導電性密着層１５をリフトオフする。これにより、導電性密着層１５は、ソース領域１１ａとドレイン領域１１ｂの外側において後でソース電極とドレイン電極が形成される部分にのみ残されることになる。

次に、図４（ｂ）に示すように、第１誘電体層１６として誘電率が約７と高い窒化シリコン層をプラズマCVD法により厚さ約５００nmに全面に形成する。なお、窒化シリコン層に代えて、酸化アルミニウム層、チタン酸ストロンチウム層、及びチタン酸バリウム層のいずれかを第１誘電体層１６として形成してもよい。

続いて、図５（ａ）に示すように、第１誘電体層１６の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン１７とする。その第３レジストパターン１７は、第１誘電体層１６の上面において、チャネル領域１１ｂからドレイン領域１１ｃに延在する。

そして、図５（ｂ）に示すように、上記の第３レジストパターン１７をマスクにしながら、イオンミリングにより第１誘電体層１６をエッチングする。その結果、第１誘電体層１６は、ゲート電極１３ａの側面に接するようにして、ドレイン領域１１ｃに選択的に残されることになる。その後に、第３レジストパターン１７は除去される。

次いで、図６（ａ）に示すように、第１誘電体層１６よりも誘電率が低い第２誘電体層２０として、誘電率が約４の酸化シリコン層をCVD法により全面に形成する。その第２誘電体層２０の厚さは特に限定されないが、本実施形態では、チャネル層１１の平坦面上での厚さを約６００nmとする。その第２誘電体層２０は、第１誘電体層１６よりも誘電率が低ければ特に限定されず、酸化シリコン層の他に、BCB層（ベンゾジクロブテン層：誘電率約２．８）、及びPI層（ポリイミド層：誘電率約３．７）を第２誘電体層２０として形成してもよい。

続いて、図６（ｂ）に示すように、第２誘電体層２０上にフォトレジストを塗布し、それを露光、現像して第４レジストパターン２２とする。その第４レジストパターン２２は、ソース領域１１ａとドレイン領域１１ｃのそれぞれの外側の導電性密着層１５の上方に第２、第４窓２２ａ、２２ｂを有する。更に、この第４レジストパターン２２は、第２誘電体層２０の上方に第３窓２２ｃを有する。

そして、図７（ａ）に示すように、この第４レジストパターン２２をマスクにするイオンミリングにより各窓２２ａ〜２２ｃの下の第２誘電体層２０を除去する。このイオンミリングにより、第３窓２２ｃの下の第２誘電体層２０に開口２０ａが形成され、その開口２０ａに第１誘電体層１６の上面が露出するようになる。また、ソース領域１１ａとドレイン領域１１ｃのそれぞれの外側では、第２誘電体層２０が除去された部分から密着層１５の上面が露出する。その後に、第４レジストパターン２２は除去される。

次に、図７（ｂ）に示すように、ドレイン領域１１ｃに残存する第２誘電体層２０の上に第５レジストパターン２５を形成する。

そして、図８（ａ）に示すように、導電性密着層１５と第２誘電体層２０のそれぞれの上面と、開口１６ａ内とに、電解めっきにより金めっき層を成長させ、それをソース／ドレイン電極用導電層２８とする。

その後に、第５レジストパターン２５を除去してソース／ドレイン電極用導電層２８をリフトオフすることにより、残存する導電層２８をソース電極２８ａ及びドレイン電極２８ｂとする。更に、ソース電極２８ａの横から開口２０ａ内に延在する導電層２８は、ソース電極２８ａのソースウォール２８ｃとなる。このソースウォール２８ｃは、ゲート電極１３ａを上方から覆うと共に、第２誘電体層２０の開口２０ａ内に、ゲート電極１３ａとドレイン電極２８ｂとの間の第１誘電体層１６上に垂下する先端部２８ｄを有する。

以上により、本実施形態に係る電界効果型トランジスタTR₁の基本構造が完成したことになる。このトランジスタTR₁は、各電極１３ａ、２８ａ、２８ｂａに印加される動作電圧が１０〜１００Vと高電圧であると共に、マイクロ波帯（波長０．３mm〜３０cm）のような高周波帯域で使用される。

そのトランジスタTR₁によれば、図８（ｂ）に示したように、ソースウォール２８ｃの先端部２８ｄとゲート電極１３ａとの間のチャネル層１１上に、ゲート電極１３ａと接するようにして、第２誘電体層２０よりも誘電率が高い第１誘電体層１６が選択的に形成される。第１誘電体層１６は、それよりも誘電率が低い第２誘電体層２０と比較して、電場の遮蔽効果が小さい。そのため、ゲート電極１３ａとドレイン電極２８ｂとの間の電気力線Eは、第１誘電体層１６を介して先端部２８ｄの電位に敏感に反応するようになる。この結果、例えば第２誘電体層２０の酸化シリコンで第１誘電体層１６を構成する場合と比較して、上記の電気力線Eが先端部２８ｄに向かって大きく引き付けられようになる。特に、ゲート電極１３ａの下端Bの電気力線Eは、ゲート電極１３ａと接するように第１誘電体層１６を形成したことにより、先端部２８ｄによって上方に大きく引き上げられ、各電気力線E同士の間隔が疎になる。これにより、下端Bに電気力線Eが集中するのが防止されて、従来よりもゲート−ドレイン間の耐圧を高めることが可能となる。

しかも、本実施形態では、ソース電極２８ａとゲート電極１３ａとの間を、第１誘電体層１６よりも誘電率が低い第２誘電体層２０で埋め込んだので、その第２誘電体層２０を第１誘電体層１６と同じ材料で構成する場合と比較して、ソース−ゲート間の寄生容量Cを小さくすることができる。これにより、トランジスタTR₁で使用される高周波信号の周波数が高くなっても、ソース−ゲート間が高周波的に短絡し難くなるので、寄生容量Cに起因してトランジスタTR₁の遮断周波数が低下するのを防止でき、トランジスタTR₁で使用可能な周波数帯域を広めることが可能となる。

これらにより、本実施形態では、遮断周波数が低下するのを防止しつつ、ゲート−ドレイン間の耐圧を高めることが可能となり、今後必要となるマイクロ波帯での高出力トランジスタを提供することができる。

（２）第２実施形態
図９、図１０は、本発明の第２の実施の形態に係る電界効果型トランジスタの製造途中の断面図である。なお、これらの図において、第１実施形態で既に説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図９（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態に従って既述の図８（ｂ）の断面構造を得た後、全面にフォトレジストを塗布し、それを露光、現像して第６レジストパターン３０とする。その第６レジストパターン３０は、ソース電極２８ａに接して形成された第２誘電体層２０の上方に第５窓３０ａを有する。

次に、図９（ｂ）に示すように、イオンミリング又はプラズマエッチングを採用して、第５窓３０ａを通じてその下のソースウォール２８ｃをエッチングし、ソースウォール２８ｃに貫通孔２８ｅを形成する。この貫通孔２８ｅの下には、第２誘電体層２０の上面が露出する。

その後に、第６レジストパターン３０は除去される。

続いて、図１０に示すように、上記の貫通穴２８ｅを通じてその下の第２誘電体層２０を選択的にウエットエッチングして除去し、この第２誘電体層２０が形成されていた部分を空洞化して、この部分に空気を自然に流入させる。なお、この工程におけるエッチング液は、第２誘電体層２０を選択的にエッチングできるものであれば特に限定されない。

以上により、本実施形態に係る電界効果型トランジスタTR₂の基本構造が完成したことになる。

このトランジスタTR₂によれば、図１０に示したように、ソース電極２８ａとゲート電極１３ａとの間の部分の第２誘電体層２０が除去され、この部分に誘電率が実質的に１である空気を流入させた。これにより、ソース電極２８ａとゲート電極１３ａとの間の寄生容量Cを極限まで小さくすることができ、第１実施形態よりもトランジスタTR₂の遮断周波数を更に高めることが可能になり、広い周波数帯域で使用可能なトランジスタを提供することが可能となる。

更に、ソースウォール２８ｃの先端部２８ｄとゲート電極１３ａとの間には、誘電率の大きな第１誘電体層１６を形成したので、第１実施形態で説明したのと同じ理由により、ドレイン電極１４寄りのゲート電極１３ａの下端Bに電界が集中するのが緩和され、ゲート−ドレイン間の耐圧を高めることが可能となる。

以下に、本発明の特徴を付記する。

（付記１）半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間の前記半導体基板上に、該ゲート電極と接して形成された第１誘電体層と、
少なくとも前記ソース電極と前記ゲート電極との間の前記半導体基板上に形成された第２誘電体層と、
前記ソース電極の横から前記第２誘電体層上に延びて形成されて、前記ゲート電極を上方から覆うと共に、前記第１誘電体層の上面に垂下する先端部を備えたソースウォールとを有し、
前記第１誘電体層は、前記第２誘電体層よりも誘電率が高いことを特徴とする電界効果型トランジスタ。

（付記２）前記第２誘電体層の少なくとも一部分が除去され、該一部分に空気が流入されたことを特徴とする付記１に記載の電界効果型トランジスタ。

（付記３）前記第１誘電体層は、窒化シリコン層、酸化アルミニウム層、チタン酸ストロンチウム層、及びチタン酸バリウム層のいずれかであることを特徴とする付記１又は付記２に記載の電界効果型トランジスタ。

（付記４）前記第２誘電体層は、酸化シリコン層、BCB（ベンゾジクロブテン）層、及びPI（ポリイミド）層のいずれかであることを特徴とする付記１乃至付記３のいずれかに記載の電界効果型トランジスタ。

（付記５）前記基板の上にチャネル層が形成され、該チャネル層の上に前記ゲート電極、前記ソース電極、前記ドレイン電極、前記第１誘電体層、及び前記第２誘電体層が形成されたことを特徴とする付記１乃至付記４のいずれかに記載の電界効果型トランジスタ。

（付記６）前記チャネル層は窒化ガリウム（GaN）層であることを特徴とする付記５に記載の電界効果型トランジスタ。

（付記７）前記半導体基板は、SiC（シリコンカーバイド）、GaN（窒化ガリウム）、InP（インジウムリン）、GaAs（ガリウム砒素）、及びSi（シリコン）のいずれかの単結晶で構成されることを特徴とする付記１乃至付記６のいずれかに記載の電界効果型トランジスタ。

（付記８）半導体基板の上にゲート電極を形成する工程と、
前記半導体基板のドレイン領域上に、前記ゲート電極と接するようにして第１誘電体層を選択的に形成する工程と、
前記半導体基板のソース領域と前記第１誘電体層のそれぞれの上に、該第１誘電体層よりも誘電率が低く、且つ該第１誘電体層上に開口を有する第２誘電体層を形成する工程と、
前記第２誘電体層の上面から前記開口内に延在するソースウォールを備えたソース電極を前記半導体基板の上に形成する工程と、
前記半導体基板の上にドレイン電極を形成する工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。

（付記９）前記ソースウォールに貫通孔を形成する工程と、
前記貫通孔を通じて前記第２誘電体層をエッチングして除去し、除去された部分に空気を流入させる工程とを有することを特徴とする付記８に記載の電界効果型トランジスタの製造方法。

（付記１０）前記第１誘電体層として、窒化シリコン層、酸化アルミニウム層、チタン酸ストロンチウム層、及びチタン酸バリウム層のいずれかを形成することを特徴とする付記８又は付記９に記載の電界効果型トランジスタの製造方法。

（付記１１）前記第２誘電体層として、酸化シリコン層、BCB（ベンゾジクロブテン）層、及びPI（ポリイミド）層のいずれかを形成することを特徴とする付記８乃至付記１０のいずれかに記載の電界効果型トランジスタの製造方法。

（付記１２）前記ゲート電極を形成する前に、前記半導体基板上にチャネル層を形成する工程を有することを特徴とする付記８乃至付記１１のいずれかに記載の電界効果型トランジスタの製造方法。

図１は、従来例に係る電界効果型トランジスタの断面図である。図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その１）である。図３（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その２）である。図４（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その３）である。図５（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その４）である。図６（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その５）である。図７（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その６）である。図８（ａ）、（ｂ）は、本発明の第１実施形態に係る電界効果型トランジスタの製造途中の断面図（その７）である。図９（ａ）、（ｂ）は、本発明の第２実施形態に係る電界効果型トランジスタの製造途中の断面図（その１）である。図１０は、本発明の第２実施形態に係る電界効果型トランジスタの製造途中の断面図（その２）である。

符号の説明

１、１０…半導体基板、２、１１…チャネル層、２ａ、１１ａ…ソース領域、２ｂ、１１ｂ…チャネル領域、２ｃ、１１ｃ…ドレイン領域、３、２８ａ…ソース電極、３ａ、２８ｃ…ソースウォール、３ｂ、２８ｄ…ソースウォールの先端部、４、１３ａ…ゲート電極、５、２８ｂ…ドレイン電極、６…誘電体層、１２…第１レジストパターン、１２ａ…第１窓、１３…ゲート電極用導電層、１４…第２レジストパターン、１５…導電性密着層、１６…第１誘電体層、１７…第３レジストパターン、２０…第２誘電体層、２２…第４レジストパターン、２２ａ…第２窓、２２ｂ…第４窓、２２ｃ…第３窓、２５…第５レジストパターン、２８…ソース／ドレイン電極用導電層、２８ａ…ソース電極、２８ｂ…ドレイン電極、２８ｃ…ソースウォール、２８ｄ…ソースウォールの先端部、３０…第６レジストパターン、３０ａ…第５窓、２８ｅ…貫通孔、TR₀、TR₁、TR₂、…電界効果型トランジスタ。

Claims

半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両脇の前記半導体基板上にそれぞれ形成されたソース電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間の前記半導体基板上に、該ゲート電極と接して形成された第１誘電体層と、
少なくとも前記ソース電極と前記ゲート電極との間の前記半導体基板上に形成された第２誘電体層と、
前記ソース電極の横から前記第２誘電体層上に延びて形成されて、前記ゲート電極を上方から覆うと共に、前記第１誘電体層の上面に垂下する先端部を備えたソースウォールとを有し、
前記第１誘電体層は、前記第２誘電体層よりも誘電率が高いことを特徴とする電界効果型トランジスタ。
前記第２誘電体層の少なくとも一部分が除去され、該一部分に空気が流入されたことを特徴とする請求項１に記載の電界効果型トランジスタ。
前記第１誘電体層は、窒化シリコン層、酸化アルミニウム層、チタン酸ストロンチウム層、及びチタン酸バリウム層のいずれかであることを特徴とする請求項１又は請求項２に記載の電界効果型トランジスタ。
前記第２誘電体層は、酸化シリコン層、BCB（ベンゾジクロブテン）層、及びPI（ポリイミド）層のいずれかであることを特徴とする請求項１乃至請求項３のいずれかに記載の電界効果型トランジスタ。
半導体基板の上にゲート電極を形成する工程と、
前記半導体基板のドレイン領域上に、前記ゲート電極と接するようにして第１誘電体層を選択的に形成する工程と、
前記半導体基板のソース領域と前記第１誘電体層のそれぞれの上に、該第１誘電体層よりも誘電率が低く、且つ該第１誘電体層上に開口を有する第２誘電体層を形成する工程と、
前記第２誘電体層の上面から前記開口内に延在するソースウォールを備えたソース電極を前記半導体基板の上に形成する工程と、
前記半導体基板の上にドレイン電極を形成する工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。