JP2001015693A

JP2001015693A - 化合物半導体装置及びその製造方法

Info

Publication number: JP2001015693A
Application number: JP11351146A
Authority: JP
Inventors: Kenji Arimochi; 賢志有持; Tsutomu Igarashi; 勉五十嵐; Mitsuji Nunokawa; 満次布川
Original assignee: Fujitsu Quantum Devices Ltd
Current assignee: Fujitsu Quantum Devices Ltd
Priority date: 1999-04-30
Filing date: 1999-12-10
Publication date: 2001-01-19
Anticipated expiration: 2019-12-10
Also published as: JP3532812B2

Abstract

(57)【要約】【課題】キャパシタを備えた化合物半導体装置に関し、
絶縁性保護膜を介してキャパシタの上部及び下部電極の
間に流れるリーク電流を阻止すること。【解決手段】化合物半導体基板１の上に第１の絶縁膜６
を介して形成されたキャパシタ用の第１の電極２１と、
前記第１の電極２１の上に形成された前記キャパシタ用
の誘電体膜２２と、前記誘電体膜２２の上に形成された
前記キャパシタ用の第２の電極２６と、前記第２の電極
２６の上面と側面を覆う第２の絶縁膜２７と、前記第２
の絶縁膜２７と前記誘電体膜２２と前記第１の電極２１
と前記第１の絶縁膜６を覆い、かつ前記第２の絶縁膜２
７よりも水素含有率が大きな絶縁性保護膜２９とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化合物半導体装置
及びその製造方法に関し、より詳しくは、化合物半導体
層の上に形成されるキャパシタを備えた化合物半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】化合物半導体装置として、電界効果トラ
ンジスタ（ＦＥＴ）、キャパシタなどを備えたモノリシ
ックマイクロ波ＩＣ（ＭＭＩＣ）が知られている。その
ような化合物半導体装置の製造工程として、ゲート長が
１μｍ以下のゲート電極を有するＦＥＴを形成し、キャ
パシタを形成した後に、ＦＥＴ及びキャパシタの全体を
カバレッジの良い絶縁性保護膜により覆うものがある。

【０００３】そのようなキャパシタの構造を図１に基づ
いて説明する。図１において、GaAsのような半導体基板
101 の上には下地絶縁膜102 が形成され、その下地絶縁
膜102 の上にはキャパシタ103 を構成する下部電極104
、誘電体膜105 及び上部電極106 が順に形成されてい
る。また、キャパシタ103 は絶縁性保護膜107 により覆
われており、下部電極104 と上部電極106 は絶縁性保護
膜107 に接触した状態となっている。

【０００４】その絶縁保護膜107 は、ＦＥＴ（不図示）
も併せて覆うような構造となっているために、カバレッ
ジが良く、ストレスの低いものが要求される。ストレス
の低い膜は、緻密性の低い膜を使用し且つ４０〜６０nm
程度に薄くすることによって得られる。

【０００５】

【発明が解決しようとする課題】しかし、キャパシタに
おいては、絶縁性保護膜107 を通して上部電極から下部
電極へとリーク電流が流れることが発明者の実験により
明らかになった。そのような絶縁性保護膜107 として、
例えば紫外線（ＵＶ）ＣＶＤ法によって形成される窒化
シリコン膜が用いられ、緻密性の低い窒化シリコン膜に
含まれる水素含有率は３０％以上となっている。その窒
化シリコン膜は、基板温度を２００〜４００℃に設定し
て成長される。

【０００６】基板温度を６００℃以上にして窒化シリコ
ン膜を形成すると、その水素含有率は３０％よりも低下
して緻密性の高い膜が得られる。しかし、基板温度を６
００℃以上にすると、化合物半導体基板101 内にドーピ
ングされた不純物であるシリコンが活性化して移動する
ために、その化合物半導体基板内に結晶欠陥が生じると
いう、化合物半導体装置特有の好ましくない現象が生じ
てしまう。

【０００７】また、絶縁性保護膜107 の膜厚を６０nmよ
りも厚くすると、絶縁性保護膜107からのストレスによ
ってＦＥＴのゲート電極の周囲の化合物半導体基板にピ
エゾ効果が生じて寄生容量を生じさせるという不都合が
ある。本発明の目的は、絶縁性保護膜を介してキャパシ
タの上部及び下部電極の間に流れるリーク電流を低減さ
せる構造を有する化合物半導体装置及びその製造方法を
提供することにある。

【０００８】

【課題を解決するための手段】上記した課題は、図５
(b) に例示するように、化合物半導体基板１の上に第１
の絶縁膜６を介して形成されたキャパシタ用の第１の電
極２１と、前記第１の電極２１の上に形成された前記キ
ャパシタ用の誘電体膜２２と、前記誘電体膜２２の上に
形成された前記キャパシタ用の第２の電極２６と、前記
第２の電極２６の上面と側面を覆う第２の絶縁膜２７
と、前記第２の絶縁膜２７と前記誘電体膜２２と前記第
１の電極２１と前記第１の絶縁膜６を覆いかつ前記第２
の絶縁膜２７よりも水素含有率が大きな絶縁性保護膜２
９とを有することを特徴とする化合物半導体装置により
解決する。

【０００９】上記した化合物半導体装置において、前記
第１の電極２１は、図９(a) に示すように、前記誘電体
膜２２によって包み込まれるようにしてもよい。上記し
た化合物半導体装置において、前記第２の絶縁膜２７は
水素含有率が３０ at.％よりも小さく、前記絶縁性保護
膜２９は水素含有率が３０ at.％以上であるようにして
もよい。

【００１０】上記した化合物半導体装置において、前記
第２の絶縁膜２７は水素含有率が３０ at.％よりも小さ
い窒化シリコン膜から形成され、前記絶縁性保護膜２９
は水素含有率が３０ at.％以上の窒化シリコン膜から形
成されるようにしてもよい。上記した化合物半導体装置
において、前記誘電体膜２２は、水素含有率が３０at.
％よりも小さいことが好ましい。

【００１１】上記した課題は、また、図２〜図５、図９
に例示するように、化合物半導体基板１の上に第１の絶
縁膜６を介してキャパシタ用の第１の電極２１とトラン
ジスタ用のゲート電極１１を形成する工程と、前記第１
の電極２１の上に前記キャパシタ用の誘電体膜２２を形
成する工程と、前記誘電体膜２２の上に第２の電極２６
を形成する工程と、前記第２の電極２６、前記誘電体膜
２２及び前記第１の電極２１を覆う第２の絶縁膜２７を
形成する工程と、マスク２８を用いて前記第２の絶縁膜
２７をパターニングすることにより、前記第１の電極２
１を覆った状態で前記第１の電極２１の上にのみ残す工
程と、前記第２の絶縁膜２７と前記誘電体膜２２と前記
第１の電極２１を覆い、かつ前記第２の絶縁膜２７より
も水素含有率が大きな絶縁性保護膜２９を形成する工程
とを有することを特徴とする化合物半導体装置の製造方
法によって解決する。

【００１２】上記した化合物半導体装置の製造方法にお
いて、図９に例示するように、前記第２の絶縁膜２７を
パターニングした後に連続して前記マスク２８を用いて
前記誘電体膜２２をパターニングする工程とをさらに有
するようにしてもよい。上記した化合物半導体装置の製
造方法において、前記誘電体膜２２は前記第１の電極２
１の上にのみ残す工程をさらに有するようにしてもよ
い。

【００１３】上記した化合物半導体装置の製造方法にお
いて、前記第２の絶縁膜２７をプラズマＣＶＤ法により
形成するようにし、前記絶縁性保護膜２９を紫外線ＣＶ
Ｄ法により形成するようにしてもよい。上記した化合物
半導体装置の製造方法において、前記第２の絶縁膜２７
の形成と前記絶縁性保護膜２９の形成は、前記化合物半
導体基板１の温度を４００℃以下に設定して形成される
ようにすることが好ましい。

【００１４】なお、上記した図番、符号は、発明の理解
を容易にするために引用したものであって、本願発明が
これに限定されるものではない。次に、本発明の作用に
ついて説明する。本発明によれば、第１の電極と誘電体
膜と第２の電極を有するキャパシタにおいて、第１の電
極を選択的に水素含有率の低い絶縁膜で覆うようにし、
さらに、その絶縁膜を含むキャパシタの全体と基板を、
カバレッジのよい水素含有率の高い絶縁性保護膜によっ
て覆うようにしている。

【００１５】これにより、その絶縁性保護膜が第１の電
極と第２の電極の双方に直に接触することが防止される
ことになり、そのような絶縁性保護膜を通して第１の電
極と第２の電極の間にリーク電流が流れなくなる。な
お、第２の電極を選択的に覆う第２の絶縁膜を窒化シリ
コン又は窒化酸化シリコン（SiO _xN _y(x、ｙは成分
数) ）から構成する場合にその第２の絶縁膜の成長方法
としてプラズマＣＶＤ法を採用すると、基板温度を４０
０℃以下にして第２の絶縁膜を形成することができるの
で、その絶縁膜下方の化合物半導体基板内で不純物移動
が生じにくくなって化合物半導体基板の結晶欠陥の発生
が防止される。

【００１６】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。（第１の実施の形態）図２〜図５は、本発明の第１の実
施形態の半導体装置の製造工程を示す断面図である。

【００１７】まず、図２(a) に示すように、半絶縁性の
GaAsよりなる化合物半導体基板１ののうちトランジスタ
形成領域の上には、アンドープInGaAsよりなるチャネル
層２とｎ⁺型のAlGaAsよりなるキャリア供給層３と、ア
ンドープAlGaAsよりなるショットキー層４が順に形成さ
れている。また、ショットキー層４のうちソース領域と
ドレイン領域にはそれぞれｎ⁺型のGaAsよりなるキャッ
プ層５ａ、５ｂが形成されている。ソース領域とドレイ
ン領域の間には、ゲート電極形成領域Ｇが確保されてい
る。キャリア供給層３、キャップ層５ａ、５ｂ等に含有
されるｎ型不純物として、例えばシランを用いてドープ
されるシリコンがある。

【００１８】このような状態で、図２(b) に示すよう
に、２つのキャップ層５ａ、５ｂとそれらの間の領域の
ショットキー層４と、キャパシタ形成領域Ｙの化合物半
導体基板１の上に、水素含有率３０ at.％以下の窒化シ
リコンよりなる第１の絶縁膜６を３０〜４０nmの厚さに
形成する。その窒化シリコンはプラズマＣＶＤ法によっ
て形成される。その成長条件は、例えば、成長ガスとし
てシラン（SiH₄）と窒素（N₂）の混合ガスを用い、ガス
圧力を０．１〜０．３Torrに設定し、プラズマ発生領域
に印加される高周波パワーを４５０〜４７０Ｗとし、基
板温度を２４０〜２６０℃に設定する。

【００１９】なお、第１の絶縁膜６としては、常圧ＣＶ
Ｄ法により形成された水素含有率３０ at.％以下で膜厚
２００〜４００nmの二酸化シリコン（SiO₂）膜を用いて
も良い。その後に、第１の絶縁膜６をフォトリソグラフ
ィー法によってパターニングしてゲート電極形成領域Ｇ
に開口６ｇを形成する。

【００２０】次に、図２(c) に示すように、第１の絶縁
膜６の上と開口６ｇの中に、膜厚１００〜３００nmのタ
ングステンシリサイド(WSi) 膜７、膜厚３〜１０nmの第
１のチタン（Ti）膜８及び膜厚１００〜４００nmの第１
の金（Au）膜９ａを順にスパッタ法によって形成する。
次に、図３(a) に示すように、第１の金膜９ａの上にフ
ォトレジスト１０を塗布した後に、これを露光、現像し
てゲート形成領域Ｇ及びその周辺領域に第１の窓１０ａ
を形成するとともにキャパシタ形成領域Ｙ内の一部領域
に第２の窓１０ｂを形成する。続いて、フォトレジスト
１０の２つの窓１０ａ、１０ｂから露出した第１の金膜
９ａの上に、それぞれ膜厚３００〜１０００nmの第２の
金膜９ｂと第３の金膜９ｃを電解メッキ法によって形成
する。

【００２１】さらに、図３(b) に示すようにフォトレジ
スト９を剥離する。その後に、第２及び第３の金膜９
ｂ，９ｃをマスクに使用して第１の金膜９ａと第１のチ
タン膜８をドライエッチング法によってエッチングす
る。この場合、第２及び第３の金膜９ｂ、９ｃの膜厚が
薄層化される。さらに、第２及び第３の金膜９ａ、９ｂ
をマスクに使用してタングステンシリサイド膜７をエッ
チングする。

【００２２】これにより、図３(c) に示すように、ゲー
ト領域Ｇ及びその周辺領域内にはタングステンシリサイ
ド膜７、第１のチタン膜８、第１及び第２の金膜９ａ、
９ｂよりなるゲート電極１１が形成され、また、キャパ
シタ形成領域Ｙ内にはタングステンシリサイド膜７、第
１のチタン膜８、第１及び第３の金膜９ａ、９ｃよりな
る第１の電極２１が形成されることになる。その第１の
電極２１はキャパシタの下部電極となる。

【００２３】次に、ゲート電極１１、第１の電極２１及
び第１の絶縁膜６の上に、キャパシタ用の誘電体膜２２
を２５０〜２７０nmの厚さに形成する。その誘電体膜２
２として、水素含有率３０ at.％以下の窒化シリコン膜
を形成する。その窒化シリコン膜はプラズマＣＶＤ法に
よって形成され、その成長条件は、例えば、成長ガスと
してシラン（SiH₄）と窒素（N₂）の混合ガスを用い、ガ
ス圧力を０．４〜０．６Torrに設定し、プラズマ発生領
域に印加される高周波パワーを４００〜４２０Ｗとし、
基板温度を２４０〜２６０℃に設定する。

【００２４】続いて、図４(a) に示すように、誘電体膜
２２の上にフォトレジスト２３を塗布し、これを露光、
現像して第１の電極２１の一部の上方からその外方に至
る領域に窓２３ａを形成する。次に、図４(b) に示すよ
うに、窓２３ａから露出した誘電体膜２２の上とフォト
レジスト２３の上に膜厚６０〜８０nmの第２のチタン
（Ti）膜２４及び膜厚１９０〜２１０nmの第４の金（A
u）膜２５とを順に蒸着法によって形成する。

【００２５】その後に、フォトレジスト２３を除去する
と、第１の電極２１の一部の上方からその外方に至る領
域にのみ第２のチタン膜２４と第４の金膜２５が残り、
これらの導電膜２４，２５を第２の電極２６として使用
する。その第２の電極２６はキャパシタの上部電極とな
る。さらに、図４(c) に示すように、誘電体膜２２と第
２の電極２６を覆う２５０〜２７０nmの厚さの第２の絶
縁膜２７を形成する。その第２の絶縁膜２７として窒化
シリコン膜を使用し、その成長条件は誘電体膜２２に適
用する窒化シリコン膜と同じに設定される。

【００２６】続いて、フォトレジスト２８を第２の絶縁
膜２７の上に塗布し、これを露光、現像して第２の電極
２６及びその周辺領域の上方に選択的に残す。この場
合、第１の電極２１の一部を露出させるようなフォトレ
ジスト２８の形状とする。次に、図５(a) に示すよう
に、フォトレジスト２８をマスクに使用して、第２の絶
縁膜２７、誘電体膜２２をエッチングにより除去する。

【００２７】これにより、誘電体膜２２と第２の絶縁膜
２７は、第１の電極２１の上方からその外部領域におい
て同じ平面形状にパターニングされることになるので、
第２の電極２６は第２の絶縁膜２７及び誘電体膜２２に
よって覆われた状態となる。また、トランジスタ形成領
域Ｘでは、ゲート電極１１と第１の絶縁膜６が露出した
状態となる。

【００２８】なお、キャパシタ形成領域Ｙに残された第
１の電極２１と誘電体膜２２と上部電極２６によってキ
ャパシタＱが構成される。この段階でのキャパシタＱの
平面図は図６に示すようになる。図６のＩ−Ｉ線からの
断面を示すと、図５(a) に示すようになる。なお、図６
において、符号３０は第１の電極２１の上の絶縁膜に形
成されるコンタクトホールを示し、３１は第２の電極２
６の上の絶縁膜に形成されるコンタクトホールを示して
いる。

【００２９】フォトレジスト２８を除去した後に、トラ
ンジスタ形成領域Ｘに存在する第１の絶縁膜６をフォト
リソグラフィー法によりパターニングしてキャップ層５
ａ、５ｂの上にそれぞれ開口を形成し、それらの開口を
通してキャップ層５ａ、５ｂ上にそれぞれソース電極１
２とドレイン電極１３を形成する。これにより、高速電
子移動度トランジスタ（ＨＥＭＴ）の基本的な構成が形
成される。

【００３０】次に、図５(b) に示すように、ゲート電極
１１、ソース電極１２，ドレイン電極１３等からなるＨ
ＥＭＴとキャパシタＱの上に、それぞれカバレッジの良
い膜厚４０〜６０nmの絶縁性保護膜２９を形成する。そ
の絶縁性保護膜２９は、水素含有率３０ at.％以上であ
って緻密性の低い窒化シリコン膜を使用する。

【００３１】その窒化シリコン膜は、ＵＶ−ＣＶＤ法に
より形成され、その成長条件は、例えば、成長ガスとし
てシラン（SiH₄）と窒素（N₂）の混合ガスを用い、ガス
圧力を２〜４Torrに設定し、基板温度を２００〜４００
℃に設定する。次に、絶縁性保護膜２９と第２の絶縁膜
２７をフォトリソグラフィー法によりパターニングして
コンタクトホール３０、３１を形成した後に、コンタク
トホール３０、３１から外部に引出電極３２、３３を形
成する。この段階で、図６のII−II線から見た断面形状
は図７に示すようになり、符号３２はコンタクトホール
３１を通して第２の電極２６に接続される引出電極を示
し、また、符号３３は、コンタクトホール３０を通して
第１の電極２１に接続される引出電極を示している。

【００３２】ところで、上記した絶縁性保護膜２９は、
水素含有率３０ at.％以上で且つ膜厚９０〜１１０nmの
２の絶縁膜２７を介して第２の電極２６を覆っている。
その第２の絶縁膜２７は緻密性が高いので電流を通し難
いために、絶縁性保護膜２９を媒介として第１の電極２
１と第２の電極２６の間にリーク電流が流れにくくな
る。

【００３３】第２の絶縁膜２７を介在させない従来構造
のキャパシタと本実施形態のキャパシタＱのリーク電流
を比較したところ、図８に示すような結果が得られ、本
実施形態のキャパシタＱは従来のキャパシタに比べてリ
ーク電流が１桁小さくなっていることがわかる。（第２の実施の形態）上記した第１の実施の形態では、
第１の電極２１の一部を誘電体膜２２によって覆うよう
な構造を採用したが、その全体を誘電体膜２２によって
覆うようなキャパシタ構造を採用しても良い。

【００３４】そのようなキャパシタの製造工程を以下に
説明する。まず、図４(c) に示すように第２の絶縁膜２
７を形成した後に、レジスト２８によって覆われる領域
を図９(a) に示すように第１の電極２１とその周囲まで
拡張する。その後に、レジスト２８をマスクに使用して
第２の保護膜２７と誘電体膜２２をエッチングすると、
図９(b) のように、第１の電極２１の全体が第２の保護
膜２７と誘電体膜２２によって覆われることになる。こ
の場合、トランジスタ形成領域Ｘでは、第２の保護膜２
７と誘電体膜２２が除去されるのでこれらの膜２２，２
７によって化合物半導体層にストレスが加わるおそれが
無くなる。

【００３５】レジスト２８を除去した後のキャパシタ形
成領域Ｙの平面を示すと図１０のようになる。フォトレ
ジスト２８を除去した後に、図９(c) に示すように、ト
ランジスタ形成領域Ｘに存在する第１の絶縁膜６をフォ
トリソグラフィー法によりパターニングしてキャップ層
５ａ、５ｂの上にそれぞれ開口を形成し、それらの開口
を通してキャップ層５ａ、５ｂ上にそれぞれソース電極
１２とドレイン電極１３を形成する。これにより、ＨＥ
ＭＴの基本的な構成が形成された状態になる。

【００３６】次に、ゲート電極１１、ソース電極１２，
ドレイン電極１３等からなるＨＥＭＴとキャパシタＱの
上にカバレッジの良い膜厚４０〜６０nmの絶縁性保護膜
２９を形成する。その絶縁性保護膜２９としては、水素
含有率が３０ at.％以上であって緻密性の低い例えば窒
化シリコン膜を使用する。本実施形態においては、第１
の電極２１と第２の電極２６は、それぞれ緻密性の高い
誘電体膜２２と第２の絶縁膜２７によって覆われ、その
上の全体をカバレッジの良い緻密性の低い絶縁性保護膜
２９によって覆うようにしているので、第１の電極２１
と第２の電極２６は、共にリーク電流を流しやすい絶縁
保護膜２９に直に接触しなくなる。

【００３７】なお、上記した第１及び第２の実施の形態
において用いられる第２の絶縁膜２７としては、窒化シ
リコンの代わりに、水素含有率が３０ at.％よりも小さ
な窒化酸化シリコン（SiO _xN _y(x、ｙは成分数))を使
用してもよい。

【００３８】

【発明の効果】以上述べたように本発明によれば、第１
の電極と誘電体膜と第２の電極を有するキャパシタにお
いて、第１の電極を選択的に水素含有率の低い絶縁膜で
覆うようにし、さらに、その絶縁膜を含むキャパシタの
全体と基板を、カバレッジのよい水素含有率の高い絶縁
性保護膜によって覆うようにしたので、その絶縁性保護
膜が第１の電極と第２の電極の双方に直に接触すること
を回避して、絶縁性保護膜を通して第１の電極と第２の
電極の間にリーク電流が流れることを防止することがで
きる。

【図面の簡単な説明】

【図１】図１は、従来のキャパシタを示す断面図であ
る。

【図２】図２(a) 〜(c) は、本発明の第１の実施形態に
係る化合物半導体装置の製造工程を示す断面図（その
１）である。

【図３】図３(a) 〜(c) は、本発明の第１の実施形態に
係る化合物半導体装置の製造工程を示す断面図（その
２）である。

【図４】図４(a) 〜(c) は、本発明の第１の実施形態に
係る化合物半導体装置の製造工程を示す断面図（その
３）である。

【図５】図５(a),(b) は、本発明の第１の実施形態に係
る化合物半導体装置の製造工程を示す断面図（その４）
である。

【図６】図６は、本発明の第１の実施形態に係るキャパ
シタを示す平面図である。

【図７】図７は、図６のII−II線断面図である。

【図８】図８は、本発明の第１の実施形態のキャパシタ
のリーク電流と従来のキャパシタのリーク電流を示す特
性図である。

【図９】図９(a) 〜(c) は、本発明の第２の実施形態に
係る化合物半導体装置の製造工程を示す断面図である。

【図１０】図１０は、本発明の第２の実施形態に係るキ
ャパシタを示す平面図である。

【符号の説明】

１…GaAs基板（化合物半導体基板）、２…チャネル層、
３…キャリア供給層、４…ショットキー層、５ａ，５ｂ
…キャップ層、６…第１の絶縁膜、７…タングステン
シリサイド膜、８…チタン膜、９ａ〜９ｃ…金膜、１０
…フォトレジスト、１１…ゲート電極、１２…ソース電
極、１３…ドレイン電極、２１…第１の電極、２２…誘
電体膜、２３…レジスト、２４…チタン膜、２５…金
膜、２６…第２の電極、２７…第２の絶縁膜、２８…
フォトレジスト、２９…絶縁性保護膜、３０，３１…コ
ンタクトホール、３２，３３…引出電極、Ｑ…キャパシ
タ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/095 (72)発明者布川満次山梨県中巨摩郡昭和町大字紙漉阿原1000番地富士通カンタムデバイス株式会社内Ｆターム(参考） 5F038 AC05 AC15 CA02 DF02 EZ02 EZ14 EZ15 EZ17 EZ20 5F058 BA05 BB02 BC08 BF07 BF23 BF30 BF37 BF39 BJ03 5F102 FA00 GA16 GB01 GC01 GD01 GJ05 GL05 GM06 GT05 GV08 HC11

Claims

【特許請求の範囲】

【請求項１】化合物半導体基板の上に第１の絶縁膜を介
して形成されたキャパシタ用の第１の電極と、前記第１の電極の上に形成された前記キャパシタ用の誘
電体膜と、前記誘電体膜の上に形成された前記キャパシタ用の第２
の電極と、前記第２の電極の上面と側面を覆う第２の絶縁膜と、前記第２の絶縁膜と前記誘電体膜と前記第１の電極と前
記第１の絶縁膜を覆い、かつ前記第２の絶縁膜よりも水
素含有率が大きな絶縁性保護膜とを有することを特徴と
する化合物半導体装置。
【請求項２】前記第１の電極は、前記誘電体膜によって
包み込まれていることを特徴とする請求項１に記載の化
合物半導体装置。
【請求項３】前記第２の絶縁膜は水素含有率が３０ at.
％よりも小さく、前記絶縁性保護膜は水素含有率が３０
at.％以上であることを特徴とする請求項１に記載の化
合物半導体装置。
【請求項４】前記第２の絶縁膜は水素含有率が３０ at.
％よりも小さい窒化シリコン膜から形成され、前記絶縁
性保護膜は水素含有率が３０ at.％以上の窒化シリコン
膜から形成されていることを特徴とする請求項１に記載
の化合物半導体装置。
【請求項５】前記誘電体膜は、水素含有率が３０ at.％
よりも小さいことを特徴とする請求項１又は請求項２に
記載の化合物半導体装置。
【請求項６】化合物半導体基板の上に第１の絶縁膜を介
してキャパシタ用の第１の電極とトランジスタ用のゲー
ト電極を形成する工程と、前記第１の電極の上に前記キャパシタ用の誘電体膜を形
成する工程と、前記誘電体膜の上に第２の電極を形成する工程と、前記第２の電極、前記誘電体膜及び前記第１の電極を覆
う第２の絶縁膜を形成する工程と、マスクを用いて前記第２の絶縁膜をパターニングするこ
とにより、前記第１の電極を覆った状態で前記第１の電
極の上にのみ残す工程と、前記第２の絶縁膜と前記誘電体膜と前記第１の電極を覆
い、かつ前記第２の絶縁膜よりも水素含有率が大きな絶
縁性保護膜を形成する工程とを有することを特徴とする
化合物半導体装置の製造方法。
【請求項７】前記第２の絶縁膜をパターニングした後に
連続して前記マスクを用いて前記誘電体膜をパターニン
グする工程とをさらに有することを特徴とする請求項６
に記載の化合物半導体装置の製造方法。
【請求項８】前記誘電体膜は前記第１の電極の上にのみ
残されることを特徴とする請求項７に記載の化合物半導
体装置の製造方法。
【請求項９】前記第２の絶縁膜はプラズマＣＶＤ法によ
り形成され、前記絶縁性保護膜は紫外線ＣＶＤ法により
形成されることを特徴とする請求項６に記載の化合物半
導体装置の製造方法。
【請求項１０】前記第２の絶縁膜の形成と前記絶縁性保
護膜の形成は、前記化合物半導体基板の温度を４００℃
以下に設定して形成されることを特徴とする請求項９に
記載の化合物半導体装置の製造方法。