JP3226808B2 - 集積回路チップを製造する方法 - Google Patents
集積回路チップを製造する方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体の製造に係わ
り、特に集積回路（ＩＣ）を有するサブミクロンサイズ
の半導体素子に不動態化薄膜を堆積する方法に関する。
り、特に集積回路（ＩＣ）を有するサブミクロンサイズ
の半導体素子に不動態化薄膜を堆積する方法に関する。
【０００２】
【従来の技術】プラズマＣＶＤ（ＰＥＣＶＤ）プロセス
は、半導体素子を製造するのに広く使用されている。こ
のようなプロセスは組成を制御して低温（摂氏約３００
度）で非晶質誘電体被膜を生成できる。例えばSilicon
Processing for the VLSI Era,Vol. 1, "Processes Tec
hnology" ,Luttice Press, Calif.（１９８６） には
典型的なＰＥＣＶＤプロセスが詳細に記述されている。
等方性不動態化薄膜の堆積は、実用的な各種の半導体素
子の製造において必要なプロセスである。それ故、例え
ば３―５族化合物高速電子移動トランジスタの窒化珪素
不動態化膜が採用され、このようなトランジスタの長期
間特性の安定を保証している。ＨＥＭＴ素子の高周波動
作は、そのゲート電極に堆積する誘電体の厚さの関数で
ある。この厚さが増加するとトランジスタ素子の高周波
特性は、ゲートキャパシタンスの増加のため低下する。
約摂氏３００度で行われる従来のＰＥＣＶＤプロセスに
おいて、ゲート電極の誘電体の厚さは、ゲート不動態化
ステップ中に堆積される膜厚だけで決定されるものでは
ない。最終的誘電体の膜厚は、製造プロセスの他のＰＥ
ＣＶＤステップで堆積し追加された誘電性材料の厚さで
決定される。従って、例えば誘電体が堆積され、ＩＣチ
ップ上にコンデンサが形成されるとき、この追加の材料
で最適な高周波特性用に必要とされる厚さよりも厚い不
動態化膜の厚さを追加しゲート電極を形成することにな
ってしまう（好ましくない）。非常な高周波で動作する
ようにデザインされたＨＥＭＴ素子において、素子のゲ
ート電極は、サブミクロン範囲の幅しか有さない（例え
ばわずか０．１―１μｍの範囲）。このような小さなゲ
ート電極の抵抗を減じ、それによりその高周波の特性を
保持するために、典型的な電極は、例えばマッシュルー
ム状に形成されている。しかし、実際には、ＰＥＣＶＤ
で堆積された不動態化膜でそのような不規則形状のゲー
ト電極の全表面を完全に当方的に被覆することは、困難
である。そしてこのような完全な不動態化なしには、例
えばゲートの非被覆部分はその後侵食され酸化されそれ
のより最終的には素子の特性に有害な影響を与えしま
う。
は、半導体素子を製造するのに広く使用されている。こ
のようなプロセスは組成を制御して低温（摂氏約３００
度）で非晶質誘電体被膜を生成できる。例えばSilicon
Processing for the VLSI Era,Vol. 1, "Processes Tec
hnology" ,Luttice Press, Calif.（１９８６） には
典型的なＰＥＣＶＤプロセスが詳細に記述されている。
等方性不動態化薄膜の堆積は、実用的な各種の半導体素
子の製造において必要なプロセスである。それ故、例え
ば３―５族化合物高速電子移動トランジスタの窒化珪素
不動態化膜が採用され、このようなトランジスタの長期
間特性の安定を保証している。ＨＥＭＴ素子の高周波動
作は、そのゲート電極に堆積する誘電体の厚さの関数で
ある。この厚さが増加するとトランジスタ素子の高周波
特性は、ゲートキャパシタンスの増加のため低下する。
約摂氏３００度で行われる従来のＰＥＣＶＤプロセスに
おいて、ゲート電極の誘電体の厚さは、ゲート不動態化
ステップ中に堆積される膜厚だけで決定されるものでは
ない。最終的誘電体の膜厚は、製造プロセスの他のＰＥ
ＣＶＤステップで堆積し追加された誘電性材料の厚さで
決定される。従って、例えば誘電体が堆積され、ＩＣチ
ップ上にコンデンサが形成されるとき、この追加の材料
で最適な高周波特性用に必要とされる厚さよりも厚い不
動態化膜の厚さを追加しゲート電極を形成することにな
ってしまう（好ましくない）。非常な高周波で動作する
ようにデザインされたＨＥＭＴ素子において、素子のゲ
ート電極は、サブミクロン範囲の幅しか有さない（例え
ばわずか０．１―１μｍの範囲）。このような小さなゲ
ート電極の抵抗を減じ、それによりその高周波の特性を
保持するために、典型的な電極は、例えばマッシュルー
ム状に形成されている。しかし、実際には、ＰＥＣＶＤ
で堆積された不動態化膜でそのような不規則形状のゲー
ト電極の全表面を完全に当方的に被覆することは、困難
である。そしてこのような完全な不動態化なしには、例
えばゲートの非被覆部分はその後侵食され酸化されそれ
のより最終的には素子の特性に有害な影響を与えしま
う。
【０００３】次に、従来の方法を図面を参照して説明す
る。図１は従来のＩＣチップの一部を図式的に示す。特
に図１はこのようなチップを有する従来のＨＥＭＴ素子
を示している。このようなＨＥＭＴ素子は３−５族化合
物半導体からなる基板を有している。さらにこの素子は
当業者に周知のように、基板を被覆する３−５族化合物
材料の層を有している。図１において、上述基板とその
上の層は参照数字１０で一括して表示される。図１の周
知のＨＥＭＴ素子は、ＩｎＧａＡｓ等の３―５族材料で
作られた層１２も有する。
る。図１は従来のＩＣチップの一部を図式的に示す。特
に図１はこのようなチップを有する従来のＨＥＭＴ素子
を示している。このようなＨＥＭＴ素子は３−５族化合
物半導体からなる基板を有している。さらにこの素子は
当業者に周知のように、基板を被覆する３−５族化合物
材料の層を有している。図１において、上述基板とその
上の層は参照数字１０で一括して表示される。図１の周
知のＨＥＭＴ素子は、ＩｎＧａＡｓ等の３―５族材料で
作られた層１２も有する。
【０００４】説明用として層１２のＹ方向の厚さ約０．
０５―０．１μｍである。標準の技術では、層１２に開
口が゛作られて、その後従来のゲート電極１４が構造の上
表面に形成される。例示の方法でゲート電極１４は底部
から頂上部までチタン（Ｔｉ）、プラチナ（Ｐｔ）、金
（Ａｕ）の連続した３層で構成されている。このような
３層電極構造は当該技術分野では標準的なものである。
図１の素子は、また例えば従来の金／ゲルマニウム合金
で作られた抵抗性コンタクト１６、１８を有している。
コンタクト１６、１８は描かれたトランジスタ素子の個
々のソースとドレンコンタクトとして働く。
０５―０．１μｍである。標準の技術では、層１２に開
口が゛作られて、その後従来のゲート電極１４が構造の上
表面に形成される。例示の方法でゲート電極１４は底部
から頂上部までチタン（Ｔｉ）、プラチナ（Ｐｔ）、金
（Ａｕ）の連続した３層で構成されている。このような
３層電極構造は当該技術分野では標準的なものである。
図１の素子は、また例えば従来の金／ゲルマニウム合金
で作られた抵抗性コンタクト１６、１８を有している。
コンタクト１６、１８は描かれたトランジスタ素子の個
々のソースとドレンコンタクトとして働く。
【０００５】図１のゲート電極１４と構造１０の上表面
間のインタフェーイスの幅あるいはＸ方向の大きさが約
１μｍより大きい場合には図１に示されるように長方形
の輪郭を有するゲート電極は十分に低い抵抗率を持ち素
子の良好な特性を達成できる。しかし、より高い周波数
（約２ギガヘルツ以上）でＨＥＭＴ素子を動作させるた
め典型的にはサブミクロン幅のゲート電極が必要であ
る。しかし、このようなより高い周波数動作のためにサ
ブミクロン幅のゲート電極を有するトランジスタ素子の
デザインでは通常所望の高周波での動作を確実にできる
ような非常に高い抵抗率を呈する。これらの場合、図２
に示される一般的なタイプのゲート電極の輪郭をたより
にし必要な低抵抗率を達成する。
間のインタフェーイスの幅あるいはＸ方向の大きさが約
１μｍより大きい場合には図１に示されるように長方形
の輪郭を有するゲート電極は十分に低い抵抗率を持ち素
子の良好な特性を達成できる。しかし、より高い周波数
（約２ギガヘルツ以上）でＨＥＭＴ素子を動作させるた
め典型的にはサブミクロン幅のゲート電極が必要であ
る。しかし、このようなより高い周波数動作のためにサ
ブミクロン幅のゲート電極を有するトランジスタ素子の
デザインでは通常所望の高周波での動作を確実にできる
ような非常に高い抵抗率を呈する。これらの場合、図２
に示される一般的なタイプのゲート電極の輪郭をたより
にし必要な低抵抗率を達成する。
【０００６】例えば、図２で示される周知の素子構造１
０と層１２は図１での対応して付された番号のエレメン
トとほぼ同様である。両者間の唯一の違いは図２の層１
２の開口の幅が図１の層１２の開口の幅より小さいこと
である。次に約２ギガヘルツ以上の非常に高速のトラン
ジスタに適するゲート電極２０が図２の構造１０の上表
面に形成される。また、図２にはソース及びドレイン電
極１６と１８が示されている。説明用として構造１０の
表面を有するインタフェースでゲート電極２０（図２）
はサブミクロンの範囲にある（約０．１―１．０μｍの
範囲）。そのような狭いゲ―ト電極が十分低い抵抗率を
示し要求された高周波動作を達成することを保証するた
め拡張された部分で電極を形成することは通常用いられ
る技術である。
０と層１２は図１での対応して付された番号のエレメン
トとほぼ同様である。両者間の唯一の違いは図２の層１
２の開口の幅が図１の層１２の開口の幅より小さいこと
である。次に約２ギガヘルツ以上の非常に高速のトラン
ジスタに適するゲート電極２０が図２の構造１０の上表
面に形成される。また、図２にはソース及びドレイン電
極１６と１８が示されている。説明用として構造１０の
表面を有するインタフェースでゲート電極２０（図２）
はサブミクロンの範囲にある（約０．１―１．０μｍの
範囲）。そのような狭いゲ―ト電極が十分低い抵抗率を
示し要求された高周波動作を達成することを保証するた
め拡張された部分で電極を形成することは通常用いられ
る技術である。
【０００７】従って、例えば図２で示されたように、狭
いサブミクロン幅のステム部分、及び拡大されあるいは
また球根状の上部部分を有する一般的にほぼマッシュル
ーム形状のゲート電極２０は非常に高速なトランジスタ
動作に適する低抵抗率ゲート電極を達成するための効果
的デザインを構成する。このデザインの電極は、例えば
多層レジストを利用する周知の電子ビーム直接描画技術
によって製造される。実際には、等方性膜は図２の非常
に高周波なＨＥＭＴ素子に堆積されるものである。この
ような素子、特に小さな不規則な形状のゲート電極の全
表面を被覆することは相当に難しい課題である。さらに
事実、従来のＰＥＣＶＤプロセスによる図２の電極２０
を不動態化する試みは電極の表面を部分的にだけ被覆す
る結果になった。
いサブミクロン幅のステム部分、及び拡大されあるいは
また球根状の上部部分を有する一般的にほぼマッシュル
ーム形状のゲート電極２０は非常に高速なトランジスタ
動作に適する低抵抗率ゲート電極を達成するための効果
的デザインを構成する。このデザインの電極は、例えば
多層レジストを利用する周知の電子ビーム直接描画技術
によって製造される。実際には、等方性膜は図２の非常
に高周波なＨＥＭＴ素子に堆積されるものである。この
ような素子、特に小さな不規則な形状のゲート電極の全
表面を被覆することは相当に難しい課題である。さらに
事実、従来のＰＥＣＶＤプロセスによる図２の電極２０
を不動態化する試みは電極の表面を部分的にだけ被覆す
る結果になった。
【０００８】より明確に図２に示される不動態化誘電体
膜２２は、例えば従来のＰＥＣＶＤステップにおいて描
画された素子に堆積されたシリコン窒化物から作られ
る。例えば、膜２２は約０．０８μｍの厚みを有する。
図に示されるように、不動態化膜２２はゲート電極２０
の全表面を当方的には被覆しない。特に、膜２２がマッ
シュルーム形状のゲート電極２０のステム部分及び球状
部分の下部を被覆することに失敗した様子を示してい
る。さらに、従来のＰＥＣＶＤステップにおける図２の
誘電体膜２２の堆積は一般に使われていたレジスト材の
ガラス遷移温度（典型的には約摂氏１３０度未満）を超
えている温度（例えば約摂氏３００度）で典型的には行
われる。従って、誘電性材料料の相対的に厚い追加の層
が描画されたＩＣチップの他の部分に堆積される次のＰ
ＥＣＶＤプロセスの間にゲート電圧２０を有するＨＥＭ
Ｔ素子を従来のレジスト材で被覆することは現実的でな
い。
膜２２は、例えば従来のＰＥＣＶＤステップにおいて描
画された素子に堆積されたシリコン窒化物から作られ
る。例えば、膜２２は約０．０８μｍの厚みを有する。
図に示されるように、不動態化膜２２はゲート電極２０
の全表面を当方的には被覆しない。特に、膜２２がマッ
シュルーム形状のゲート電極２０のステム部分及び球状
部分の下部を被覆することに失敗した様子を示してい
る。さらに、従来のＰＥＣＶＤステップにおける図２の
誘電体膜２２の堆積は一般に使われていたレジスト材の
ガラス遷移温度（典型的には約摂氏１３０度未満）を超
えている温度（例えば約摂氏３００度）で典型的には行
われる。従って、誘電性材料料の相対的に厚い追加の層
が描画されたＩＣチップの他の部分に堆積される次のＰ
ＥＣＶＤプロセスの間にゲート電圧２０を有するＨＥＭ
Ｔ素子を従来のレジスト材で被覆することは現実的でな
い。
【０００９】結果としてＨＥＭＴを被覆する誘電体の最
終的な厚さはもとから堆積されている膜の厚さを超える
のはさけ難い。従って、例えＰＥＣＶＤプロセスでゲー
ト電圧２０を完全に当方的に被覆することが達成できて
も、誘電体により素子を被覆するのに十分に薄い最終的
誘電体の厚さを達成し、非常に高速の動作を保証するこ
とは不可能である。
終的な厚さはもとから堆積されている膜の厚さを超える
のはさけ難い。従って、例えＰＥＣＶＤプロセスでゲー
ト電圧２０を完全に当方的に被覆することが達成できて
も、誘電体により素子を被覆するのに十分に薄い最終的
誘電体の厚さを達成し、非常に高速の動作を保証するこ
とは不可能である。
【００１０】
【発明が解決しようとする課題】従って、当業者は等方
性不動態化薄膜をサブミクロンの素子に堆積する他の方
法を考案する努力を続けている。もしそのような努力が
成功するなら、この努力により非常な高周波で動作する
ようにデザインされた素子の特性と信頼性は改善され
る。
性不動態化薄膜をサブミクロンの素子に堆積する他の方
法を考案する努力を続けている。もしそのような努力が
成功するなら、この努力により非常な高周波で動作する
ようにデザインされた素子の特性と信頼性は改善され
る。
【００１１】
【課題を解決するための手段】本発明の原理によれば、
電子サイクロトロン共鳴（ＥＣＲ）の原理に基づく高イ
オン密度ソースは、ＩＣチップの半導体素子上に不動態
化膜を当方的に堆積するＣＶＤプロセスに用いられる。
このＥＣＲ−ＣＶＤプロセスは、プロセスに採用される
レジスト材のガラス遷移温度（典型的には摂氏約１３０
度未満）未満の温度で実行される。結果として不動態化
膜を含みレジスト材を素子をマスクするのに使用でき、
一方追加の誘電体がＥＣＲ−ＣＶＤプロセスでＩＣチッ
プに堆積される。後に、従来のリフトオフステップにお
いて、レジストとレジストの上に被覆される追加の誘電
性材料を除去することができる。
電子サイクロトロン共鳴（ＥＣＲ）の原理に基づく高イ
オン密度ソースは、ＩＣチップの半導体素子上に不動態
化膜を当方的に堆積するＣＶＤプロセスに用いられる。
このＥＣＲ−ＣＶＤプロセスは、プロセスに採用される
レジスト材のガラス遷移温度（典型的には摂氏約１３０
度未満）未満の温度で実行される。結果として不動態化
膜を含みレジスト材を素子をマスクするのに使用でき、
一方追加の誘電体がＥＣＲ−ＣＶＤプロセスでＩＣチッ
プに堆積される。後に、従来のリフトオフステップにお
いて、レジストとレジストの上に被覆される追加の誘電
性材料を除去することができる。
【００１２】
【発明の実施の形態】本発明の原理によると、 ＥＣＲ
−ＣＶＤシステムでサブミクロンサイズのゲート電極を
有する素子に等方性不動態化薄膜を堆積させる。説明用
としてゲート電極はマッシュルーム形状で具体化されて
いる。また、ＩＣチップの他のパーツにおいて必要な追
加の誘電体層もＥＣＲ―により堆積されている。さら
に、相対的に低い温度（例えば室温摂氏約１００度）で
ＥＣＲ―ＣＶＤステップを実行できるで、約摂氏１３０
度未満のガラス遷移温度を有する周知の多種多様のフォ
トレジスト、電子ビームレジスト、またはＸ線レジスト
を追加の誘電性材料をリング堆積するのに用いることが
できる。そのようなレジスト材は標準のリフトオフプロ
セスにおいて後に取り去ることができる。そのような方
法において、非常に高速な素子動作に適する等方性不動
態化薄膜を堅実に実現できる。
−ＣＶＤシステムでサブミクロンサイズのゲート電極を
有する素子に等方性不動態化薄膜を堆積させる。説明用
としてゲート電極はマッシュルーム形状で具体化されて
いる。また、ＩＣチップの他のパーツにおいて必要な追
加の誘電体層もＥＣＲ―により堆積されている。さら
に、相対的に低い温度（例えば室温摂氏約１００度）で
ＥＣＲ―ＣＶＤステップを実行できるで、約摂氏１３０
度未満のガラス遷移温度を有する周知の多種多様のフォ
トレジスト、電子ビームレジスト、またはＸ線レジスト
を追加の誘電性材料をリング堆積するのに用いることが
できる。そのようなレジスト材は標準のリフトオフプロ
セスにおいて後に取り去ることができる。そのような方
法において、非常に高速な素子動作に適する等方性不動
態化薄膜を堅実に実現できる。
【００１３】図３に示される部分的なＩＣ構造の様々な
エレメントは、図２で示される構造と同一で同じ部分に
は同じ参照数字が付されて明示されている。さらに、図
３には、例えばシリコン窒化物、すなわちＳｉＮｘでｘ
は約１．２から１．４の間の値を持つような適当な誘電
性材料で作られている。ＳｉＮｘで作られたこのような
膜、あるいは例えばシリコン、二酸化シリコン、シリコ
ン酸沸化物、シリコン酸窒化物で作られた誘電体膜が等
方性の目的のため半導体技術分野では広く用いられてい
る。本発明によると、図３において示されたＳｉＮｘの
一群はＥＣＲ−ＣＶＤステップでＩＣチップの全ての上
表面に堆積される。
エレメントは、図２で示される構造と同一で同じ部分に
は同じ参照数字が付されて明示されている。さらに、図
３には、例えばシリコン窒化物、すなわちＳｉＮｘでｘ
は約１．２から１．４の間の値を持つような適当な誘電
性材料で作られている。ＳｉＮｘで作られたこのような
膜、あるいは例えばシリコン、二酸化シリコン、シリコ
ン酸沸化物、シリコン酸窒化物で作られた誘電体膜が等
方性の目的のため半導体技術分野では広く用いられてい
る。本発明によると、図３において示されたＳｉＮｘの
一群はＥＣＲ−ＣＶＤステップでＩＣチップの全ての上
表面に堆積される。
【００１４】例示の方法によれば、非常に高速な動作用
にデザインされた特定の説明用ＨＥＭＴ素子は等方性膜
２４の厚さがわずか約８０ｎｍである。図３のゲート電
極２０のステムと下部の表面は図２に対応する部分と違
って、完全に等方性薄膜により覆われている。先に述べ
たようにＥＣＲ−ＣＶＤは、典型的には従来のＥＣＲ−
ＣＶＤプロセスと関連する低温で特徴付けられた堆積プ
ロセスである。また、ＥＣＲ−ＣＶＤは、典型的にＰＥ
ＣＶＤより数倍大きい振幅である有利なイオン密度で特
徴付けられ、一方ＰＥＣＶＤよりずっと低い電子とイオ
ンエネルギーを呈する。ＥＣＲ−ＣＶＤはＰＥＣＶＤに
関係する低圧のプロセスであり、またＰＥＣＶＤより少
なくとも２桁大きい振幅の命令であるイオン平均自由パ
スにより特徴付られている。
にデザインされた特定の説明用ＨＥＭＴ素子は等方性膜
２４の厚さがわずか約８０ｎｍである。図３のゲート電
極２０のステムと下部の表面は図２に対応する部分と違
って、完全に等方性薄膜により覆われている。先に述べ
たようにＥＣＲ−ＣＶＤは、典型的には従来のＥＣＲ−
ＣＶＤプロセスと関連する低温で特徴付けられた堆積プ
ロセスである。また、ＥＣＲ−ＣＶＤは、典型的にＰＥ
ＣＶＤより数倍大きい振幅である有利なイオン密度で特
徴付けられ、一方ＰＥＣＶＤよりずっと低い電子とイオ
ンエネルギーを呈する。ＥＣＲ−ＣＶＤはＰＥＣＶＤに
関係する低圧のプロセスであり、またＰＥＣＶＤより少
なくとも２桁大きい振幅の命令であるイオン平均自由パ
スにより特徴付られている。
【００１５】これらの特性の結果として、ＥＣＲ−ＣＶ
Ｄにより堆積された誘電性薄膜１０は不規則形状の素子
さえ確実に等方性に被覆し、一方下表面への損害は最小
限にとどめる。例示の方法によれば、図３の構造の上表
面に完全に等方性膜２４を堆積するのに用いられるＣＶ
Ｄプロセスは、約１―２ミリトールの範囲の圧力で実施
され、上述のように重要なのは室温―約摂氏１００度の
範囲で実行されることである。説明用として、被覆され
る素子は従来のＥＣＲ−ＣＶＤの反応室の陰極に固定さ
れたクゥーツキャリアに置かれる。イオンエネルギーは
１３．５６メガヘルツバイアスを素子に重ね合わせるこ
とで制御できる。
Ｄにより堆積された誘電性薄膜１０は不規則形状の素子
さえ確実に等方性に被覆し、一方下表面への損害は最小
限にとどめる。例示の方法によれば、図３の構造の上表
面に完全に等方性膜２４を堆積するのに用いられるＣＶ
Ｄプロセスは、約１―２ミリトールの範囲の圧力で実施
され、上述のように重要なのは室温―約摂氏１００度の
範囲で実行されることである。説明用として、被覆され
る素子は従来のＥＣＲ−ＣＶＤの反応室の陰極に固定さ
れたクゥーツキャリアに置かれる。イオンエネルギーは
１３．５６メガヘルツバイアスを素子に重ね合わせるこ
とで制御できる。
【００１６】標準のＥＣＲソースは、例えば２．４５ギ
ガヘルツで約１００―１０００ワットに設定されたマイ
クロ波パワーによって操作される。これら特有の説明の
ための条件のもとでは、窒素、構成ガスとして窒素、ヘ
リウム、アルゴンで希釈されたシラン、 ＳｉＮｘを用
いることで１分あたり約４―８ｎｍの割合で堆積され
る。前記のＥＣＲ―ＣＶＤステップの後に、図３の等方
性膜２４が従来の技術によりパターン化される。特に膜
２４はエッチングされ、そこから活性素子を被覆してい
ない部分を除去する。その結果、図４に示されるように
エッチングの後残留する図３の膜２４の一部は電極１
６、１８、２０を有するＨＥＭＴ素子を被覆する。図４
において、この不動態化膜２４の残留部分は参照数字２
６によって明示される。
ガヘルツで約１００―１０００ワットに設定されたマイ
クロ波パワーによって操作される。これら特有の説明の
ための条件のもとでは、窒素、構成ガスとして窒素、ヘ
リウム、アルゴンで希釈されたシラン、 ＳｉＮｘを用
いることで１分あたり約４―８ｎｍの割合で堆積され
る。前記のＥＣＲ―ＣＶＤステップの後に、図３の等方
性膜２４が従来の技術によりパターン化される。特に膜
２４はエッチングされ、そこから活性素子を被覆してい
ない部分を除去する。その結果、図４に示されるように
エッチングの後残留する図３の膜２４の一部は電極１
６、１８、２０を有するＨＥＭＴ素子を被覆する。図４
において、この不動態化膜２４の残留部分は参照数字２
６によって明示される。
【００１７】説明のため、また従来のコンデンサを図４
で表される部分的なＩＣチップの層１２に作ると仮定す
る。その目的のために、標準の金属被覆構造が従来周知
の技術で形成される。金属被覆膜構造が図５に図示さ
れ、参照番号２８で示される。この部分２８は上述コン
デンサの１個のプレ―トを構成している。説明のため、
プレート２８のＹ―方向の厚さは約１μｍである。ま
た、例えばプレート２８は底部から頂上部までＴｉ，Ｐ
ｔ、Ａｕの連続した従来の３層を有している。次に、本
発明によれば、上述注目のコンデンサの誘電体を形成す
る前に、約摂氏１３０度未満のガラス遷移温度を有する
標準レジスト材の層はＩＣチップの活性素子を被覆する
従来の方法で形成される。
で表される部分的なＩＣチップの層１２に作ると仮定す
る。その目的のために、標準の金属被覆構造が従来周知
の技術で形成される。金属被覆膜構造が図５に図示さ
れ、参照番号２８で示される。この部分２８は上述コン
デンサの１個のプレ―トを構成している。説明のため、
プレート２８のＹ―方向の厚さは約１μｍである。ま
た、例えばプレート２８は底部から頂上部までＴｉ，Ｐ
ｔ、Ａｕの連続した従来の３層を有している。次に、本
発明によれば、上述注目のコンデンサの誘電体を形成す
る前に、約摂氏１３０度未満のガラス遷移温度を有する
標準レジスト材の層はＩＣチップの活性素子を被覆する
従来の方法で形成される。
【００１８】従って、例えば図５のレジスト部分３０は
電極１６、１８、２０を有するＨＥＭＴ素子を被覆し、
完全に包囲する。後に、標準の誘電性材料料の被覆層３
２は図５の構造の上表面に堆積されている。この材料の
部分は描画されたＩＣチップに形成されたコンデンサの
誘電体層を構成している。この層３２の厚さは例えば約
１５０nｍである。本発明によれば、追加された比較的
厚い誘電体の層３２が前述のタイプのＥＣＲ−ＣＶＤス
テップで堆積される。
電極１６、１８、２０を有するＨＥＭＴ素子を被覆し、
完全に包囲する。後に、標準の誘電性材料料の被覆層３
２は図５の構造の上表面に堆積されている。この材料の
部分は描画されたＩＣチップに形成されたコンデンサの
誘電体層を構成している。この層３２の厚さは例えば約
１５０nｍである。本発明によれば、追加された比較的
厚い誘電体の層３２が前述のタイプのＥＣＲ−ＣＶＤス
テップで堆積される。
【００１９】この堆積ステップは比較的低い温度で実行
されるので活性素子を被覆する保護レジスト部分は堆積
中そっくりそのまま保たれる。その結果追加の誘電体層
３２は描画された活性的な素子を被覆する事前に形成さ
れた不動態化薄膜２６と分離されており、かつこの薄膜
２６に加算されない。次に例えばアセトンのような溶媒
を用いて図５のレジスト部分３０とこの部分３０を被覆
する誘電体層３２は従来のリフトオフステップで除去さ
れる。リフトオフステップ後に残留する誘電体層３２の
部分は図６の参照番号３４で示される。前に示したよう
に、この残留部分３４は、前記導電性プレート２８を有
するコンデンサの誘電体を構成している。
されるので活性素子を被覆する保護レジスト部分は堆積
中そっくりそのまま保たれる。その結果追加の誘電体層
３２は描画された活性的な素子を被覆する事前に形成さ
れた不動態化薄膜２６と分離されており、かつこの薄膜
２６に加算されない。次に例えばアセトンのような溶媒
を用いて図５のレジスト部分３０とこの部分３０を被覆
する誘電体層３２は従来のリフトオフステップで除去さ
れる。リフトオフステップ後に残留する誘電体層３２の
部分は図６の参照番号３４で示される。前に示したよう
に、この残留部分３４は、前記導電性プレート２８を有
するコンデンサの誘電体を構成している。
【００２０】最後に図７に示されるように、標準製造技
術により注目のコンデンサの他の導電性の電極３６が形
成されている。説明用としてＴｉ、Ｐｔ及びＡｕを有す
る従来の３層に金属被覆された構造を有する電極３６を
有する。例えば電極３６は全体の厚さ約１―２ｕｍであ
る。従って、本発明によれば、特定し説明に役立つよう
詳述したように、等方性不動態化誘電性薄膜がＥＣＲ−
ＣＶＤで不規則な形状のサブミクロンサイズのゲート電
極を有する非常に高周波のＨＥＭＴ素子に堆積される。
さらに、適切な追加の誘電性薄膜がそのような素子を有
するＩＣチップ上にＥＣＲ−ＣＶＤでその後に堆積され
たときでも、不動態化薄膜がレジスト被覆により効果的
に保護され、またそれにより追加の堆積ステップ中に厚
みを増すことのを抑制する。
術により注目のコンデンサの他の導電性の電極３６が形
成されている。説明用としてＴｉ、Ｐｔ及びＡｕを有す
る従来の３層に金属被覆された構造を有する電極３６を
有する。例えば電極３６は全体の厚さ約１―２ｕｍであ
る。従って、本発明によれば、特定し説明に役立つよう
詳述したように、等方性不動態化誘電性薄膜がＥＣＲ−
ＣＶＤで不規則な形状のサブミクロンサイズのゲート電
極を有する非常に高周波のＨＥＭＴ素子に堆積される。
さらに、適切な追加の誘電性薄膜がそのような素子を有
するＩＣチップ上にＥＣＲ−ＣＶＤでその後に堆積され
たときでも、不動態化薄膜がレジスト被覆により効果的
に保護され、またそれにより追加の堆積ステップ中に厚
みを増すことのを抑制する。
【００２１】その後、レジスト層はリフトオフステップ
で除去される。ＥＣＲ−ＣＶＤステップ中に平板にシリ
コン窒化物の層を堆積するのに適する広範な条件は、"K
inetics and Compositional Dependence on the Microw
ave Power and SiH4/N2, FlowRatio of Silicon Nitrid
e Deposited by Electron Cyclotron Resonance Plasma
s" by M. J. Hernandez et al, J, Electrochem. Sec.,
Vol. 141,No. I I, November 1994, pages 3234-3237.
に詳述されている。
で除去される。ＥＣＲ−ＣＶＤステップ中に平板にシリ
コン窒化物の層を堆積するのに適する広範な条件は、"K
inetics and Compositional Dependence on the Microw
ave Power and SiH4/N2, FlowRatio of Silicon Nitrid
e Deposited by Electron Cyclotron Resonance Plasma
s" by M. J. Hernandez et al, J, Electrochem. Sec.,
Vol. 141,No. I I, November 1994, pages 3234-3237.
に詳述されている。
【００２２】ＥＣＲ−ＣＶＤプロセス中にシリコン窒化
物の等方性不導態化誘電性薄膜を十分低い温度（室温な
いし摂氏約１００度）で、不規則な形状のサブミクロン
幅のゲート電極の全面に堆積できＥＣＲ−ＣＶＤプロセ
スでその後堆積から膜を保護するのに従来のレジスト材
を使用して誘電体のが可能になり、そしてレジスト材は
後のリフトオフステップで除去されるという創造的発見
を示唆するものはそこにはない。
物の等方性不導態化誘電性薄膜を十分低い温度（室温な
いし摂氏約１００度）で、不規則な形状のサブミクロン
幅のゲート電極の全面に堆積できＥＣＲ−ＣＶＤプロセ
スでその後堆積から膜を保護するのに従来のレジスト材
を使用して誘電体のが可能になり、そしてレジスト材は
後のリフトオフステップで除去されるという創造的発見
を示唆するものはそこにはない。
【００２３】
【発明の効果】ＥＣＲ−ＣＶＤにより、半導体素子のあ
らゆる不規則な形状のサブミクロンサイズの素子に非常
な等方性誘電体の薄膜を形成することが可能である。
らゆる不規則な形状のサブミクロンサイズの素子に非常
な等方性誘電体の薄膜を形成することが可能である。
【図１】 ＩＣチップに含まれる従来の低周波半導体素
子の簡素化した概略図である。
子の簡素化した概略図である。
【図２】図１の周知の高周波バージョンを簡素化した概
略図で、素子臨界部分をＰＥＣＶＤ堆積不動態化膜で被
覆するのに失敗した例を説明するものである。
略図で、素子臨界部分をＰＥＣＶＤ堆積不動態化膜で被
覆するのに失敗した例を説明するものである。
【図３】本発明の原理に従いＥＣＲ−ＣＶＤにより図１
に示す高周波用半導体素子に堆積した等方性不動態化膜
を示す。
に示す高周波用半導体素子に堆積した等方性不動態化膜
を示す。
【図４】本発明に従い図３の構造に於いて実行されたそ
の後のステップを図式的に示す。
の後のステップを図式的に示す。
【図５】本発明に従い図３の構造に於いて実行されたそ
の後のステップを図式的に示す。
の後のステップを図式的に示す。
【図６】本発明に従い図３の構造に於いて実行されたそ
の後のステップを図式的に示す。
の後のステップを図式的に示す。
【図７】本発明に従い図３の構造に於いて実行されたそ
の後のステップを図式的に示す。
の後のステップを図式的に示す。
１０ 構造 １２ 層 １４ 従来のゲート電極 １６、１８ 抵抗性コンタクト ２０ ゲート電極 ２２ 不動態化誘電体膜 ２４ 等方性膜 ２６ 残留部分 ２８ 導電性プレート ３０ レジスト部分 ３２ 誘電体層 ３４ 残留部分 ３６ 電極
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジェームズ ロバート ロティアン アメリカ合衆国，18018 ペンシルヴァ ニア，ベスレヘム，アーチ ストリート 326 (72)発明者 ファン レン アメリカ合衆国，07059 ニュージャー ジー，ウォーレン，バークシャイア ド ライブ 13 (56)参考文献 特開 平８−45962（ＪＰ，Ａ) 特開 平６−53244（ＪＰ，Ａ) 特開 平８−264562（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/318 H01L 21/316 H01L 21/338 H01L 29/778 H01L 29/812
Claims (7)
- 【請求項１】 サブミクロンサイズの不規則形状のエレ
メントを有する半導体素子を具備した集積回路チップを
製造する方法において、 （Ａ） ＥＣＲ−ＣＶＤにより、等方性誘電体膜（２
４）を堆積し、エレメント（１６，１８，２０）の全表
面を被覆するステップ（図３）と、 （Ｂ） 前記誘電体膜にパターン化されたレジストを形
成するステップ（図４）と、 （Ｃ） 前記レジストのガラス遷移温度未満の温度で、
前記パターン化されたレジスト表面を有する全表面にＥ
ＣＲ−ＣＶＤにより追加の誘電体層を堆積するステップ
とを有することを特徴とする集積回路チップを製造する
方法。 - 【請求項２】 （Ｄ） パターン化されたレジストをリ
フトオフするステップを更に有し、前記レジスト表面上
の追加の誘電性材料を除去することを特徴とする請求項
１の方法。 - 【請求項３】 前記半導体素子のエレメントが、ＨＥＭ
Ｔ素子のゲート電極を有することを特徴とする請求項２
の方法。 - 【請求項４】 前記ゲート電極は、ステム部分と球根状
の部分を有し、前記ステム部分は、０．１―１μｍの範
囲の幅を有することを特徴とする請求項３の方法。 - 【請求項５】 前記誘電体膜は、ＳｉＮｘを含有し、ｘ
が１．２―１．４の値を有することを特徴とする請求項
４の方法。 - 【請求項６】 前記（Ｄ）リフトオフステップ後、前記
半導体素子表面に残留する追加の誘電体層がコンデンサ
誘電体を構成することを特徴とする請求項５の方法。 - 【請求項７】 複数の素子を有し、この各々の素子がサ
ブミクロン幅のステム部分を持ったゲート電極を有する
集積回路チップを製造する方法において、 （Ａ） ゲート電極の全表面にＥＣＲ−ＣＶＤにより等
方性不動態化誘電体膜を堆積するステップと、 （Ｂ） 前記各々のゲート電極を被覆しパターン化され
たレジストを有する保護層を形成するステップと、 （Ｃ） 前記レジストのガラス遷移温度未満の温度で、
ＥＣＲ−ＣＶＤにより、前記集積回路チップの全表面に
追加の誘電体材料を堆積するステップと、 （Ｄ） 前記レジストを被覆する追加の誘電体材料と一
緒にパタン化されたレジストを前記集積回路チップから
除去するリフトオフステップとを有することを特徴とす
る集積回路チップを製造する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31467196A JP3226808B2 (ja) | 1996-11-26 | 1996-11-26 | 集積回路チップを製造する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31467196A JP3226808B2 (ja) | 1996-11-26 | 1996-11-26 | 集積回路チップを製造する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163196A JPH10163196A (ja) | 1998-06-19 |
| JP3226808B2 true JP3226808B2 (ja) | 2001-11-05 |
Family
ID=18056153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31467196A Expired - Lifetime JP3226808B2 (ja) | 1996-11-26 | 1996-11-26 | 集積回路チップを製造する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282997A (ja) * | 2007-05-10 | 2008-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1996
- 1996-11-26 JP JP31467196A patent/JP3226808B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282997A (ja) * | 2007-05-10 | 2008-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10163196A (ja) | 1998-06-19 |
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