JP5162826B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特にＩＩＩ−Ｖ族化合物半導体よりなるトランジスなどの半導体素子が安定した高速動作を可能にする半導体装置及びその製造方法に関する。

ＩＩＩ−Ｖ族化合物半導体を用いた、たとえばＨＥＭＴ（High Electron Mobility Transistor）や、ＨＢＴ（Heterojunction Bipolar Transistor）などのトランジスタは、その高速動作特性により、光通信システムの信号処理回路や、その他の各種高速デジタル回路に応用されている。また、その低雑音特性から、マイクロ波やミリ波帯での増幅器としての応用が期待されている。

図５に、典型的なＨＥＭＴの素子構成の断面模式図を示す。図５において、半絶縁性基板１０１（たとえば半絶縁性ＩｎＰ）上に、これと組成の異なる絶縁性バッファ層１０２（たとえば絶縁性ＩｎＡｌＡｓ）を形成し、その上に、チャネル層・供給層・キャップ層などの、各種組成のＩＩＩ−Ｖ族化合物半導体層からなるＨＥＭＴ素子を構成する素子形成層１０３を形成する。素子形成層１０３上に、ゲート電極１０４（電極材料として、たとえばＴｉ／Ｐｔ／Ａｕ）、ソース電極１０５、ドレイン電極１０６を形成し、さらにその上に絶縁層１０７（たとえばポリイミド）を積層した後、これを開口して、ソース配線１０８（配線材料として、たとえばＡｕ）、ドレイン配線１０９、そして図示はされていないゲート配線が形成される。

この様な素子を、ＩＣやＭＭＩＣ（Microwave Monolithic Integrated Circuit）とするためには、さらに、この素子の発振回避や放熱のための対策が必要となる。

図６に、前記のＨＥＭＴの素子構成に対して、そのような対策を行なった例の断面模式図を示す。図６（１）は、素子形成層１０３の周囲に金属層１１０（たとえばＡｕ）を形成し、基板１０１を薄層化した後、図示するように裏面より金属層１１０に達するビアホール１１１を開口し、これに金属（たとえばＡｕ）を埋め込み、かつ、裏面全面に金属層が積層されるように、ビア１１２の形成を行なった例である。このような構成を行なうことで、素子表面側に裏面と同じグランド電位を形成できることから回路動作の安定化が可能となり、素子の発振抑制対策、またさらには放熱対策としての効果を得ることができ、しばしば採用される方法である。

しかし、この方法はビアの形成のために、裏面側の加工を行なう必要であり、そのために表面側の素子を何らかの形でカバーするなどの工程が追加され、さらにその際、表面側の素子形成部分に損傷を与える可能性も排除できず、半導体装置の製造歩留が低下するといった課題がある。

そこで、同様な効果を得るために、図６（２）に示すような、裏面側ではなく、表面側にビアを形成する方法が考えられる（類似構造として、たとえば特許文献１）。図６（２）において、基板として半絶縁性の半導体基板を用いるのと異なり、導電性基板１１３（たとえば導電性ＩｎＰ）を使用する。素子形成層１０３の直下の領域に基板の導電領域が存在しており、これと形成される容量が大きくなるのを抑制するため、導電性基板１１３上に積層されるバッファ層１０２（たとえば絶縁性ＩｎＡｌＡｓ）を比較的厚くする必要があり、たとえば、約２〜１０μｍ程度の厚さが現実的な厚さとなる。以後、図６（１）に述べたようにプロセスを進め、たとえば、絶縁層１０７を全面に形成したのち、図示するように表面側から、絶縁層１０７の開口、次いで、バッファ層１０２の開口を行なって、導電性基板１１３に達するビアホール１１４を形成する。このようなビアホール１１４は、基板／バッファ層の半導体構成が、たとえば上記したようにＩｎＰ／ＩｎＡｌＡｓであれば、エッチャント組成を適宜選択することで、容易にＩｎＰ層のみの選択ウエットエッチングが可能である。次いでビアホール１１４に、金属層（たとえばＡｕ）を埋め込んでビア１１５を形成することで、表面側から導電性基板１１３との電気的な接続を行い、基板全体をグランド電位に保つことができる。このようにして、すべての工程を基板表面側から行なうことができるので、図６（１）で示した例で生じた課題を避け得、歩留良く、ＩＣやＭＭＩＣ構造とすることができる。
特開２００４−３６３５６３号公報

しかし、図６（２）で示した構造では、バッファ層１０２の厚さによっては、図６（１）の構造のものより、素子形成層と基板間の容量が大きくなってしまうといった現実的な問題がある。これは、誘電率の高いバッファ層、たとえばＩｎＡｌＡｓ層からなる半導体層の存在が無視できないためである。

そこで、本発明の課題は、このようなバッファ層の誘電率の大きく下げて、寄生容量を低下させ、回路特性の向上、特に高速動作を可能とし、またビアを介して電気的な接続をおこなうことで、同じグランド電位を形成できることから回路動作の安定化が可能とし、かつＩＣ化やＭＭＩＣ化などにおいても製造歩留の低下を抑制できる半導体装置及びその製造方法を提供することにある。

本発明の目的は、
第１のＩＩＩ−Ｖ族化合物半導体からなる導電性を有する基板と、
前記基板上に形成された、第２のＩＩＩ−Ｖ族化合物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成された、第３のＩＩＩ−Ｖ族化合物半導体からなる絶縁性の第２の半導体層と、
前記第２の半導体層上に形成された、素子部分を画定するＩＩＩ−Ｖ族化合物半導体積層膜と、
前記ＩＩＩ−Ｖ族化合物半導体積層膜に形成されたトランジスタとを有する半導体装置において、
前記第１の半導体層の、少なくとも前記トランジスタの直下の領域に、前記ＩＩＩ−Ｖ族化合物半導体積層膜の外側に延在する前記第２の半導体層に形成された開口部を介して前記第１の半導体層を選択的にエッチングすることにより形成された空洞を有することを特徴とする半導体装置、によって可能となる。

また、前記トランジスタの形成領域および前記開口部を囲む、前記エッチングに耐性を有する第３の半導体層からなるエッチング障壁膜を、前記第１の半導体層に有することを特徴とする。

また、前記基板は導電性であって、
前記エッチング障壁膜の外側の領域に、前記トランジスタの表面側と前記基板とが導通可能なビアを有することを特徴とする。

さらに、
第１のＩＩＩ−Ｖ族化合物半導体からなる導電性の基板上に、第２のＩＩＩ−Ｖ族化合物半導体からなる第１の半導体層を形成する工程と、
前記第１の半導体層上に、第３のＩＩＩ−Ｖ族化合物半導体からなる絶縁性の第２の半導体層を形成する工程と、
前記第２の半導体層上に、素子部分を画定するＩＩＩ−Ｖ族化合物半導体積層膜を形成する工程と、
前記ＩＩＩ−Ｖ族化合物半導体積層膜にトランジスタを形成する工程と、
前記前記ＩＩＩ−Ｖ族化合物半導体積層膜を囲む様に前記第２の半導体層および第１の半導体層に開口溝を形成する工程と、
少なくとも、前記開口溝の壁面に、耐エッチング性を有する第３の半導体層を形成する工程と、
前記前記ＩＩＩ−Ｖ族化合物半導体積層膜と前記開口溝の間に、前記第３の半導体層の表面側から前記第１の半導体層の表面に達する開口部を形成する工程と、
前記開口部を介して、前記第１の半導体層の、少なくとも前記トランジスタの直下を含み前記第３の半導体層で画定される領域を、前記基板、前記第２の半導体層および前記第３の半導体層に対してエッチング作用の無いエッチャントを用いてエッチングして空洞化する工程とを、有することを特徴とする半導体装置の製造方法、によって可能となる。

本発明の半導体装置およびその製造方法によって、従来は、トランジスタ素子領域の直下には、バッファ層である半導体層が存在しているのに対し、その個所が空洞あるいは低誘電率体材料となっている。そのため、その箇所で生じる寄生容量の値を大幅に下げることが可能となる。そのため、半導体装置の高周波特性の向上に大きく寄与することができる。さらに、導電性基板を用いて、これと表面のトランジスタ素子領域とがビアを介して電気的な接続を行なう様にすることで、同じグランド電位を形成できることから回路動作のより安定化を実現できる。またビアを表面側から形成して基板と導通を図るようにすることで、特にＩＣ化やＭＭＩＣ化に際し、歩留低下を抑制できるといった効果が期待できる。

以下に、本発明の実施の形態を、添付図を参照しつつ説明する。

（第１の実施の形態）
図１〜図４に、本発明の第１の実施例の工程を説明する半導体装置の断面図および一部平面図を示す。本実施例では、ＩｎＰ ＨＥＭＴに適用した例について述べる。

図１（１）に示すように、ｎ（ｎ型）―ＩｎＰ（６×１０18 ｃｍ-3）基板１上に、ｉ（絶縁性）−ＩｎＡｌＡｓのバッファ層２を厚さ２〜５μｍで、次いでｉ−ＩｎＰのエッチング停止層３を厚さ１０〜５０ｎｍを、その後、ｉ−ＧａＡｓチャネル層（２５ｎｍ厚）・ｉ／ｎ／ｉ−ＩｎＡｌＡｓ供給層（それぞれ３ｎｍ／７ｎｍ／８ｎｍ厚）・ｎ―ＩｎＧａＡｓキャップ層（５０ｎｍ厚）からなるＨＥＭＴの素子形成層４を、それぞれＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition 有機金属化学気相成長法）を用いて成長する。図示するように、フォトリソグラフィ技術によって素子形成層４の領域を規定し、リン酸と過酸化水素水の混合液でチャネル層までエッチングし、素子部分を画定する。そして、この素子形成層の最上部であるキャップ層上に、Ｔｉ／Ｐｔ／Ａｕの各膜を積層しながらリフトオフすることにより、ソース電極５、およびドレイン電極６を形成する。

次に、フォトリソグラフィ技術を用いて、画定後の素子形成層４や各電極５・６をマスクしつつ、これを囲むようにパターニングを行なってレジスト開口部を形成し、この開口部から、塩酸でエッチング停止層３のＩｎＰを、続いてリン酸と過酸化水素水の混合液でバッファ層２のＩｎＡｌＡｓを、それぞれウエットエッチングにより除去して基板１のｎ−ＩｎＰを露出するように、開口溝７を形成する。なお、この開口溝７を形成するにあたっては、Ｃｌ2などのドライエッチングによって、エッチング停止層３のＩｎＰとバッファ層２のＩｎＡｌＡｓを連続してエッチングして、基板１のｎ−ＩｎＰを露出させることも可能である。

そして、図１（２）に示すように、上部全面に、プラズマＣＶＤにより、絶縁性を有するＳｉＮを厚さ５０〜１００ｎｍで積層し、絶縁層８を形成する。この絶縁層８は開口溝７のバッファ層２と接する壁面に付着するが、この膜部分が、後述するエッチング障壁膜になる。その後、フォトリソグラフィ技術を用いて、絶縁層８の開口およびＴｉ／Ｐｔ／Ａｕの各膜の積層により、ゲート電極９を、図示するように形成する。こうして、確定された素子形成層とその上に形成された各電極などからなるトランジスタ素子領域（この場合はＨＥＭＴ）１０が形成される。以上のプロセスで、トランジスタ素子領域１０直下のバッファ層２とそれより外側のバッファ層２とが、開口溝７壁面の絶縁層８で分離されることとなる。

そして、上部全面に、たとえばポリイミド樹脂やＢＣＢ（ベンゾシクロブテン、Benzocyclobuten）樹脂などの絶縁性・低誘電率有機材料からなる、絶縁膜１１を形成する。

次に、図１（３）に示すように、開口溝７の形成領域の外側に、有機材料からなる絶縁膜１１、ＳｉＮからなる絶縁層８、エッチング停止層３およびバッファ層２を、フォトリソグラフィ技術を用いて基板１の表面が露出するようにエッチングしてビアホール１２を形成する。同時に、トランジスタ素子領域１０上で、各電極５・６が露出するように、コンタクトホール１３も開口する。これらのホール１２・１３にたとえば、めっき（たとえばＡｕ）などにより、それぞれ、ビア１４、配線１５を形成する。

次に、図２（１）に示すように、トランジスタ素子領域１０直下のバッファ層２の部分を空洞化するため、図示するように、トランジスタ素子領域１０が形成された面側（表面側）で、開口溝７が形成された箇所より内側に、フォトリソグラフィ技術を用いて、エッチングホール１６の形成個所を規定し、ここにバッファ層２が露出するように開口してエッチングホール１６を形成する。具体的には、たとえば、Ｏ2とＣＦ4の混合ガスを用いたドライエッチングにより、有機材料からなる絶縁膜１１やＳｉＮからなる絶縁層８をエッチングし、さらにエッチング停止層３をＣｌ2で選択的にエッチングすることでエッチングホール１６の形成とバッファ層２の露出化が実現できる。

ここで、必要ならば、ＳｉＯ2のデポ膜を設けた後、全面に、ＣＨＦ3＋ＣＦ4のエッチガスを用いた異方性ドライエッチングを行なうことで、エッチングホール１６の壁面にサイドウォール１７を形成する。これによって、エッチングホール１６を介してトランジスタ素子領域１０直下のバッファ層２をウエットエッチングして空洞化する際、エッチングホール１６の壁をなす膜へのエッチング液のしみ込みを防ぐことができる。勿論、しみ込み現象が無視できるようであるなら、サイドウォール１７を形成する必要は無い。

そして、図２（２）に示すように、エッチングホール１６を介し、たとえば、リン酸と過酸化水素水の混合液で、トランジスタ素子領域１０直下の、開口溝７壁面の絶縁層８で画定されたバッファ層２を選択エッチングする。このとき、絶縁層８のＳｉＮ、ｎ―ＩｎＰの基板１、ｉ―ＩｎＰのエッチング停止層３はエッチングされないので、バッファ層２の所望の部分のみエッチングされ、空洞１８が形成される。

図３は、図２（２）で示した断面図の空洞形成領域をより詳しく説明するためのものであり、図３（１）は、空洞形成領域の断面図、図３（２）は、同断面図の各個所に相当する個所を明確にした平面模式図である。図示されるように、トランジスタ素子領域１０の四辺全体を囲むように開口溝７が形成され、その溝の壁面に絶縁層８が形成されることで、これがバッファ層２の横方向のエッチング領域の四辺を画定し、空洞１８を形成するための四辺のエッチング障壁膜となる。また空洞１８をエッチングで形成するためのエッチングホール１６は、トランジスタ素子領域１０とこの四辺のエッチング障壁膜との間の、トランジスタ素子領域１０側、すなわち上面側に形成される。図３（２）には、四隅に、４個の矩形のエッチングホール１６の形成例を示すが、これに限らない。空洞を効果的に形成することや、出来上った空洞に十分な強度を保たせることなどを考慮して、適宜、形状・場所・個数などを選択すれば良い。
（第２の実施の形態）
図４は、本発明の第２の実施の形態を説明するための、半導体装置の断面図である。図４は、先に、図２（２）に示した空洞を有する半導体装置の空洞１８に、低誘電率体材料１９を埋め込んだ実施形態を有する。

空洞を有する半導体装置は、その構造によっては、トランジスタ素子領域１０を支持するための構造の強度が十分で無い場合がある。そのために、空洞に低誘電率体材料を埋め込むことで強度を増加させる。低誘電率体材料１９は、エッチングホール１６から封入できるような、加熱時に流動性を有し、かつ低誘電率体の有機樹脂材料などが望ましく、たとえば、ＢＣＢ（ベンゾシクロブテン、Benzocyclobuten）樹脂（誘電率：２．８）、あるいは、Ｌｏｗ−ｋの有機ＳＯＧ（Spin On Glass）材料（誘電率：２．９）などが適用可能である。

以上のように、従来は、トランジスタ素子領域１０の直下には、バッファ層である半導体層、たとえば、ｉ−ＩｎＡｌＡｓ層（誘電率：１２．５）が存在しているのに対し、本発明の半導体装置では、その個所が空洞（空気の誘電率：１．０）あるいは低誘電率体材料となっている。そのため、その箇所で生じる寄生容量の値を大幅に下げることが可能となり、半導体装置の高周波特性の向上に大きく寄与することができる。また導電性基板を用い、これと表面のトライジスタ素子領域とがビアを介して電気的な接続をおこなうことで、同じグランド電位を形成できることから回路動作の安定化が可能となり、素子の発振抑制対策などを実現でき、そしてビア形成を表面側から行なうことで製造の歩留低下を抑制できる
上記の、第１および第２の実施の形態では、ＩｎＰ ＨＥＭＴを用いた例を示したが、ＩｎＰ ＨＢＴでも同様に実施可能であって、また同様な効果を得ることができる。

さらに、上記実施の形態で、基板としてｎ−ＩｎＰを用いたが、これに限られない。メタモルフィック（変成）構造の基板でも、たとえば、ＩｎＧａＰ／ＡｌＧａＡｓ／ＩｎＧａＰの組合せで選択エッチングが可能なバッファ層を有する半導体材料構造を用いれば、ｎ−ＧａＡｓ基板を用いて同様に実施可能であり、また同様な効果を得ることができる。

以上の実施例を含む実施の形態に関し、さらに以下の付記を開示する。

（付記１）
第１のＩＩＩ−Ｖ族化合物半導体からなる基板と、
前記基板上に形成された、第２のＩＩＩ−Ｖ族化合物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成された、第３のＩＩＩ−Ｖ族化合物半導体からなる絶縁性の第２の半導体層と、
前記第２の半導体層上に形成された、ＩＩＩ−Ｖ族化合物半導体積層膜からなるトランジスタとを有する半導体装置において、
前記第１の半導体層の、少なくとも前記トランジスタの直下の領域に、空洞を有することを特徴とする半導体装置。

（付記２）
前記空洞は、前記第２の半導体層に形成された開口部を介して前記第１の半導体層を選択的にエッチングすることにより形成されていることを特徴とする付記１記載の半導体装置。

（付記３）
前記トランジスタの形成領域および前記開口部を囲む、前記エッチングに耐性を有する第３の半導体層からなるエッチング障壁膜を、前記第１の半導体層に有することを特徴とする付記２記載の半導体装置。

（付記４）
前記基板は導電性であって、
前記エッチング障壁膜の外側の領域に、前記トランジスタの表面側と前記基板とが導通可能なビアを有することを特徴とする付記３記載の半導体装置。

（付記５）
前記空洞中に低誘電率体材料が埋め込まれていることを特徴とする付記１ないし４のいずれかに記載の半導体装置。

（付記６）
前記基板はＩｎＰであり、前記第１の半導体層はＩｎＡｌＡｓであり、前記第２の半導体層はＩｎＰであり、前記トランジスタはＨＥＭＴまたはＨＢＴであることを特徴とする付記１記載の半導体装置。

（付記７）
前記第３の半導体層はＳｉＮであることを特徴とする付記３記載の半導体装置。

（付記８）
前記低誘電率体材料は、ＢＣＢ（ベンゾシクロブテン、Benzocyclobuten）樹脂またはＬｏｗ−ｋの有機ＳＯＧ（Spin On Glass）材料であることを特徴とする付記６記載の半導体装置。

（付記９）
第１のＩＩＩ−Ｖ族化合物半導体からなる基板上に、第２のＩＩＩ−Ｖ族化合物半導体からなる第１の半導体層を形成する工程と、
前記第１の半導体層上に、第３のＩＩＩ−Ｖ族化合物半導体からなる絶縁性の第２の半導体層を形成する工程と、
前記第２の半導体層上に、ＩＩＩ−Ｖ族化合物半導体積層膜からなるトランジスタを形成する工程と、
前記トランジスタを囲む様に前記第２の半導体層および第１の半導体層に開口溝を形成する工程と、
少なくとも、前記開口溝内の壁面に、耐エッチング性を有する第３の半導体層を形成する工程と、
前記トランジスタと前記開口溝の間に、前記第３の半導体層の表面側から前記第１の半導体層の表面に達する開口部を形成する工程と、
前記開口部を介して、前記第１の半導体層の、少なくとも前記トランジスタの直下を含み前記第３の半導体層で画定される領域を、第３の半導体層に対してエッチング作用の無いエッチャントを用いてエッチングして空洞化する工程とを、有することを特徴とする半導体装置の製造方法。

（付記１０）
前記基板を導電性とし、
前記第３の半導体層を形成する工程の後に、さらに前記開口溝の外側に、前記第３の半導体層側から前記基板の表面に達するビアホールを形成する工程と、
前記ビアホールに導電性材料を埋め込んでビアを形成する工程とを、有することを特徴とする付記９記載の半導体装置の製造方法。

（付記１１）
されに、前記空洞中に低誘電率体材料を埋め込む工程を有することを特徴とする付記９または１０に記載の半導体装置の製造方法。

（付記１２）
前記基板はＩｎＰであり、前記第１の半導体層はＩｎＡｌＡｓであり、前記第２の半導体層はＩｎＰであり、前記トランジスタはＨＥＭＴまたはＨＢＴであり、前記第３の半導体層はＳｉＮであることを特徴とする付記９記載の半導体装置の製造方法。

（付記１３）
前記低誘電率体材料は、ＢＣＢ（ベンゾシクロブテン、Benzocyclobuten）樹脂またはＬｏｗ−ｋの有機ＳＯＧ（Spin On Glass）材料であることを特徴とする付記１１記載の半導体装置の製造方法。

本発明の第１の実施例の工程を説明するための図（その１） 本発明の第１の実施例の工程を説明するための図（その２） 本発明の第１の実施例の工程を説明するための図（その３） 本発明の第２の実施例を説明するための図 典型的なＨＥＭＴの素子構成を説明するための図 従来の構成例を説明するための図

符号の説明

１、１０１、１１３ 基板
２、１０２ バッファ層
３ エッチング停止層
４、１０３ 素子形成層
５、１０５ ソース電極
６、１０６ ドレイン電極
７ 開口溝
８、１０７ 絶縁層
９、１０４ ゲート電極
１０ トランジスタ素子領域
１１ 絶縁膜
１２、１１１、１１４ ビアホール
１３ コンタクトホール
１４、１１２、１１５ ビア
１５、１０８、１０９ 配線
１６ エッチングホール
１７ サイドウォール
１８ 空洞
１９ 低誘電率体材料
１１０ 金属層

Claims (4)

1. 第１のＩＩＩ−Ｖ族化合物半導体からなる導電性を有する基板と、
   前記基板上に形成された、第２のＩＩＩ−Ｖ族化合物半導体からなる第１の半導体層と、
   前記第１の半導体層上に形成された、第３のＩＩＩ−Ｖ族化合物半導体からなる絶縁性の第２の半導体層と、
   前記第２の半導体層上に形成された、素子部分を画定するＩＩＩ−Ｖ族化合物半導体積層膜と、
   前記ＩＩＩ−Ｖ族化合物半導体積層膜に形成されたトランジスタとを有する半導体装置において、
   前記第１の半導体層の、少なくとも前記トランジスタの直下の領域に、前記ＩＩＩ−Ｖ族化合物半導体積層膜の外側に延在する前記第２の半導体層に形成された開口部を介して前記第１の半導体層を選択的にエッチングすることにより形成された空洞を有することを特徴とする半導体装置。
2. 前記空洞は、前記空洞の外周が前記ＩＩＩ−Ｖ族化合物半導体積層膜を囲むように形成され、
   前記空洞の外周壁面と前記第１の半導体層との間に挿入された、前記エッチングに耐性を有する第３の半導体層からなる第１のエッチング障壁膜と、
   前記開口部の壁面に形成された、前記エッチングに耐性を有する第４の半導体層からなる第２のエッチング障壁膜と、を有することを特徴とする請求項１記載の半導体装置。
3. 前記第１のエッチング障壁膜の外側の領域に、前記トランジスタの表面側から前記基板上面に導通可能なビアを有することを特徴とする請求項２記載の半導体装置。
4. 第１のＩＩＩ−Ｖ族化合物半導体からなる導電性の基板上に、第２のＩＩＩ−Ｖ族化合物半導体からなる第１の半導体層を形成する工程と、
   前記第１の半導体層上に、第３のＩＩＩ−Ｖ族化合物半導体からなる絶縁性の第２の半導体層を形成する工程と、
   前記第２の半導体層上に、素子部分を画定するＩＩＩ−Ｖ族化合物半導体積層膜を形成する工程と、
   前記ＩＩＩ−Ｖ族化合物半導体積層膜にトランジスタを形成する工程と、
   前記ＩＩＩ−Ｖ族化合物半導体積層膜を囲む様に前記第２の半導体層および第１の半導体層に開口溝を形成する工程と、
   少なくとも、前記開口溝の壁面に、耐エッチング性を有する第３の半導体層を形成する工程と、
   前記ＩＩＩ−Ｖ族化合物半導体積層膜と前記開口溝の間に、前記第３の半導体層の表面側から前記第１の半導体層の表面に達する開口部を形成する工程と、
   前記開口部を介して、前記第１の半導体層の、少なくとも前記トランジスタの直下を含み前記第３の半導体層で画定される領域を、前記基板、前記第２の半導体層および前記第３の半導体層に対してエッチング作用の無いエッチャントを用いてエッチングして空洞化する工程とを、有することを特徴とする半導体装置の製造方法。

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