KR20040092404A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20040092404A
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고바야시주니치로
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소니 가부시끼 가이샤
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Abstract

패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 메사형상 이상(異常)의 발생을 억제하여 제조할 수 있는 바이폴러 트랜지스터를 가진 반도체 장치와, 그 제조방법을 제공한다.
기판(10)에 컬렉터층(12), 베이스층(13) 및 이미터층(14)의 적층체를 포함하고, 바이폴러 트랜지스터의 동작영역으로서 기능하는 반도체 메사구조체(EM, BM, SM)가 형성되고, 이것을 소정 거리 이간하여 베이스층의 상면과 같은 높이를 가지는 베이스 콘택트 패드용 메사구조체(PBM, PSM)가 형성되고, 베이스층에 접속하는 베이스전극(17a), 베이스 콘택트 패드용 메사구조체의 상면의 가장자리(PBMa) 근방을 제외하는 영역에 있어서 베이스 콘택트 패드용 메사구조체의 위에 형성된 베이스 콘택트 패드전극(17b) 및 이들을 접속하는 배선부(17c)가 일체로 구성된 도전층(17)을 가지는 구성으로 한다.

Description

반도체 장치 및 그 제조방법{Semiconductor Device And Production Method}
본 발명은 바이폴러 트랜지스터를 가지는 반도체 장치 및 그 제조방법에 관한 것이고, 특히 헤테로(hetero)접합 바이폴러 트랜지스터를 가지는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치에 사용되는 트랜지스터로서는, 바이폴러 트랜지스터와 MOS(금속-산화막-반도체)전계효과 트랜지스터 등의 전계효과 트랜지스터에 대별된다.
바이폴러 트랜지스터의 1개에, 헤테로접합 바이폴러 트랜지스터(Heterojunction Bipolar Transistor, 이하 HBT라고도 칭한다)가 있다.
비특허문헌 1에, InP/InGaAs계 HBT에 있어서 베이스·컬렉터간 용량을 저감할 수 있는 베이스전극 인출구조가 개시되어 있다.
도 8a는 상기의 HBT의 평면도이며, 도 8b는 도 8a 중의 X-X'에 있어서의 단면도이다.
InP로 이루는 기판(100) 상에, n+형의 InGaAs로 되며, 컬렉터 인출층으로 되는 서브 컬렉터층(101), n-형의 InGaAs로 이루는 컬렉터층(102), p+형의 InGaAs로 이루는 베이스층(103), n형의 InP로 이루는 이미터층(104), n+형의 InP 및 InGaAs로 이루는 이미터 캡층(도시하지 않음) 등이 순차적층되어 있다.
이미터 캡층에 접속하여 이미터전극(105)이 형성되어 있다. 베이스 콘택트형성을 위해, 이미터 캡층, 이미터층(104)의 일부가 제거되고, 이미터 메사구조(EM)가 형성되어 있다.
또, 베이스층(113)에 접속하여 베이스 전극(106a)이 형성되어 있으며, 베이스층(103)과 컬렉터층(102)에 베이스 메키구조(BM)가 형성되어 있다.
더욱, 서브 컬렉터층(101)에 서브 컬렉터 메사구조(SM)가 형성되어 있으며, 서브 컬렉터층(101)에 접속하여 컬렉터 전극(107)이 형성되어 있다.
여기서, 상기의 베이스 메사구조(SM)의 단부로부터 소정의 간격을 갖는 위치에, 서브 컬렉터층과 동일의 층으로부터 구성된 층(101a), 컬렉터층과 동일의 층으로부터 구성된 층(102a) 및 베이스층과 동일의 층으로부터 구성된 층(103a)에서 구성된 베이스 콘택트 패드용의 베이스 메사구조(PBM)가 형성되어 있다.
베이스 콘택트 패드용의 베이스 메사구조(PBM) 상에 베이스 콘택트 패드 전극(106b)이 형성되어 있다.
여기서, 베이스전극(106a)의 하층의 베이스층(103)과 베이스 콘택트 패드전극(106b)의 하층의 층(103a)과는 원래 동일의 층이며, 그 상면의 높이는 동일하게 되어 있으며, 베이스전극(106a)과 베이스 콘택트 패드전극(106b)이 배선부(106c)에 의해 접속된 구성으로 되어 있다.
베이스 메사구조(SM)와 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 사이에 있어서, 도전층(106)의 하부는 공극(SP)으로 되어 있으며, 배선부(106c)는 공중에 떠 있는 형태로 되어 있다.
이상과 같이, 헤테로접합 바이폴러 트랜지스터(HBT)가 구성되어 있으며, HBT전체를 피복하여 절연막(108)이 형성되어 있으며, 절연막(108)에는 이미터전극(105)에 달하는 이미터 콘택트홀(CHe), 베이스 콘택트 패드전극(106b)에 달하는 베이스 콘택트홀(CHb) 및 컬렉터전극(107)에 달하는 컬렉터 콘택트홀(CHc)이 개구되어 있다.
이미터 콘택트홀(CHe)에는, 이미터전극(105)에 접속하고, 이미터용의 콘택트 플러그배선(109e)이 형성되어 있다.
베이스 콘택트홀(CHb)에는, 베이스 콘택트 패드전극(106b)에 접속하고, 베이스용의 콘택트 플러그배선(109b)이 형성되어 있다.
컬렉터 콘택트홀(CHc)에는, 컬렉터전극(107)에 접속하고, 컬렉터용의 콘택트 플러그배선(109c)이 형성되어 있다.
여기서, 상기의 배선부(106c)의 연신(延伸)방향(DR)은, 하기에 나타낸 바와 같은 제조상의 이유에 의해, 예를 들면 기판의 InP결정방위의 [001]방향 혹은 [010]방향으로 되어 있다.
다음에, 상기의 HBT의 제조방법에 대해서 도면을 참조하여 설명한다.
우선, 도 9a에 나타낸 바와 같이, InP로 이루는 기판(100) 상에, MBE(Molecular Beam Epitaxy)법 혹은 MOCVD(Metal Organic Chemical Vapor Deposition)법 등에 의해, 서브 컬렉터층(101)으로서 n+형의 InGaAs, 컬렉터층(102)으로서 n-형의 InGaAs, 베이스층(103)으로서 p+형의 InGaAs, 이미터층(104)으로서 n형의 InP 및 이미터 캡층(도시하지 않음)으로서 n+형의 InP 및 InGaAs를 순차적층한다.
다음에, 이미터 메사구조(EM)의 패턴의 레지스트막(도시하지 않음)을 패턴형성하고, 이것을 마스크로 하는 에칭에 의해 이미터 캡층(도시하지 않음) 및 이미터층(105)을 이미터 메사구조(EM)에 가공하고, 베이스층(103)의 표면을 노출시킨다.
다음에, 도 9b에 나타낸 바와 같이, 예를 들면 리프트 오프법을 이용한 도전층의 증착 등에 의해, 이미터전극(105)을 형성하고, 또, 베이스전극(106a), 베이스 콘택트 패드전극(106b) 및 배선부(106c)가 일체로 된 도전층(106)을 형성한다.
여기서, 상기의 도전층(106)은, 도 8a에 나타낸 바와 같이, 배선부(106c)가 기판(100)의 InP결정방위의 [001]방향 혹은 [010]방향에 연신(延伸)하도록 레이아웃한다.
다음에, 도 10a에 나타낸 바와 같이, 베이스 메사구조(BM)의 패턴의 레지스트막(107)을 패턴형성한다.
다음에, 도 10b에 나타낸 바와 같이, 레지스트막(107)을 마스크로하는 에칭에 의해, 베이스층(103) 및 컬렉터층(102)을 베이스 메사구조(BM)에 가공하고, 더욱이 서브 컬렉터 메사구조(SM)의 패턴의 레지스트막(도시하지 않음)을 패턴형성하고, 이것을 마스크로 하는 에칭을 하는 것으로서, 서브 컬렉터층(101)을 서브 컬렉터 메사구조(SM)에 가공하고, 소자분리한다.
상기 에칭에 있어서는, InP결정방위의 [001]방향 혹은 [010]방향과 수직한 방향에의 사이드 에칭이 크게 나아가는 이방성(異方性) 에칭특성을 가지는 종류의에칭액을 이용하는 것으로서, 배선부(106c)의 하층에 있어서의 서브 컬렉터층(101), 컬렉터층(102) 및 베이스층(103)을 완전히 제거한다.
이 때, 베이스 콘택트 패드전극(106b)의 하부에 있어서는 서브 컬렉터층과 동일의 층에서 구성된 층(101a), 컬렉터층과 동일의 층에서 구성된 층(102a) 및 베이스층과 동일의 층에서 구성된 층(103a)이 남게되고, 베이스 콘택트 패드용의 베이스 메사구조(PBM)가 형성되지만, 상기의 사이드 에칭특성에 의해, 약간 사이드 에칭이 진행하기 때문에, 베이스 콘택트 패드전극(106b)의 형성영역보다도 좁은 영역에서 베이스 콘택트 패드용의 베이스 메사구조(PBM)가 형성된다.
이하는, 예를 들면 리프트 오프법을 사용한 증착 등에 의해 컬렉터전극(107)을 형성하고, CVD법 등에 의해 절연막(108)을 형성하고, 콘택트 홀의 패턴의 레지스트막을 패턴형성하여 RIE(반응성 이온 에칭) 등의 에칭을 실시하고, 이미터 콘택트홀(CHe), 베이스 콘택트홀(CHb) 및 컬렉터 콘택트 홀(CHc)을 개구하고, 각 콘택트홀 내에 각각 콘택트 플러그배선(109e), 콘택트 플러그배선(109b) 및 콘택트 플러그배선(109c)을 형성하고, 도 8에 나타내는 구조로 한다.
[비특허문헌 1]
신학기보, ED99-262(전자정보통신학회)
그렇지만, 상기의 종래예의 제조방법에 있어서는, 배선부(106c)의 연신(延伸)방향의 레이아웃이나, 배선부(106c)의 하층에서의 서브 컬렉터층(101), 컬렉터층(102) 및 베이스층(103)을 완전히 제거하기 위해 에칭에 있어서 사용하는 에칭액의 종류에 제약이 있다라는 결점이 있다.
또, 상기의 베이스 메사구조를 형성하는 에칭할 때에, 금속의 도전층(106)과 에피(epi)층인 반도체층의 단차부에 형성한 레지스트막의 밀착성이 불충분한 경우에, 단차부에 따라서 에칭액이 침입하여 메사형상 이상(異常)을 발생한다라는 문제가 있다.
본 발명은 상기의 상황에 감하여 된 것이며, 본 발명의 목적은, 패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 메사 형상 이상(異常)의 발생을 억제하여 제조할 수 있는 바이폴러 트랜지스터를 가지는 반도체 장치와, 그 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위해, 본 발명의 반도체장치는, 기판에 형성되고, 적어도 컬렉터층, 베이스층 및 상기 베이스층 보다도 좁은 영역에 있어서 형성된 이미터층의 적층체를 포함하고, 바이폴러 트랜지스터의 동작영역으로서 기능하는 반도체 메사구조체와, 상기 기판상에 상기 반도체 메사구조체에서 이간하여 형성되고, 상기 베이스층의 상면의 높이와 같은 높이를 갖고 형성된 베이스 콘택트 패드용 메사구조체와, 상기 이미터층의 형성영역을 제외하고 상기 베이스층의 형성영역의 일부에 있어서 상기 베이스층에 접속하도록 형성된 베이스전극, 상기 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방을 제외하는 영역에 있어서 상기 베이스 콘택트 패드용 메사구조체의 상층에 형성된 베이스 콘택트 패드전극 및 상기 베이스전극과 상기 베이스 콘택트 패드전극을 접속하는 배선부가 일체로 형성된 도전층을 가진다.
상기의 본 발명의 반도체 장치는, 베이스전극에서 배선부를 경유하여 베이스 콘택트 패드전극이 인출된 구성이며, 이미터층의 형성영역을 제외하는 베이스층의 형성영역의 일부에 있어서 베이스층에 접속하도록 형성된 베이스전극, 베이스 콘택트 패드용 메사구조체의 상층에 형성된 베이스 콘택트 패드전극 및 베이스 전극과 베이스 콘택트 패드전극을 접속하는 배선부가 일체로 형성된 도전층을 가진다.
여기서, 베이스 콘택트 패드전극은, 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방을 제외하는 영역에 있어서 형성되어 있는 구성이다.
상기의 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조방법은, 기판에, 이미터층, 베이스층 및 컬렉터층을 포함한 바이폴러 트랜지스터를 가지는 반도체 장치의 제조방법이고, 기판에 적어도 컬렉터층, 베이스층 및 이미터층의 적층체를 형성하는 공정과, 상기 적층체를 패턴가공하고, 적어도 컬렉터층, 베이스층 및 상기 베이스층보다도 좁은 영역에 있어서 형성된 이미터층의 적층체를 포함하고, 바이폴러 트랜지스터의 동작영역으로서 기능하는 반도체 메사 구조체와, 상기 베이스층의 상면의 높이와 같은 높이를 가지고, 표층이 상기 베이스층과 동일의 층에서 구성되어 있는 베이스 콘택트 패드용 메사 구조 구조체를, 소정의 거리를 이간하여 형성하는 공정과, 상기 반도체 메사구조체와 상기 베이스 콘택트 패드용 메사구조체의 사이에 있어서, 상기 기판상에 상기 베이스층의 상면의 높이 보다도 높은 상면을 가지고, 적어도 상기 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방까지를 피복하는 피복층을 형성하는 공정과, 상기 피복층의 상층에 상기 피복층을 형(型)으로서 도전층을 형성하고, 상기 이미터층의 형성영역을 제외하는 상기베이스층의 형성영역의 일부에 있어서 상기 베이스층에 접속하는 베이스 전극, 상기 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방을 제외하는 영역에서의 상기 베이스 콘택트 패드용 메사구조체의 상층의 베이스 콘택트 패드전극 및 상기 베이스전극과 상기 베이스 콘택트 패드전극을 접속하는 배선부를 일체로 형성하는 공정을 가진다.
상기의 본 발명의 반도체 장치의 제조방법은, 우선, 기판에 적어도 컬렉터층, 베이스층 및 이미터층의 적층체를 형성한다.
다음에, 적층체를 패턴가공하고, 적어도 컬렉터층, 베이스층 및 베이스층보다도 좁은 영역에 있어서 형성된 이미터층의 적층체를 포함하고, 바이폴러 트랜지스터의 동작영역으로서 기능하는 반도체 메사구조체와, 베이스층의 상면의 높이와 같은 높이를 가지고, 표층이 베이스층과 동일의 층에서 구성되어 있는 베이스 콘택트 패드용 메사구조체를, 소정의 거리를 이간하여 형성한다.
다음에, 반도체 메사구조체와 베이스 콘택트 패드용 메사구조체의 사이에 있어서, 기판상에 베이스층의 높이 보다도 높은 상면을 가지고, 적어도 베이스콘택트 패드용 메사구조체의 상면의 가장자리 근방까지를 피복하는 피복층을 형성한다.
다음에, 피복층의 상층에, 피복층을 형(型)으로서 도전층을 형성하고, 이미터층의 형성영역을 제외하는 베이스층의 형성영역의 일부에 있어서 베이스층에 접속하는 베이스전극, 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방을 제외하는 영역에서의 베이스 콘택트 패드용 메사구조체의 상층의 베이스 콘택트 패드전극 및 베이스전극과 베이스 콘택트 패드전극을 접속하는 배선부를 일체로 형성한다.
도 1a는 제 1실시형태에 관계되는 헤테로접합 트랜지스터를 가지는 반도체 장치의 평면도이며, 도 1b는 도 1a 중의 X-X'에 있어서의 단면도이다.
도 2a 및 도 2b는 제 1실시형태에 관계되는 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
도 3a 및 도 3b는 제 1실시형태에 관계되는 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
도 4a 및 도 4b는 제 1실시형태에 관계되는 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
도 5a 및 도 5b는 제 1실시형태에 관계되는 헤테로접합 바이폴러 트랜지스터를 갖는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
도 6a 및 도 6b는 제 1실시형태에 관계되는 헤테로접합 바이폴러 트랜지스터를 갖는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
도 7은 제 2실시형태에 관계되는 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 단면도이다.
도 8a는 종래예에 관계되는 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 평면도이며, 도 8b는 도 8a 중의 X-X'에서의 단면도이다.
도 9a 및 도 9b는 종래예에 관계되는 헤테로접합 바이폴러 트랜지스터를 갖는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
도 10a 및 도 10b는 종래예에 관계되는 헤테로접합 바이폴러 트랜지스터를 갖는 반도체 장치의 제조방법의 제조공정을 나타내는 단면도이다.
[부호의 설명]
10 …기판 11 …서브 컬렉터층
12 …컬렉터층 13 …베이스층
14 …이미터층 15 …이미터 전극
16 …레지스트막(피복층) 16a …공극
16b …절연막(피복막) 17 …도전층
17a …베이스 전극 17b …베이스 콘택트 패드전극
17c …배선부 18 …컬렉터전극
19 …절연막 20e, 20b, 20c …콘택트 플러그 배선
11a …서브 컬렉터층과 동일의 층으로 구성된 층
12a …컬렉터층과 동일의 층으로 구성된 층
13a …베이스층과 동일의 층으로 구성된 층
CHe, CHb, CHc …콘택트 홀 EM …이미터 메사구조
BM …베이스 메사구조 SM …서브 컬렉터구조
PBM …베이스 콘택트 패드용의 베이스 메사구조
PSM …베이스 콘택트 패드용의 서브 컬렉터 메사구조
이하에, 본 발명의 반도체 장치 및 그 제조방법의 실시형태에 대해서, 도면을 참조하여 설명한다.
제 1실시형태
도 1a는 제 1실시형태에 따른 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 평면도이며, 도 1b는 도 1a 중의 X-X'에서의 단면도이다.
예를 들면, 반절연성의 Fe가 도프(dope)된 단결정 InP로 이루는 기판(10) 상에, 막 두께가 500nm정도의 n+형의 InGaAs로 이루는 서브 컬렉터층(11), 막 두께가 500nm정도의 n-형의 InP로 이루는 컬렉터층(12), p+형의 InGaAs로 이루는 베이스층(13), 막 두께가 75nm정도의 n형의 InP로 이루는 이미터층(14), 막 두께가 75nm정도의 n+형의 InGaAs로 이루는 이미터 캡층(도시하지 않음)이 순차적층되어 있으며, 헤테로접합 바이폴러 트랜지스터의 동작영역으로서 기능한다.
서브 컬렉터층(11)은 컬렉터층(12) 보다도 고농도의 도전성 불순물을 함유하고 있고, 컬렉터 인출층으로 된다.
이미터 캡층에 접속하여 이미터전극(15)이 형성되어 있다. 베이스 콘택트형성하기 위해, 이미터 캡층, 이미터층(14)의 일부가 제거되고, 이미터 메사구조(EM)가 형성되어 있다.
또, 베이스층(13)에 접속하여 베이스전극(17a)이 형성되어 있으며,베이스층(13)과 컬렉터층(12)에 베이스 메사구조(BM)가 형성되어 있다.
더욱이, 서브 컬렉터층(11)에 서브 컬렉터 메사구조(SM)(소자분리를 하기 위한 아이솔레이션 메사구조)가 형성되어 있으며, 서브 컬렉터층(11)에 접속하여 컬렉터전극(18)이 형성되어 있다.
여기서, 상기의 베이스 메사구조(BM)의 단부에서 예를 들면 1∼5μm정도의 소정의 간격을 갖고, 컬렉터층과 동일의 층에서 구성된 층(12a) 및 베이스층과 동일의 층에서 구성된 층(13a)에서 구성된 베이스 콘택트 패드용의 베이스 메사구조(PBM)가 형성되어 있고, 그 하층에, 서브 컬렉터층과 동일의 층에서 구성된 층(11a)에서 구성된 베이스 콘택트 패드용의 서브 컬렉터 메사구조(PSM)가 형성되어 있다.
따라서, 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 상면의 높이는, 상기의 베이스 메사구조(BM)의 상면의 높이와 같게 되어 있다.
베이스 콘택트 패드용의 베이스 메사구조(PBM) 상에 베이스 콘택트 패드전극(17b)이 형성되어 있다.
여기서, 베이스전극(17a)의 하층의 베이스층(13)과 베이스 콘택트 패드전극(17b)의 하층의 층(13a)과는 원래 동일의 층이며, 그 상면의 높이는 동일도 되어 있고, 베이스전극(17a)과 베이스 콘택트 패드전극(17b)이 배선부(17c)에 의해 접속된 구성으로 되어 있고, 베이스·컬렉터사이 용량을 저감하기 위해 베이스전극 인출구조로 되어 있다.
베이스 메사구조(BM)와 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 사이에 있고, 도전층(17)의 하부는 공극(16a)으로 되어 있고, 배선부(17c)는 공중에 떠 있는 형태로 되어 있다.
상기의 베이스 콘택트 패드용의 베이스 메사구조(PBM) 및 서브 콜렉터 메사구조(PSM)는, 반절연성의 기판(10)에 의해 트랜지스터부 및 다른 소자와 전기적으로 절연되어 있기 때문에, 그 부분의 용량은 트랜지스터의 기생용량으로서 발생하지 않는다.
상기의 이미터전극(15), 베이스전극(17a)을 포함한 도전층(17), 컬렉터전극(18)은, 예를 들면, Ti/Pt/Au의 적층체에서 형성되어 있다.
여기서, 상기의 베이스 콘택트 패드전극(17b)은, 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM)의 상면의 가장자리(PBMa)근방을 제외하는 영역에 있어서 형성되어 있다. 예를 들면, 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 상면의 가장자리(PBMa)에서 0.5∼2μm정도의 범위를 가지고, 그 내측의 영역에 형성되어 있다.
한편, 상기의 베이스전극(17a)은, 이미터층(14)의 형성영역을 제외하는 베이스층(13)의 가장자리(13b)근방을 제외하는 영역에 있어서 형성되어 있다. 예를 들면, 베이스층(13)의 가장자리(13b)에서 0.5∼2μm정도의 범위를 두고, 그 내측의 영역에 형성되어 있다.
이상과 같이, 헤테로접합 바이폴러 트랜지스터(HBT)가 구성되어 있고, HBT전체를 피복하여 절연막(19)이 형성되어 있고, 절연막(19)에는 이미터전극(15)에 달하는 이미터 콘택트 홀(CHe), 베이스 콘택트 패드전극(17b)에 달하는 베이스 콘택트홀(CHb) 및 컬렉터전극(18)에 달하는 컬렉터 콘택트홀(CHc)이 개구되어 있다.
이미터 콘택트홀(CHe)에는, 이미터전극(15)이 접속하고, 이미터용의 콘택트 플러그배선(20e)이 형성되어 있다.
베이스 콘택트홀(CHb)에는, 베이스 콘택트 패드전극(17b)에 접속하고, 베이스용의 콘택트 플러그배선(10b)이 형성되어 있다.
컬렉터 콘택트홀(CHe)에는, 컬렉터전극(18)에 접속하고, 컬렉터용의 콘택트 플러그배선(20c)이 형성되어 있다.
상기의 본 실시형태에 따른 HBT를 가지는 반도체장치는, 베이스·컬렉터간 용량을 증가시키지 않고, 베이스전극으로부터의 외부 인출용 콘택트 패드를 설치한 구성으로 되어 있고, 디바이스의 고주파 특성의 열화를 방지할 수 있다.
베이스 콘택트 패드용의 베이스 메사구조(PBM)의 상면의 높이는, 상기의 베이스 메사구조(BM)의 상면의 높이와 같은 높이로 되어 있으므로, 그 사이의 베이스 인출하여 사용하여 배선부에 있어서의 에어 브리지(bridge)를 형상 좋게 형성할 수 있다.
또, 베이스 콘택트 패드전극(17b)은, 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM)의 상면의 가장자리(PBMa) 근방을 제외하는 영역에 있어서 형성되고, 더욱 베이스전극(17a)은, 이미터층(14)의 형성영역을 제외하는 베이스층(13)의 가장자리(13b) 근방을 제외하는 영역에 있어서 형성되어 있는 구조로 되어 있고, 후술한 바와 같이, 레지스트막 등의 피복층을 베이스 콘택트 패드용 메사구조체와 베이스 메사구조의 사이에 형성하고, 이것을 형(型)으로서 도전층을 형성하는방법에 의해, 상기 구조의 베이스 콘택트 패드전극(17b) 및 베이스전극(17a)을 용이하게 형성하는 것이 가능하게 되어 있다. 이와 같은 방법에 의해 제조함으로써, 패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 메사형상 이상(異常)의 발생을 억제하고, 메사 에칭의 형상을 양호하게 유지하여 제조할 수 있다.
베이스 메사구조(BM)와 베이스 콘택트 패드용 베이스 메사구조(PBM)의 간격을 1∼5μm로 하여 레이아웃되어 있으므로, HBT의 소자면적을 축소할 수 있다.
또, 배선부(17c)의 막 두께가 0.2∼0.5μm정도로 얇고, 강도가 불충분하기 때문에, 상기의 간격을 너무 열면 배선부(17c)가 파손된 우려가 있고, 이것을 방지하기 위해서도, 베이스 메사구조(BM)와 베이스 콘택트 패드용 베이스 메사구조(PBM)의 간격을 상기 범위로 설정하는 것이 바람직하다.
상기의 본 실시형태에 따른 HBT를 가지는 반도체 장치의 제조방법에 대해서, 도면을 참조하여 설명한다.
우선, 도 2a에 나타낸 바와 같이, 예를 들면, 반절연성의 Fe가 도프된 단결정 InP로 이루는 기판(10) 상에, 예를 들면 MBE(Molecular Beam Epitaxy)법 혹은 MOCVD(Metal Organic Chemical Vapor Deposition)법 등에 의해, 서브 컬렉터층(11)으로서 n+형의 InGaAs, 컬렉터층(12)으로서 n-형의 Inp, 베이스층(13)으로서 p+형의 InGaAs, 이미터층(14)으로서 n형의 InP, 및 이미터 캡층(도시하지 않음)으로서 n+형의 InGaAs를 순차적층한다.
다음에, 도 2b에 나타낸 바와 같이, 예를 들면 리프트 오프법 등에 의해 이미터전극(15)을 형성한다.
다음에, 이미터전극(15)을 패턴가공하기 위해 이용한 도시하지 않은 레지스트막 혹은 이미터전극(15) 등을 마스크로서, 이미터캡층 및 이미터층(14)을 순서적으로 이미터 메사구조(EM)로 가공한다.
이것에 의해, 베이스층(13)의 표면이 노출한다.
상기의 에칭에 있어서, 예를 들면, 이미터캡층의 InGaAs의 에칭에는 인산, 과산화수소수 및 물의 혼합액을 에칭액으로서 사용하고, 이미터층의 InP의 에칭에는 염산과 인산의 혼합액을 사용한다.
다음에, 도 3a에 나타낸 바와같이, 베이스 메사구조(BM) 및 베이스 콘택트 패드용 베이스 메사구조(PBM)의 패턴의 레지스트막(도시하지 않음)을 형성하고, 이것을 마스크로서 에칭하고, 베이스층(13) 및 컬렉터층(12)을 베이스 메사구조(BM)로 가공한다. 동시에, 베이스 콘택트 패드용 베이스 메사구조(PBM)로서, 컬렉터층과 동일의 층으로 구성된 층(12a) 및 베이스층과 동일의 층으로 구성된 층(13a)을 패턴가공한다.
상기와 동일하게, 예를 들면, 베이스층의 InGaAs의 에칭에는 인산, 과산화수소수 및 물의 혼합액을 에칭액으로서 사용하고, 컬렉터층의 InP의 에칭에는 염산과 인산의 혼합액을 이용한다.
다음에, 도 3b에 나타낸 바와 같이, 서브 컬렉터구조(SM) 및 베이스 콘택트 패드용 서브 컬렉터 메사구조(PSM)의 패턴의 레지스트막(도시하지 않음)을 형성하고, 이것을 마스크로서 에칭하고, 서브 컬렉터층(11)을 서브 컬렉터 메사구조(SM)로 가공하여 소자분리한다. 동시에, 베이스 콘택트 패드용 서브 컬렉터 메사구조(PSM)로서, 서브 컬렉터층과 동일의 층으로 구성된 층(11a)을 패턴가공한다.
상기와 동일하게, 예를 들면, 서브 컬렉터층의 InGaAs의 에칭에는 인산, 과산화수소수 및 물의 혼합액을 에칭액으로서 사용하고 있다.
이상과 같이 하여, 헤테로접합 바이폴러 트랜지스터의 동작영역으로서 기능하는 이미터 메사구조(EM), 베이스 메사구조(BM), 서브 컬렉터 메사구조(SM)의 반도체 메사구조체와, 베이스층의 상면의 높이와 같은 높이를 가지고, 표층이 베이스층과 동일의 층으로 구성되어 있는 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM) 및 서브 컬렉터 메사구조(PSM)를, 소정 거리를 이간하여 형성한다.
다음에, 도 4a에 나타낸 바와 같이, 이미터 메사구조(EM), 베이스 메사구조(BM), 서브 컬렉터 메사구조(SM)의 반도체 메사구조체와, 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM) 및 서브 컬렉터 메사구조(PSM)와의 사이에 있어서, 기판(10)상에, 베이스층(13)의 상면의 높이 보다도 높은 상면을 가지고, 적어도 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 상면의 가장자리(PBMa) 근방(가장자리(PBMa)에서 0.5∼2μm정도의 영역)까지를 피복하고, 더욱이는 베이스층(13)의 가장자리(13b) 근방(가장자리(13b)에서 0.5∼2μm정도의 영역)까지를 피복하도록, 피복층으로서 레지스트막(16)을 패턴형성한다.
다음에, 도 4b에 나타낸 바와 같이, 예를 들면 리프트 오프법을 사용한 증착등에 의해, 레지스트막(16)의 상층에, 레지스트막(16)을 형(型)으로서, 0.2∼0.5μm정도의 막 두께의 도전층(17)을 형성한다.
즉, 이미터층(14)의 형성영역을 제외하는 베이스층(13)의 가장자리(13b) 근방을 제외하는 영역의 일부에 있어서 베이스층에 접속하는 베이스전극(17a), 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 상면의 가장자리(PBMa) 근방을 제외하는 영역에서의 베이스 콘택트 패드용 베이스 메사구조의 상층의 베이스 콘택트 패드전극(17b) 및 베이스 전극(17a)과 베이스 콘택트 패드전극(17b)을 접속하는 배선부(17c)를 일체로 형성한다.
다음에, 도 5a에 나타낸 바와 같이, 레지스트막(16)을 제거한다.
이것에 의해, 이미터 메사구조(EM), 베이스 메사구조(BM), 서브 컬렉터 메사구조(SM)의 반도체 메사구조체와 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM) 및 서브 컬렉터 메사구조(PSM)와의 사이에서의 도전층(17)의 하부가 공극(16a)으로 되며, 에어 브리지(bridge)구조로 된다.
다음에, 도 5b에 나타낸 바와 같이, 예를 들면 리프트 오프법을 이용한 증착등에 의해, 서브 컬렉터층(11) 상에 컬렉터전극(18)을 형성한다.
이상에서, 헤테로접합 바이폴러 트랜지스터(HBT)가 구성된다.
다음에, 도 6a에 나타낸 바와 같이, 예를 들면 CVD법에 의해, HBT전체를 피복하여 전면에 산화 실리콘을 퇴적시켜 절연막(19)을 형성한다.
이 때, 배선부(17c)의 하부의 공극(16a)에 일부 절연막이 돌아서 들어가 형성되는 경우도 있지만, 성막조건에 의해서는 돌아서 들어가게 하지 않고 공극이 그대로 남는 것이 가능하다.
다음에, 도 6b에 나타낸 바와 같이, CVD법 등에 의해 절연막(19)을 형성하고, 콘택트 홀의 패턴의 레지스트막을 패턴형성하여 RIE(반응성 이온 에칭) 등의 에칭을 실시하고, 이미터 콘택트 홀(CHe), 베이스 콘택트 홀(CHb) 및 컬렉터 콘택트 홀(CHc)을 개구한다.
이후의 공정으로서, 상기의 각 콘택트 홀 내에 각각 콘택트 플러그 배선(20e), 콘택트 플러그 배선(20b) 및 콘택트 플러그 배선(20c)을 형성한다.
이상에서, 도 1에 나타내는 구조와 동일의 구조의 HBT를 가지는 반도체 장치를 제조할 수 있다.
상기의 본 실시형태에 따른 반도체 장치의 제조방법에 의하면, 베이스 콘택트 패드용의 베이스 메사구조(PBM)의 상면의 높이를 베이스 메사구조(SM)의 상면의 높이와 같게 하고 있으므로, 그 사이의 베이스 인출용의 배선부에서의 에어 브리지를 형상 좋게 형성할 수 있다.
또, 기판의 결정방위에 의한 사이드 에칭특성을 이용한 에칭을 행하지 않고, 메사형상을 형성하고서 베이스 전극(17a), 베이스 콘택트 패드전극(17b) 및 배선부(17c)가 일체화한 도전층(17)을 형성하고 있으므로, 패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 또 베이스 메사 구조를 형성하는 에칭의 때에, 메사 형상 이상(異常)의 원인을 되는 단차가 없는 형태에서 에칭할 수 있고, 메사 형상 이상(異常)의 발생을 억제하고, 메사 에칭의 형상을 양호하게 유지하여 제조할 수 있다.
제 2실시형태
도 7은 제 2실시형태에 따른 헤테로접합 바이폴러 트랜지스터를 가지는 반도체 장치의 단면도이다.
실질적으로 제 1실시형태에 따른 반도체 장치와 동일하지만, 제 1실시형태에 있어서 이미터 메사구조(EM), 베이스 메사구조(BM), 서브 컬렉터 메사구조(SM)의 반도체 메사구조체와 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM) 및 서브 컬렉터 메사구조(PSM)와의 사이에서의 도전층(17)의 하부에 형성된 공극부분에, 산화 실리콘 등의 절연막(16b)이 형성되어 있는 것이 다르다.
본 실시형태에 따른 반도체 장치는, 공기에 비해서 산화 실리콘 등의 절연막의 쪽이 유전율이 높기 때문에 이 부분에서의 정전용량이 약간 상승하지만, 제 1실시형태와 동일하게, 상술한 바와 같이, 산화 실리콘의 절연막 등의 피복층을 베이스 콘택트 패드용 메사구조체와 베이스 메사구조의 사이에 형성하고, 이것을 형(型)으로서 도전층을 형성하는 방법에 의해, 상기 구조의 베이스 콘택트 패드전극(17b) 및 베이스전극(17a)을 용이하게 형성하는 것이 가능하게 되어 있으며, 이 방법에 의해 제조하기 때문에, 패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 메사형상 이상(異常)의 발생을 억제하여 제조할 수 있다.
본 실시형태에 따른 반도체장치는 실질적으로 제 1실시형태와 동일하게 제조할 수 있다.
즉, 제 1실시형태에 있어서 피복층으로서 레지스트막(16)을 패턴형성하는 공정에 있어서, 피복층으로서 산화 실리콘 등의 절연막(16b)을 패턴 형성하고, 피복층의 상층에 피복층을 형(型)으로서 도전층(17)을 형성하는 공정에 있어서는, 상기의 절연막(16b)의 상층에 절연막(16b)을 형(型)으로서 형성하고, 더욱 이것을 제거하지 않고 남긴 이후의 공정을 제 1실시형태와 동일하게 행하는 것으로, 도 7에 나타내는 구조를 형성할 수 있다.
본 실시형태에 관계되는 반도체 장치의 제조방법에 의하면, 제 1실시형태와 동일하게, 기판의 결정방위에 의한 사이드 에칭 특성을 이용한 에칭을 행하지 않으므로, 패턴 레이아웃이나 에칭액의 종류 등에 제약이 없고, 또 베이스 메사구조를 형성하는 에칭의 때에, 메사형상 이상(異常)의 원인으로 되는 단차가 없는 형태로 에칭할 수 있고, 메사형상 이상(異常)의 발생을 억제하여 제조할 수 있다.
본 발명의 반도체 장치는 상기의 실시형태에 한정되지 않는다.
예를 들면, 상기의 실시형태에 있어서는 베이스 콘택트 패드용 메사구조체로서 베이스 메사구조(PBM) 및 서브 컬렉터 메사구조(PSM)를 사용하고 있지만, 이것에 한하지 않고, 베이스 콘택트 패드용에 새로운 메사구조체를 형성하여도 좋다. 단, 이 경우에는 베이스 콘택트 패드용의 메사 구조체의 상면의 높이가 베이스층의 상면의 높이와 같은 높이로 되도록 설계할 필요가 있다.
또, 베이스전극(17a)은, 반듯이 이미터층(14)의 형성영역을 제외하는 베이스층(13)의 가장자리(13b) 근방을 제외하는 영역에 있어서 형성되어 있을 필요는 없고, 적어도 베이스 콘택트 패드전극(17b)에 대해서 베이스 콘택트 패드용 메사구조체인 베이스 메사구조(PBM)의 상면의 가장자리(PBMa) 근방을 제외하는 영역에 있어서 형성되어 있으면 좋다. 단, 베이스전극(17a)에 대해서도 베이스층(13)의 가장자리(13b) 근방을 제외하는 영역에 대해서 형성되어 있는 구성으로 하는 것으로 제조하기 쉽게 구성할 수 있다.
또, 실시형태에 있어서는 npn형의 바이폴러 트랜지스터에 대해서 설명하고 있지만, pnp형에 적용하는 것도 가능하다.
더욱이, 컬렉터층, 베이스층 및 이미터층의 적층체의 메사구조의 형상이나 각 층에 접속하는 전극의 배치 등은, 실시형태에 한정되지 않고, 여러가지의 형상, 배치를 채용할 수 있다.
또, 본 발명은 헤테로접합 바이폴라 트랜지스터에 한하지 않고, 그들 이외의 바이폴러 트랜지스터를 가지는 반도체 장치에 적용할 수 있다.
이 외, 본 발명의 요지를 일탈하지 않은 범위에서 여러가지의 변경이 가능하다.
본 발명의 반도체 장치는, 패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 메사형상 이상(異常)의 발생을 억제하여 제조할 수 있는 반도체 장치이다.
본 발명의 반도체 장치의 제조방법에 의하면, 패턴 레이아웃이나 사용하는 에칭액의 종류 등에 제약이 없고, 메사형상 이상(異常)의 발생을 억제하여 제조할 수 있다.

Claims (12)

  1. 기판에 형성되고, 적어도 컬렉터층, 베이스층 및 상기 베이스층 보다도 좁은 영역에 있어서 형성된 이미터층의 적층체를 포함하고, 바이폴러 트랜지스터의 동작영역으로서 기능하는 반도체 메사(mesa)구조체와,
    상기 기판상에 상기 반도체 메사구조체로부터 이간(離間)하여 형성되고, 상기 베이스층의 상면의 높이와 같은 높이를 가지고 형성된 베이스 콘택트 패드용 메사구조체와,
    상기 이미터층의 형성영역을 제외하는 상기 베이스층의 형성영역의 일부에 있어서 상기 베이스층에 접속하도록 형성된 베이스 전극, 상기 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방을 제외하는 영역에 있어서 상기 베이스 콘택트 패드용 메사구조체의 상층에 형성된 베이스 콘택트 패드전극, 및 상기 베이스전극과 상기 베이스 콘택트 패드전극을 접속하는 배선부가 일체로 형성된 도전층을 가지는 반도체 장치.
  2. 제 1항에 있어서,
    상기 베이스 콘택트 패드용 메사구조체의 표면층은, 상기 베이스층과 동일의 층으로 구성되어 있는 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 메사구조체와 상기 베이스 콘택트 패드용 메사구조체의 사이에 있어서의 상기 도전층의 하부가 공극(空隙)으로 되어 있는 반도체 장치.
  4. 제 1항에 있어서,
    상기 반도체 메사구조체와 상기 베이스 콘택트 패드용 메사구조체의 사이에 있어서의 상기 도전층의 하부에 절연막이 형성되어 있는 반도체 장치.
  5. 제 1항에 있어서,
    상기 베이스전극이, 상기 이미터층의 형성영역을 제외하는 상기 베이스층의 가장자리 근방을 제외하는 영역에 있어서 형성되어 있는 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 메사구조체와 상기 베이스 콘택트 패드용 메사구조체의 간격이 1∼5μm인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 반도체 메사구조체가 화합물 반도체의 적층체로 이루며, 헤테로(hetero)접합 바이폴러 트랜지스터를 가지는 반도체 장치.
  8. 기판에, 이미터층, 베이스층 및 컬렉터층을 포함한 바이폴러 트랜지스터를가지는 반도체 장치의 제조방법이고,
    기판에 적어도 컬렉터층, 베이스층 및 이미터층의 적층체를 형성하는 공정과,
    상기 적층체를 패턴가공하고, 적어도 컬렉터층, 베이스층 및 상기 베이스층 보다도 좁은 영역에 있어서 형성된 이미터층의 적층체를 포함하고, 바이폴러 트랜지스터의 동작영역으로서 기능하는 반도체 메사구조체와, 상기 베이스층의 상면의 높이와 같은 높이를 가지고, 표면층이 상기 베이스층과 동일의 층으로부터 구성되어 있는 베이스 콘택트 패드용 메사구조체를, 소정의 거리를 이간하여 형성하는 공정과,
    상기 반도체 메사 구조체와 상기 베이스 콘택트 패드용 메사구조체의 사이에 있어서, 상기 기판상에 상기 베이스층의 상면의 높이 보다도 높은 상면을 가지고, 적어도 상기 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방까지를 피복하는 피복층을 형성하는 공정과,
    상기 피복층의 상층에, 상기 피복층을 형(型)으로서 도전층을 형성하고, 상기 이미터층의 형성영역을 제외하는 상기 베이스층의 형성영역의 일부에 있어서 상기 베이스층에 접속하는 베이스전극, 상기 베이스 콘택트 패드용 메사구조체의 상면의 가장자리 근방을 제외하는 영역에 있어서의 상기 베이스 콘택트 패드용 메사구조체의 상층의 베이스 콘택트 패드전극, 및 상기 베이스전극과 상기 베이스 콘택트 패드전극을 접속하는 배선부를 일체로 형성하는 공정을 가지는 반도체 장치의 제조방법.
  9. 제 8항에 있어서,
    상기 도전층을 형성하는 공정 후, 상기 피복층을 제거하는 공정을 더욱 가지는 반도체 장치의 제조방법.
  10. 제 8항에 있어서,
    상기 피복층을 형성하는 공정에 있어서, 상기 피복층을 절연막에 의해 형성하는 반도체 장치의 제조방법.
  11. 제 8항에 있어서,
    상기 피복층을 형성하는 공정에 있어서, 상기 반도체 메사구조체의 상기 베이스층의 가장자리 근방까지를 피복하도록 형성하고,
    상기 도전층을 형성하는 공정에 있어서, 상기 이미터층의 형성영역을 제외하는 상기 베이스층의 상기 가장자리 근방을 제외하는 영역에 상기 베이스전극을 형성하는 반도체 장치의 제조방법.
  12. 제 8항에 있어서,
    상기 반도체 메사구조체를 화합물 반도체로부터 형성하고, 헤테로접합 바이폴러 트랜지스터를 형성하는 반도체 장치의 제조방법.
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