JPH0669223A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669223A JPH0669223A JP21903092A JP21903092A JPH0669223A JP H0669223 A JPH0669223 A JP H0669223A JP 21903092 A JP21903092 A JP 21903092A JP 21903092 A JP21903092 A JP 21903092A JP H0669223 A JPH0669223 A JP H0669223A
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Abstract
(57)【要約】 （修正有）
【目的】 ベースメサ、ベース電極、コレクタ電極をマ
スク合せせず自己整合的に形成でき、素子を微細化し高
集積化及び高速化できる半導体装置製造法を提供する。 【構成】 エミッタ層６上に形成したエミッタ電極パタ
ーン９をマスクとしてエミッタ層６をエッチングし、エ
ミッタ層パターン６ａを形成する。エミッタ電極パター
ン９及びエミッタ層パターン６ａの側壁膜１２を形成し
た後、側壁膜をマスクとしてベース層５からサブコレク
タ層３が露出するまでエッチングし、ベース層パターン
５ａ及びコレクタ層パターン４ａ（ベースメサ１３）を
形成する。前記側壁膜１２の下に対応する領域以外の領
域のサブコレクタ層３上にコレクタ電極１４を形成し、
側壁膜１２を除去し、エミッタ電極パターン９下に対応
する領域以外の領域のベース層パターン５ａ上にベース
電極を形成する。
スク合せせず自己整合的に形成でき、素子を微細化し高
集積化及び高速化できる半導体装置製造法を提供する。 【構成】 エミッタ層６上に形成したエミッタ電極パタ
ーン９をマスクとしてエミッタ層６をエッチングし、エ
ミッタ層パターン６ａを形成する。エミッタ電極パター
ン９及びエミッタ層パターン６ａの側壁膜１２を形成し
た後、側壁膜をマスクとしてベース層５からサブコレク
タ層３が露出するまでエッチングし、ベース層パターン
５ａ及びコレクタ層パターン４ａ（ベースメサ１３）を
形成する。前記側壁膜１２の下に対応する領域以外の領
域のサブコレクタ層３上にコレクタ電極１４を形成し、
側壁膜１２を除去し、エミッタ電極パターン９下に対応
する領域以外の領域のベース層パターン５ａ上にベース
電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、電流駆動能力の高いヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）の製造方法等に適用する
ことができ、特に、ベースメサ、ベース電極及びコレク
タ電極をマスク合わせなしで自己整合的に形成して素子
微細化及び高速化を実現することができる半導体装置の
製造方法に関する。
に係り、詳しくは、電流駆動能力の高いヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）の製造方法等に適用する
ことができ、特に、ベースメサ、ベース電極及びコレク
タ電極をマスク合わせなしで自己整合的に形成して素子
微細化及び高速化を実現することができる半導体装置の
製造方法に関する。
【０００２】近年、ＨＢＴにおいては、高集積化及び高
速化を行うために、素子の微細化が必要不可欠となって
いる。特に、ベースメサ、ベース電極及びコレクタ電極
をマスク合わせなしで自己整合的に形成することができ
る半導体装置の製造方法が要求されている。
速化を行うために、素子の微細化が必要不可欠となって
いる。特に、ベースメサ、ベース電極及びコレクタ電極
をマスク合わせなしで自己整合的に形成することができ
る半導体装置の製造方法が要求されている。
【０００３】
【従来の技術】図５は従来のＨＢＴの構造を示す断面図
である。図５において、31はＧａＡｓ（ＩｎＰ）等の基
板であり、32は基板31上に形成されたｉ−ＧａＡｓ（Ｉ
ｎＡｌＡｓ）等のバッファ層であり、33はバッファ層32
上に形成されたｎ+ −ＧａＡｓ（ＩｎＧａＡｓ）等のサ
ブコレクタ層であり、34はサブコレクタ層33上に形成さ
れたｎ−ＧａＡｓ（ＩｎＧａＡｓ）等のコレクタ層であ
る。次いで、35はコレクタ層34上に形成されたｐ+ −Ｇ
ａＡｓ（ＩｎＧａＡｓ）等のベース層であり、36はベー
ス層35上に形成されたｎ−ＡｌＧａＡｓ（ＩｎＡｌＡ
ｓ）等のエミッタ層であり、37はその上のｎ+ −ＩｎＧ
ａＡｓ等のキャップ層38とエミッタ層36の格子整合をと
るためのｎ−ＩｎＧａＡｌＡｓ等の傾斜組成層である。
そして、39はキャップ層38、傾斜組成層37及びエミッタ
層36側壁に形成されたＳｉＯ2 等のサイドウォールとも
言われる側壁絶縁膜であり、40はキャップ層38上に形成
されたＴｉ／Ｐｔ／Ａｕ等のエミッタ電極であり、41は
ベース層35上に形成されたＴｉ／Ｐｔ／Ａｕ等のベース
電極であり、42はサブコレクタ層33上に形成されたＴｉ
／Ｐｔ／Ａｕ等のコレクタ電極である。なお、エミッタ
メサは、キャップ層38、傾斜組成層37及びエミッタ層36
から形成されており、ベースメサはベース層35とコレク
タ層34から形成されている。
である。図５において、31はＧａＡｓ（ＩｎＰ）等の基
板であり、32は基板31上に形成されたｉ−ＧａＡｓ（Ｉ
ｎＡｌＡｓ）等のバッファ層であり、33はバッファ層32
上に形成されたｎ+ −ＧａＡｓ（ＩｎＧａＡｓ）等のサ
ブコレクタ層であり、34はサブコレクタ層33上に形成さ
れたｎ−ＧａＡｓ（ＩｎＧａＡｓ）等のコレクタ層であ
る。次いで、35はコレクタ層34上に形成されたｐ+ −Ｇ
ａＡｓ（ＩｎＧａＡｓ）等のベース層であり、36はベー
ス層35上に形成されたｎ−ＡｌＧａＡｓ（ＩｎＡｌＡ
ｓ）等のエミッタ層であり、37はその上のｎ+ −ＩｎＧ
ａＡｓ等のキャップ層38とエミッタ層36の格子整合をと
るためのｎ−ＩｎＧａＡｌＡｓ等の傾斜組成層である。
そして、39はキャップ層38、傾斜組成層37及びエミッタ
層36側壁に形成されたＳｉＯ2 等のサイドウォールとも
言われる側壁絶縁膜であり、40はキャップ層38上に形成
されたＴｉ／Ｐｔ／Ａｕ等のエミッタ電極であり、41は
ベース層35上に形成されたＴｉ／Ｐｔ／Ａｕ等のベース
電極であり、42はサブコレクタ層33上に形成されたＴｉ
／Ｐｔ／Ａｕ等のコレクタ電極である。なお、エミッタ
メサは、キャップ層38、傾斜組成層37及びエミッタ層36
から形成されており、ベースメサはベース層35とコレク
タ層34から形成されている。
【０００４】この従来の半導体装置の製造方法では、側
壁絶縁膜39が形成されたエミッタメサに対してベース電
極41をマスク合わせなしで自己整合的に形成することで
ベースメサを小さくし、ベース・コレクタ容量を減らし
て高速化を図っている。
壁絶縁膜39が形成されたエミッタメサに対してベース電
極41をマスク合わせなしで自己整合的に形成することで
ベースメサを小さくし、ベース・コレクタ容量を減らし
て高速化を図っている。
【０００５】
【発明が解決しようとする課題】上記したように、従来
の半導体装置の製造方法では、ベース電極41を側壁絶縁
膜39が形成されたエミッタメサに対して自己整合的に形
成しているが、一方ベースメサとコレクタ電極42はマス
ク合わせを利用するマスクパターニングを用いて形成し
ていた。このため、ベースメサとコレクタ電極42を形成
する際、位置合わせ余裕（誤差）を考慮してマスク合わ
せをしなければならず、その分素子が大きくなってしま
い、素子微細化の点で問題があった。
の半導体装置の製造方法では、ベース電極41を側壁絶縁
膜39が形成されたエミッタメサに対して自己整合的に形
成しているが、一方ベースメサとコレクタ電極42はマス
ク合わせを利用するマスクパターニングを用いて形成し
ていた。このため、ベースメサとコレクタ電極42を形成
する際、位置合わせ余裕（誤差）を考慮してマスク合わ
せをしなければならず、その分素子が大きくなってしま
い、素子微細化の点で問題があった。
【０００６】そこで本発明は、ベースメサ、ベース電極
及びコレクタ電極をマスク合わせなしで自己整合的に形
成することができ、素子を微細化して高集積化及び高速
化することができる半導体装置の製造方法を提供するこ
とを目的としている。
及びコレクタ電極をマスク合わせなしで自己整合的に形
成することができ、素子を微細化して高集積化及び高速
化することができる半導体装置の製造方法を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、1導電型の第1の半導
体の層よりなるコレクタ又はエミッタ層、該コレクタ又
はエミッタ層上に反対導電型の第２の半導体層よりなる
ベース層及び該ベース層上に前記第２の半導体と異なる
１導電型の第３の半導体層よりなるエミッタ又はコレク
タ層を形成する工程と、次いで、該１導電型の第３の半
導体層よりなるエミッタ又はコレクタ層上にエミッタ又
はコレクタ電極を形成する工程と、次いで、前記１導電
型の第３の半導体層よりなるエミッタ又はコレクタ層を
エッチング除去するとともにエミッタ又はコレクタ層の
前記エミッタ又はコレクタ電極縁部下部領域をアンダー
エッチングしエミッタ又はコレクタ電極を有する凸状部
よりなるエミッタ又はコレクタ層を形成する工程と、次
いで、該エミッタ又はコレクタ電極及び該エミッタ又は
コレクタ層側壁に側壁膜を形成する工程と、次いで、該
側壁膜をマスクとし、前記反対導電型の第２の半導体層
よりなるベース層から、１導電型のサブコレクタ又はサ
ブエミッタ層が露出するまでエッチングしてベース層及
びコレクタ又はエミッタ層を形成する工程と、次いで、
該側壁膜下に対応する領域以外の領域の該サブコレクタ
又はサブエミッタ層状にコレクタ又はエミッタ電極を形
成する工程と、次いで、該側壁膜を除去する工程と、次
いで、該ベース層上にベース電極を形成する工程を含む
ものである。
の製造方法は上記目的達成のため、1導電型の第1の半導
体の層よりなるコレクタ又はエミッタ層、該コレクタ又
はエミッタ層上に反対導電型の第２の半導体層よりなる
ベース層及び該ベース層上に前記第２の半導体と異なる
１導電型の第３の半導体層よりなるエミッタ又はコレク
タ層を形成する工程と、次いで、該１導電型の第３の半
導体層よりなるエミッタ又はコレクタ層上にエミッタ又
はコレクタ電極を形成する工程と、次いで、前記１導電
型の第３の半導体層よりなるエミッタ又はコレクタ層を
エッチング除去するとともにエミッタ又はコレクタ層の
前記エミッタ又はコレクタ電極縁部下部領域をアンダー
エッチングしエミッタ又はコレクタ電極を有する凸状部
よりなるエミッタ又はコレクタ層を形成する工程と、次
いで、該エミッタ又はコレクタ電極及び該エミッタ又は
コレクタ層側壁に側壁膜を形成する工程と、次いで、該
側壁膜をマスクとし、前記反対導電型の第２の半導体層
よりなるベース層から、１導電型のサブコレクタ又はサ
ブエミッタ層が露出するまでエッチングしてベース層及
びコレクタ又はエミッタ層を形成する工程と、次いで、
該側壁膜下に対応する領域以外の領域の該サブコレクタ
又はサブエミッタ層状にコレクタ又はエミッタ電極を形
成する工程と、次いで、該側壁膜を除去する工程と、次
いで、該ベース層上にベース電極を形成する工程を含む
ものである。
【０００８】本発明においては、１導電型の第１の半導
体層よりなるコレクタ又はエミッタ層形成後、コレクタ
又はエミッタ層を埋め込み、かつ該ベース層上まで平坦
化するように絶縁膜を形成する工程と、次いで、該ベー
ス電極形成後，該エミッタ又はコレクタ層を埋め込み，
かつ該エミッタ又はコレクタ電極まで平坦化するように
絶縁膜を形成する工程を含むようにするのが好ましく、
この時、前記ベース電極を、前記ベース層上及び前記絶
縁膜上に形成する工程を含むようにするのが好ましい。
この場合、ベースメサのベース層上と前記絶縁膜上にま
でベース電極を形成することができ、十分な配線容量を
保ったまま外部に引き出すことができる。このため、ベ
ースメサを自己整合的にできるだけ小さく形成すること
ができる。
体層よりなるコレクタ又はエミッタ層形成後、コレクタ
又はエミッタ層を埋め込み、かつ該ベース層上まで平坦
化するように絶縁膜を形成する工程と、次いで、該ベー
ス電極形成後，該エミッタ又はコレクタ層を埋め込み，
かつ該エミッタ又はコレクタ電極まで平坦化するように
絶縁膜を形成する工程を含むようにするのが好ましく、
この時、前記ベース電極を、前記ベース層上及び前記絶
縁膜上に形成する工程を含むようにするのが好ましい。
この場合、ベースメサのベース層上と前記絶縁膜上にま
でベース電極を形成することができ、十分な配線容量を
保ったまま外部に引き出すことができる。このため、ベ
ースメサを自己整合的にできるだけ小さく形成すること
ができる。
【０００９】本発明に係るエミッタ電極には、ＷＳｉ等
の高融点金属を用いるのが好ましい。
の高融点金属を用いるのが好ましい。
【００１０】
【作用】本発明では、後述する実施例の図１〜４に示す
如く、エミッタキャップ層８上にエミッタ電極パターン
９を形成し、エミッタ電極パターン９をマスクとしてエ
ミッタキャップ層８、傾斜組成層７及びエミッタ層６を
エッチングしてキャップ層パターン８ａ、傾斜組成層パ
ターン７ａ及びエミッタ層パターン６ａからなるエミッ
タメサ11を形成した後、このエミッタメサ11側壁に側壁
絶縁膜12を形成したため、この側壁絶縁膜12がその側壁
に形成されたエミッタメサ11に対してベース層パターン
５ａ及びコレクタ層パターン４ａからなるベースメサ13
をマスク合わせなしで自己整合的に形成することができ
る。このため、従来のマスクパターニングによりベース
メサを形成する場合よりもベースメサ13を微細化するこ
とができるので、ベース・コレクタ接合面積を縮小する
ことができ、ベース・コレクタ容量を大幅に低減でき
る。これは、高速性の指標であるｆT , ｆMAX を大きく
することにつながり高速化を実現することができる。ま
た、エミッタ電極パターン９がその上に形成されたエミ
ッタメサ11に対してベース電極16をマスク合わせなしで
自己整合的に形成することができるため、ベース電極16
とエミッタ・ベース接合の距離を大幅に短縮することが
できる。このため、ベース抵抗を低減することができ
る。更に、側壁絶縁膜12がその上に形成されたベースメ
サ13に対してコレクタ電極となる導電性膜14を自己整合
的に形成することができるため、コレクタを微細化する
ことができる。従って、素子全体を微細化することがで
き、高集積化及び高速化することができる。
如く、エミッタキャップ層８上にエミッタ電極パターン
９を形成し、エミッタ電極パターン９をマスクとしてエ
ミッタキャップ層８、傾斜組成層７及びエミッタ層６を
エッチングしてキャップ層パターン８ａ、傾斜組成層パ
ターン７ａ及びエミッタ層パターン６ａからなるエミッ
タメサ11を形成した後、このエミッタメサ11側壁に側壁
絶縁膜12を形成したため、この側壁絶縁膜12がその側壁
に形成されたエミッタメサ11に対してベース層パターン
５ａ及びコレクタ層パターン４ａからなるベースメサ13
をマスク合わせなしで自己整合的に形成することができ
る。このため、従来のマスクパターニングによりベース
メサを形成する場合よりもベースメサ13を微細化するこ
とができるので、ベース・コレクタ接合面積を縮小する
ことができ、ベース・コレクタ容量を大幅に低減でき
る。これは、高速性の指標であるｆT , ｆMAX を大きく
することにつながり高速化を実現することができる。ま
た、エミッタ電極パターン９がその上に形成されたエミ
ッタメサ11に対してベース電極16をマスク合わせなしで
自己整合的に形成することができるため、ベース電極16
とエミッタ・ベース接合の距離を大幅に短縮することが
できる。このため、ベース抵抗を低減することができ
る。更に、側壁絶縁膜12がその上に形成されたベースメ
サ13に対してコレクタ電極となる導電性膜14を自己整合
的に形成することができるため、コレクタを微細化する
ことができる。従って、素子全体を微細化することがで
き、高集積化及び高速化することができる。
【００１１】
【実施例】以下、本発明を図面に基づいて説明する。図
１〜４は本発明の一実施例に則した半導体装置の製造方
法を説明する図である。図１〜４において、１は半絶縁
性ＩｎＰ（ＧａＡｓ）等の基板であり、２は基板１上に
形成されたｉ−ＩｎＡｌＡｓ（ＧａＡｓ）等のバッファ
層であり、３はバッファ層２上に形成されたｎ+ −Ｉｎ
ＧａＡｓ（ＧａＡｓ）等のサブコレクタ層であり、３ａ
はサブコレクタ層３がエッチングされ形成されたコレク
タメサとなるサブコレクタ層パターンであり、４はサブ
コレクタ層３上に形成されたｉ−ＩｎＧａＡｓ（ｎ−Ｇ
ａＡｓ）等のコレクタ層であり、４ａはコレクタ層４が
エッチングされ形成されたコレクタ層パターンである。
次いで、５はコレクタ層４上に形成されたｐ+ −ＩｎＧ
ａＡｓ（ＧａＡｓ）等のベース層であり、５ａはベース
層５がエッチングされ形成されたベース層パターンであ
り、６はベース層５上に形成されたｎ−ＡｌＧａＡｓ
（ＩｎＡｌＡｓ（ＡｌＧａＡｓ）等のエミッタ層であ
り、６ａはエミッタ層６がエッチングされ形成されたエ
ミッタ層パターンであり、７はその上のｎ+ −ＩｎＧａ
Ａｓ等のキャップ層８とエミッタ層６の格子接合をとる
ためのｎ−ＩｎＧａＡｌＡｓ等の傾斜組成層であり、７
ａは傾斜組成層７がエッチングされ形成された傾斜組成
層パターンであり、８ａはキャップ層８がエッチングさ
れ形成されたキャップ層パターンである。
１〜４は本発明の一実施例に則した半導体装置の製造方
法を説明する図である。図１〜４において、１は半絶縁
性ＩｎＰ（ＧａＡｓ）等の基板であり、２は基板１上に
形成されたｉ−ＩｎＡｌＡｓ（ＧａＡｓ）等のバッファ
層であり、３はバッファ層２上に形成されたｎ+ −Ｉｎ
ＧａＡｓ（ＧａＡｓ）等のサブコレクタ層であり、３ａ
はサブコレクタ層３がエッチングされ形成されたコレク
タメサとなるサブコレクタ層パターンであり、４はサブ
コレクタ層３上に形成されたｉ−ＩｎＧａＡｓ（ｎ−Ｇ
ａＡｓ）等のコレクタ層であり、４ａはコレクタ層４が
エッチングされ形成されたコレクタ層パターンである。
次いで、５はコレクタ層４上に形成されたｐ+ −ＩｎＧ
ａＡｓ（ＧａＡｓ）等のベース層であり、５ａはベース
層５がエッチングされ形成されたベース層パターンであ
り、６はベース層５上に形成されたｎ−ＡｌＧａＡｓ
（ＩｎＡｌＡｓ（ＡｌＧａＡｓ）等のエミッタ層であ
り、６ａはエミッタ層６がエッチングされ形成されたエ
ミッタ層パターンであり、７はその上のｎ+ −ＩｎＧａ
Ａｓ等のキャップ層８とエミッタ層６の格子接合をとる
ためのｎ−ＩｎＧａＡｌＡｓ等の傾斜組成層であり、７
ａは傾斜組成層７がエッチングされ形成された傾斜組成
層パターンであり、８ａはキャップ層８がエッチングさ
れ形成されたキャップ層パターンである。
【００１２】次いで、９、10はキャップ層８上に順次形
成されたＷＳｉ等のエミッタ電極パターン、ＳｉＯ2 等
の絶縁膜パターンであり、11はキャップ層パターン８
ａ、傾斜組成層パターン７ａ及びエミッタ層パターン６
ａから構成されるエミッタメサであり、12はエミッタ電
極パターン９及びエミッタメサ11側壁に形成されたＳｉ
Ｏ2 等のサイドウォールとも言われる側壁絶縁膜であ
り、13はベース層パターン５ａ及びコレクタ層パターン
４ａからなるベースメサである。次いで、14は側壁絶縁
膜12下に対応する領域以外の領域のサブコレクタ層３上
に形成されたＴｉ／Ｐｔ／Ａｕ等のコレクタ電極となる
導電性膜であり、14ａは導電性膜14がエッチングされ形
成されたコレクタ電極パターンであり、15はベースメサ
13及びコレクタ電極パターン14ａを埋め込むようにベー
スメサ13上面まで形成されたポリイミド等の平坦化用の
絶縁膜である。次いで、16はエミッタ電極パターン９上
と絶縁膜15上にまで形成されたＴｉ／Ｐｔ／Ａｕ等のベ
ース電極であり、16ａはベース電極16を形成する際にエ
ミッタ電極パターン９上にも同時に形成されたＴｉ／Ｐ
ｔ／Ａｕ等の導電性膜である。
成されたＷＳｉ等のエミッタ電極パターン、ＳｉＯ2 等
の絶縁膜パターンであり、11はキャップ層パターン８
ａ、傾斜組成層パターン７ａ及びエミッタ層パターン６
ａから構成されるエミッタメサであり、12はエミッタ電
極パターン９及びエミッタメサ11側壁に形成されたＳｉ
Ｏ2 等のサイドウォールとも言われる側壁絶縁膜であ
り、13はベース層パターン５ａ及びコレクタ層パターン
４ａからなるベースメサである。次いで、14は側壁絶縁
膜12下に対応する領域以外の領域のサブコレクタ層３上
に形成されたＴｉ／Ｐｔ／Ａｕ等のコレクタ電極となる
導電性膜であり、14ａは導電性膜14がエッチングされ形
成されたコレクタ電極パターンであり、15はベースメサ
13及びコレクタ電極パターン14ａを埋め込むようにベー
スメサ13上面まで形成されたポリイミド等の平坦化用の
絶縁膜である。次いで、16はエミッタ電極パターン９上
と絶縁膜15上にまで形成されたＴｉ／Ｐｔ／Ａｕ等のベ
ース電極であり、16ａはベース電極16を形成する際にエ
ミッタ電極パターン９上にも同時に形成されたＴｉ／Ｐ
ｔ／Ａｕ等の導電性膜である。
【００１３】そして、17は表面平坦化用のポリイミド等
の絶縁膜であり、18は開口部17ａ内のコレクタ電極14ａ
及び開口部17ｂ内のベース電極16とコンタクトするよう
に形成されたＴｉ／Ａｕ等の導電性膜であり、18ａは導
電性膜18がエッチングされ形成された配線層パターンで
ある。次に、その半導体装置の製造方法について説明す
る。
の絶縁膜であり、18は開口部17ａ内のコレクタ電極14ａ
及び開口部17ｂ内のベース電極16とコンタクトするよう
に形成されたＴｉ／Ａｕ等の導電性膜であり、18ａは導
電性膜18がエッチングされ形成された配線層パターンで
ある。次に、その半導体装置の製造方法について説明す
る。
【００１４】まず、図１（ａ）に示すように、ＭＢＥあ
るいはＭＯＣＶＤ法等によりＩｎＰ基板１上にｉ−Ｉｎ
ＡｌＡｓ、ｎ+ −ＩｎＧａＡｓ、ｉ−ＩｎＧａＡｓ、ｐ
+ −ＩｎＧａＡｓ、ｎ−ＩｎＡｌＡｓ、ｎ−ＩｎＡｌＡ
ｓｎ−ＩｎＧａＡｌＡｓ及びｎ+ −ＩｎＧａＡｓを順次
堆積して膜厚２０００Åのｉ−ＩｎＡｌＡｓバッファ層
２、膜厚３５００Åのｎ+ −ＩｎＧａＡｓサブコレクタ
層３、膜厚３０００Åのｎ−ＩｎＧａＡｓコレクタ層
４、膜厚７００Åのｐ+ −ＩｎＧａＡｓベース層５、膜
厚１２００Åのｎ−ＩｎＡｌＡｓエミッタ層６、膜厚５
００Åのｎ−ＩｎＧａＡｌＡｓ傾斜組成層７及び膜厚１
５００Åのｎ+ −ＩｎＧａＡｓキャップ層８を形成す
る。
るいはＭＯＣＶＤ法等によりＩｎＰ基板１上にｉ−Ｉｎ
ＡｌＡｓ、ｎ+ −ＩｎＧａＡｓ、ｉ−ＩｎＧａＡｓ、ｐ
+ −ＩｎＧａＡｓ、ｎ−ＩｎＡｌＡｓ、ｎ−ＩｎＡｌＡ
ｓｎ−ＩｎＧａＡｌＡｓ及びｎ+ −ＩｎＧａＡｓを順次
堆積して膜厚２０００Åのｉ−ＩｎＡｌＡｓバッファ層
２、膜厚３５００Åのｎ+ −ＩｎＧａＡｓサブコレクタ
層３、膜厚３０００Åのｎ−ＩｎＧａＡｓコレクタ層
４、膜厚７００Åのｐ+ −ＩｎＧａＡｓベース層５、膜
厚１２００Åのｎ−ＩｎＡｌＡｓエミッタ層６、膜厚５
００Åのｎ−ＩｎＧａＡｌＡｓ傾斜組成層７及び膜厚１
５００Åのｎ+ −ＩｎＧａＡｓキャップ層８を形成す
る。
【００１５】次に、図１（ｂ）に示すように、ＣＶＤ法
等によりキャップ層８上にＷＳｉ、ＳｉＯ2 を順次堆積
してエミッタ電極となる高融点金属膜及び膜厚６０００
Åの絶縁膜を形成し、絶縁膜上にレジストを塗布し、露
光・現像によりエミッタ電極に対応する領域が残るよう
にレジストパターニングを行ってレジストマスクを形成
し、このレジストマスクを用い、ＲＩＥ等によりＳｉＯ
2 絶縁膜及びＷＳｉ高融点金属膜を異方性エッチングし
てＳｉＯ2 絶縁膜10及びＷＳｉエミッタ電極９を形成す
る。次いで、レジストマスクを除去する。なお、このレ
ジストマスクはここでは除去せずに次の工程のウェット
エッチング後に除去してもよい。
等によりキャップ層８上にＷＳｉ、ＳｉＯ2 を順次堆積
してエミッタ電極となる高融点金属膜及び膜厚６０００
Åの絶縁膜を形成し、絶縁膜上にレジストを塗布し、露
光・現像によりエミッタ電極に対応する領域が残るよう
にレジストパターニングを行ってレジストマスクを形成
し、このレジストマスクを用い、ＲＩＥ等によりＳｉＯ
2 絶縁膜及びＷＳｉ高融点金属膜を異方性エッチングし
てＳｉＯ2 絶縁膜10及びＷＳｉエミッタ電極９を形成す
る。次いで、レジストマスクを除去する。なお、このレ
ジストマスクはここでは除去せずに次の工程のウェット
エッチング後に除去してもよい。
【００１６】次に、図１（ｃ）に示すように、絶縁膜パ
ターン10及びエミッタ電極パターン９をマスクとし、リ
ン酸系等の溶液でキャップ層８、傾斜組成層７及びエミ
ッタ層６をウェットエッチングして、キャップ層８ａ、
傾斜組成層７ａ及びエミッタ層６ａを形成する。この
時、キャップ層８ａ、傾斜組成層７ａ及びエミッタ層６
ａからなるエミッタメサ11が形成される。エミッタメサ
11は、ウェットエッチングによりサイドエッチングが入
るため、マスクのエミッタ電極パターン９幅よりも小さ
い幅で形成される。
ターン10及びエミッタ電極パターン９をマスクとし、リ
ン酸系等の溶液でキャップ層８、傾斜組成層７及びエミ
ッタ層６をウェットエッチングして、キャップ層８ａ、
傾斜組成層７ａ及びエミッタ層６ａを形成する。この
時、キャップ層８ａ、傾斜組成層７ａ及びエミッタ層６
ａからなるエミッタメサ11が形成される。エミッタメサ
11は、ウェットエッチングによりサイドエッチングが入
るため、マスクのエミッタ電極パターン９幅よりも小さ
い幅で形成される。
【００１７】次に、図２（ｄ）に示すように、ＣＶＤ法
等により全面にＳｉＯ2 を堆積して膜厚１μｍの絶縁膜
を形成した後、ＲＩＥ等により絶縁膜を異方性エッチン
グしてエミッタ電極パターン９及びエミッタメサ11側壁
に側壁絶縁膜12を形成する。この時、図２（ｄ）に示す
如く、エミッタ電極パターン９上にはＳｉＯ2 膜を薄く
残した状態にしているが、このように、エミッタ電極９
上にＳｉＯ2 膜を薄く残してエッチングを止めているの
は、上記ドライエッチング時のエミッタ電極パターン９
へのダメージを受け難くすることができ好ましいからで
ある。なお、エミッタ電極パターン９表面を露出するま
でエッチングして次の工程に移ってもよいのは言うまで
もない。
等により全面にＳｉＯ2 を堆積して膜厚１μｍの絶縁膜
を形成した後、ＲＩＥ等により絶縁膜を異方性エッチン
グしてエミッタ電極パターン９及びエミッタメサ11側壁
に側壁絶縁膜12を形成する。この時、図２（ｄ）に示す
如く、エミッタ電極パターン９上にはＳｉＯ2 膜を薄く
残した状態にしているが、このように、エミッタ電極９
上にＳｉＯ2 膜を薄く残してエッチングを止めているの
は、上記ドライエッチング時のエミッタ電極パターン９
へのダメージを受け難くすることができ好ましいからで
ある。なお、エミッタ電極パターン９表面を露出するま
でエッチングして次の工程に移ってもよいのは言うまで
もない。
【００１８】次に、図２（ｅ）に示すように、側壁絶縁
膜12をマスクとし、リン酸系等の溶液でベース層５から
サブコレクタ層３が露出するまでウェットエッチングし
てベース層パターン５ａ及びコレクタ層パターン４ａを
形成する。この時、ベース層パターン５ａ及びコレクタ
層パターン４ａからなるベースメサ13が形成される。ま
た、ベースメサ13は、ウェットエッチングによりサイド
エッチングが入るため、マスクの側壁絶縁膜12の両端の
幅よりも小さい幅で形成される。次いで、蒸着法等によ
り側壁絶縁膜12下に対応する領域以外の領域のサブコレ
クタ層３上にＴｉ／Ｐｔ／Ａｕ／Ｔｉ（膜厚１００Å／
５００Å／１３００Å／１００Å）を堆積して膜厚２０
００Åのコレクタ電極となる導電性膜14を形成する。こ
の時、側壁絶縁膜12上にもコレクタ電極となる導電性膜
14が形成される。
膜12をマスクとし、リン酸系等の溶液でベース層５から
サブコレクタ層３が露出するまでウェットエッチングし
てベース層パターン５ａ及びコレクタ層パターン４ａを
形成する。この時、ベース層パターン５ａ及びコレクタ
層パターン４ａからなるベースメサ13が形成される。ま
た、ベースメサ13は、ウェットエッチングによりサイド
エッチングが入るため、マスクの側壁絶縁膜12の両端の
幅よりも小さい幅で形成される。次いで、蒸着法等によ
り側壁絶縁膜12下に対応する領域以外の領域のサブコレ
クタ層３上にＴｉ／Ｐｔ／Ａｕ／Ｔｉ（膜厚１００Å／
５００Å／１３００Å／１００Å）を堆積して膜厚２０
００Åのコレクタ電極となる導電性膜14を形成する。こ
の時、側壁絶縁膜12上にもコレクタ電極となる導電性膜
14が形成される。
【００１９】次に、図２（ｅ）に示すように、全面にレ
ジストを塗布し、露光・現像によりコレクタ電極が形成
される領域に対応する領域が残るようにレジストパター
ニングを行ってレジストマスクを形成し、イオンミリン
グ法、ＲＩＥ法等によりこのレジストマスクを用い、導
電性膜14を異方性エッチングしてコレクタ電極パターン
14ａを形成する。次いで、レジストマスクを除去する。
次いで、コレクタ電極14ａ形成後、このコレクタ電極14
ａ及び導電性膜14をマスクとし、リン酸系等の溶液でサ
ブコレクタ層３からバッファ層２が露出するまでウェッ
トエッチングしてコレクタメサとなるサブコレクタ層パ
ターン３ａを形成する。
ジストを塗布し、露光・現像によりコレクタ電極が形成
される領域に対応する領域が残るようにレジストパター
ニングを行ってレジストマスクを形成し、イオンミリン
グ法、ＲＩＥ法等によりこのレジストマスクを用い、導
電性膜14を異方性エッチングしてコレクタ電極パターン
14ａを形成する。次いで、レジストマスクを除去する。
次いで、コレクタ電極14ａ形成後、このコレクタ電極14
ａ及び導電性膜14をマスクとし、リン酸系等の溶液でサ
ブコレクタ層３からバッファ層２が露出するまでウェッ
トエッチングしてコレクタメサとなるサブコレクタ層パ
ターン３ａを形成する。
【００２０】次に、図３（ｇ）に示すように、全面にス
ピンコート法によりポリイミドを塗布して絶縁膜15を形
成し、ＲＩＥ等により絶縁膜15をベースメサ13上面まで
エッチバックして表面を平坦化する。この時、ベースメ
サ13及びコレクタ電極14ａが絶縁膜15で埋め込まれる。
次に、図３（ｈ）に示すように、エミッタ電極９が形成
されている領域とベース電極が形成される領域以外の領
域に２層レジストを形成し、この２層レジストをマスク
とし、蒸着法等により（エミッタ電極９と２層レジスト
間の）ベース層５ａ及び絶縁膜15上にＴｉ／Ｐｔ／Ａｕ
／Ｔｉ（膜厚１００Å／３００Å／１３００Å／１００
Å）を堆積して膜厚２０００Åのベース電極16を形成す
る。この時、エミッタ電極パターン９及び２層レジスト
上にもＴｉ／Ｐｔ／Ａｕ／Ｔｉ等からなる導電性膜16ａ
が形成される。次いで、２層レジストを除去する。この
時、２層レジスト上に形成された導電性膜16ａも除去さ
れる。
ピンコート法によりポリイミドを塗布して絶縁膜15を形
成し、ＲＩＥ等により絶縁膜15をベースメサ13上面まで
エッチバックして表面を平坦化する。この時、ベースメ
サ13及びコレクタ電極14ａが絶縁膜15で埋め込まれる。
次に、図３（ｈ）に示すように、エミッタ電極９が形成
されている領域とベース電極が形成される領域以外の領
域に２層レジストを形成し、この２層レジストをマスク
とし、蒸着法等により（エミッタ電極９と２層レジスト
間の）ベース層５ａ及び絶縁膜15上にＴｉ／Ｐｔ／Ａｕ
／Ｔｉ（膜厚１００Å／３００Å／１３００Å／１００
Å）を堆積して膜厚２０００Åのベース電極16を形成す
る。この時、エミッタ電極パターン９及び２層レジスト
上にもＴｉ／Ｐｔ／Ａｕ／Ｔｉ等からなる導電性膜16ａ
が形成される。次いで、２層レジストを除去する。この
時、２層レジスト上に形成された導電性膜16ａも除去さ
れる。
【００２１】次に、図３（ｉ）に示すように、全面にス
ピンコート法によりポリイミドを塗布して絶縁膜17を形
成し、ＲＩＥ等により絶縁膜17を導電性膜16ａが露出す
るまでエッチバックして表面を平坦化する。次に、図４
（ｊ）に示すように、ＲＩＥ等により絶縁膜17をエッチ
ングしてコレクタ電極パターン14ａが露出される開口部
17ａを形成するとともに、絶縁膜17をエッチングしてベ
ース電極16が露出される開口部17ｂを形成した後、蒸着
法等により開口部17ａ内のコレクタ電極14ａ、開口部17
ｂ内のベース電極16とコンタクトするようにＴｉ／Ａｕ
を堆積して膜厚1.２μｍの導電性膜18を形成する。
ピンコート法によりポリイミドを塗布して絶縁膜17を形
成し、ＲＩＥ等により絶縁膜17を導電性膜16ａが露出す
るまでエッチバックして表面を平坦化する。次に、図４
（ｊ）に示すように、ＲＩＥ等により絶縁膜17をエッチ
ングしてコレクタ電極パターン14ａが露出される開口部
17ａを形成するとともに、絶縁膜17をエッチングしてベ
ース電極16が露出される開口部17ｂを形成した後、蒸着
法等により開口部17ａ内のコレクタ電極14ａ、開口部17
ｂ内のベース電極16とコンタクトするようにＴｉ／Ａｕ
を堆積して膜厚1.２μｍの導電性膜18を形成する。
【００２２】そして、導電性膜18をパターニングするこ
とにより開口部17ａ内のコレクタ電極パターン14ａ、及
び開口部17ｂ内のベース電極16と各々コンタクトされる
配線層パターン18ａを形成することにより、図４（ｋ）
に示すような半導体装置を得ることができる。このよう
に、本実施例では、キャップ層８上にエミッタ電極パタ
ーン９を形成し、このエミッタ電極パターン９をマスク
としてキャップ層８、傾斜組成層７及びエミッタ層６を
エッチングしてキャップ層パターン８ａ、傾斜組成層パ
ターン７ａ及びエミッタ層パターン６ａからなるエミッ
タメサ11を形成した後、エミッタメサ11側壁に側壁絶縁
膜12を形成したため、この側壁絶縁膜12が形成されたエ
ミッタメサ11に対してベース層パターン５ａ及びコレク
タ層パターン４ａからなるベースメサ13をマスク合わせ
なしで自己整合的に形成することができる。このため、
従来のマスク合わせを用いるマスクパターニングにより
ベースメサを形成する場合よりもベースメサ13を微細化
することができるので、ベース・コレクタ接合面積を縮
小することができ、ベース・コレクタ容量を大幅に低減
することできる。これは、高速性の指標であるｆT , ｆ
MAX を大きくすることにつながり高速化を実現すること
ができる。また、エミッタ電極パターン９がその上に形
成されたエミッタメサ11に対してベース電極16をマスク
合わせなしで自己整合的に形成することができるため、
ベース電極16とエミッタ・ベース接合の距離を大幅に短
縮することができる。このため、ベース抵抗を低減する
ことができる。また、側壁絶縁膜12がその上に形成され
たベースメサ13に対してコレクタ電極となる導電性膜14
を自己整合的に形成することができるため、コレクタを
微細化することができる。しかも、この導電性膜14がパ
ターニングされたコレクタ電極パターン14ａをマスクと
してコレクタメサとなるサブコレクタ層パターン３ａを
形成することができるため、従来のマスクパターニング
でコレクタメサを形成する場合よりもベースメサに対し
てコレクタメサを接近させることができる。従って、素
子全体を微細化でき、高集積化及び高速化することがで
きる。
とにより開口部17ａ内のコレクタ電極パターン14ａ、及
び開口部17ｂ内のベース電極16と各々コンタクトされる
配線層パターン18ａを形成することにより、図４（ｋ）
に示すような半導体装置を得ることができる。このよう
に、本実施例では、キャップ層８上にエミッタ電極パタ
ーン９を形成し、このエミッタ電極パターン９をマスク
としてキャップ層８、傾斜組成層７及びエミッタ層６を
エッチングしてキャップ層パターン８ａ、傾斜組成層パ
ターン７ａ及びエミッタ層パターン６ａからなるエミッ
タメサ11を形成した後、エミッタメサ11側壁に側壁絶縁
膜12を形成したため、この側壁絶縁膜12が形成されたエ
ミッタメサ11に対してベース層パターン５ａ及びコレク
タ層パターン４ａからなるベースメサ13をマスク合わせ
なしで自己整合的に形成することができる。このため、
従来のマスク合わせを用いるマスクパターニングにより
ベースメサを形成する場合よりもベースメサ13を微細化
することができるので、ベース・コレクタ接合面積を縮
小することができ、ベース・コレクタ容量を大幅に低減
することできる。これは、高速性の指標であるｆT , ｆ
MAX を大きくすることにつながり高速化を実現すること
ができる。また、エミッタ電極パターン９がその上に形
成されたエミッタメサ11に対してベース電極16をマスク
合わせなしで自己整合的に形成することができるため、
ベース電極16とエミッタ・ベース接合の距離を大幅に短
縮することができる。このため、ベース抵抗を低減する
ことができる。また、側壁絶縁膜12がその上に形成され
たベースメサ13に対してコレクタ電極となる導電性膜14
を自己整合的に形成することができるため、コレクタを
微細化することができる。しかも、この導電性膜14がパ
ターニングされたコレクタ電極パターン14ａをマスクと
してコレクタメサとなるサブコレクタ層パターン３ａを
形成することができるため、従来のマスクパターニング
でコレクタメサを形成する場合よりもベースメサに対し
てコレクタメサを接近させることができる。従って、素
子全体を微細化でき、高集積化及び高速化することがで
きる。
【００２３】なお、上記実施例では、ＩｎＧａＡｓ／Ｇ
ａＡｓ系の化合物半導体を用いて構成する場合について
説明したが、例えばＡｌＧａＡｓ／ＧａＡｓ系等の化合
物半導体で構成してもよいし、これら以外の化合物半導
体を用いてもよい。また、化合物半導体には限らず、Ｓ
ｉＧｅ等の半導体で構成してもよい。上記実施例では、
コレクタ層４にｎ−ＧａＡｓあるいはｉ−ＩｎＧａＡｓ
を用いたが、これには限らず、例えばｉ−ＧａＡｓやｎ
−ＩｎＧａＡｓ等を用いてもよい。
ａＡｓ系の化合物半導体を用いて構成する場合について
説明したが、例えばＡｌＧａＡｓ／ＧａＡｓ系等の化合
物半導体で構成してもよいし、これら以外の化合物半導
体を用いてもよい。また、化合物半導体には限らず、Ｓ
ｉＧｅ等の半導体で構成してもよい。上記実施例では、
コレクタ層４にｎ−ＧａＡｓあるいはｉ−ＩｎＧａＡｓ
を用いたが、これには限らず、例えばｉ−ＧａＡｓやｎ
−ＩｎＧａＡｓ等を用いてもよい。
【００２４】上記実施例では、エミッタ電極パターン９
上の堆積物及びエミッタメサ11側壁の側壁絶縁膜12にＳ
ｉＯ2 を用いたが、これには限らず、例えばＳｉＮｘ等
を用いてもよい。上記実施例では、エピ構造は上からエ
ミッタ、ベース、コレクタとなっているがこれには限ら
ず上からコレクタ、ベース、エミッタの順のコレクタア
ップ構造であってもよい。
上の堆積物及びエミッタメサ11側壁の側壁絶縁膜12にＳ
ｉＯ2 を用いたが、これには限らず、例えばＳｉＮｘ等
を用いてもよい。上記実施例では、エピ構造は上からエ
ミッタ、ベース、コレクタとなっているがこれには限ら
ず上からコレクタ、ベース、エミッタの順のコレクタア
ップ構造であってもよい。
【００２５】上記実施例では、ヘテロ接合バイポーラト
ランジスタを例にとっているが、これには限らずその他
のメサを有する半導体装置であってもよい。
ランジスタを例にとっているが、これには限らずその他
のメサを有する半導体装置であってもよい。
【００２６】
【発明の効果】本発明によれば、ベースメサ、ベース電
極及びコレクタ電極をマスク合わせなしで自己整合的に
形成することができ、素子を微細化して高速化すること
ができるという効果がある。
極及びコレクタ電極をマスク合わせなしで自己整合的に
形成することができ、素子を微細化して高速化すること
ができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図４】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図５】従来例のＨＢＴの構造を示す断面図である。
【符号の説明】 １ 基板 ２ バッファ層 ３ サブコレクタ層 ３ａ サブコレクタ層 ４ コレクタ層 ４ａ コレクタ層 ５ ベース層 ５ａ ベース層 ６ エミッタ層 ６ エミッタ層 ７ 傾斜組成層 ７ａ 傾斜組成層 ８ キャップ層 ８ａ キャップ層 ９ エミッタ電極 10 絶縁膜 11 メミッタメサ 12 側壁絶縁膜 13 ベースメサ 14 導電性膜 14ａ コレクタ電極 15 絶縁膜 16 ベース電極 16ａ 導電性膜 17 絶縁膜 17ａ 開口部 17ｂ 開口部 18 導電性膜 18ａ 配線層
Claims (3)
- 【請求項１】 １導電型の第１の半導体の層よりなるコ
レクタ又はエミッタ層（４）、該コレクタ又はエミッタ
層（４）上に反対導電型の第２の半導体層よりなるベー
ス層（５）及び該ベース層（５）上に前記第２の半導体
と異なる１導電型の第３の半導体層よりなるエミッタ又
はコレクタ層（６）を形成する工程と、 次いで、該１導電型の第３の半導体層よりなるエミッタ
又はコレクタ層上にエミッタ又はコレクタ電極（９）を
形成する工程と、 次いで、該エミッタ又はコレクタ電極（９）をマスクと
し、前記１導電型の第３の半導体層よりなるエミッタ又
はコレクタ層（６）をエッチング除去するとともにエミ
ッタ又はコレクタ層（６）の前記エミッタ又はコレクタ
電極（９）縁部下部領域をアンダーエッチングしエミッ
タ又はコレクタ電極（９）を有する凸状部よりなるエミ
ッタ又はコレクタ層（６ａ）を形成する工程と、 次いで、該エミッタ又はコレクタ電極（９）及び該エミ
ッタ又はコレクタ層（６ａ）側壁に側壁膜（12）を形成
する工程と、 次いで、該側壁膜（12）をマスクとし、前記反対導電型
の第２の半導体層よりなるベース層（５）から、１導電
型のサブコレクタ又はサブエミッタ層（３）が露出する
までエッチングしてベース層（５ａ）及びコレクタ又は
エミッタ層（４ａ）を形成する工程と、 次いで、該側壁膜（12）下に対応する領域以外の領域の
該サブコレクタ又はサブエミッタ層（３）上にコレクタ
又はエミッタ電極（１４）を形成する工程と、 次いで、該側壁膜（12）を除去する工程と、 次いで、該ベース層（５ａ）上にベース電極（16）を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 １導電型の第１の半導体層よりなるコレ
クタ又はエミッタ層（14ａ）形成後、コレクタ又はエミ
ッタ層（14ａ）を埋め込み、かつ該ベース層（５ａ）上
まで平坦化するように絶縁膜（15）を形成する工程と、 次いで、該ベース電極（16）形成後、該エミッタ又はコ
レクタ層（６ａ）を埋め込み、かつ該エミッタ又はコレ
クタ電極（９）上まで平坦化するように絶縁膜（17）を
形成する工程を含むことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記ベース電極（14）を、前記ベース層
（５）上及び前記絶縁膜（15）上に形成する工程を含む
ことを特徴とする請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903092A JP3244795B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903092A JP3244795B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669223A true JPH0669223A (ja) | 1994-03-11 |
| JP3244795B2 JP3244795B2 (ja) | 2002-01-07 |
Family
ID=16729157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21903092A Expired - Fee Related JP3244795B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244795B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310368B1 (en) | 1998-07-02 | 2001-10-30 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating same |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
-
1992
- 1992-08-18 JP JP21903092A patent/JP3244795B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310368B1 (en) | 1998-07-02 | 2001-10-30 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating same |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
| CN110998807B (zh) * | 2017-08-01 | 2023-12-01 | 株式会社村田制作所 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3244795B2 (ja) | 2002-01-07 |
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