JP3536840B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、ヘテロ接合型バイポーラト
ランジスタを能動素子とする半導体装置の製造方法に関
する。

【０００２】

【従来の技術】ヘテロ接合型バイポーラトランジスタ
（以下、ＨＢＴという）は、高速動作が期待されている
能動素子である。ＨＢＴは、広禁制帯幅のエミッタを設
けることにより、電子に対してはバリアとならず、ホー
ルに対してのみバリアとなる構造を有し、トランジスタ
の電流増幅率と高周波特性の向上を図っている。特に、
InP/InGaAs系のＨＢＴは、GaAs系のＨＢＴにおける高速
動作の妨げとなる不純物準位の問題が解決され、１０Ｇ
Ｈｚ以上の帯域で大振幅動作を行う回路への適用が期待
されている。

【０００３】図１は、従来のＨＢＴを製造するためのエ
ピタキシャルウェハを示す断面図である。第１工程で
は、半絶縁性ＩｎＰ基板１１上に、表１に示す各層を成
長させる。成長法としては、ＯＭＶＰＥ（Organo-Metal
lic Vapor-Phase Epitaxy）、ＭＢＥ（Molecular Beam
Epitaxy）なとが用いられている。

【０００４】

【表１】

【０００５】図２は、従来のＨＢＴの製造方法における
第２工程を示す断面図である。以下、第６工程までの素
子形成プロセスを、プロセス前工程という。エピタキシ
ャルウェハに電極金属、配線金属などを形成するため
に、位置の基準点となる位置合わせマーク２１を形成す
る。位置合わせマーク２１は、ＨＢＴを形成しない領域
に形成する。

【０００６】図３は、従来のＨＢＴの製造方法における
第３工程を示す断面図である。位置合わせマーク２１を
使用して、ドライエッチングまたはドライエッチングと
ウェットエッチングの併用により、エミッタメサ２２を
形成する。エミッタメサ２２は、＜０１／１＞方向に形
成することで、その側面が逆台形状、いわゆる逆メサ構
造となる。

【０００７】図４は、従来のＨＢＴの製造方法における
第４工程を示す断面図である。位置合わせマーク２１を
使用して、コレクタメサ２３を形成する。このようにし
て、ＨＢＴ間相互の絶縁を行う。

【０００８】図５は、従来のＨＢＴの製造方法における
第５工程を示す断面図である。エピタキシャルウェハ全
面に、絶縁膜２５を形成する。絶縁膜２５は、パシベー
ション膜または保護膜ともいう。

【０００９】図６は、従来のＨＢＴの製造方法における
第６工程を示す断面図である。エミッタ、コレクタ、ベ
ースの各電極２６ａ〜２６ｄを形成する。第４工程で形
成した絶縁膜２５をエッチングより除去して電極金属を
形成する。エミッタ電極２６ａとベース電極２６ｃ，２
６ｄとは、逆メサ構造のエミッタメサ２２により、自己
整合的に分離することができる。以上の工程により、単
独のＨＢＴが完成する。集積回路を構成するためには、
基板１１上に多数形成された個々のＨＢＴを相互に結線
しなければならない。

【００１０】図７は、従来のＨＢＴの集積回路を構成す
るための第１工程を示す断面図である。以下、第２工程
までの配線プロセスを、プロセス後工程という。エピタ
キシャルウェハ全面に、絶縁膜３１を形成した後、位置
合わせマーク２１を使用して、バイアホール３２ａ〜３
２ｄを各電極２６ａ〜２６ｄの上に形成する。エッチン
グされたパターン中には、バイアホール金属３３ａ〜３
３ｄを埋め込む。バイアホール金属３３ａ〜３３ｄの埋
め込みには、リフトオフ法が用いられている。リフトオ
フ法は、バイアホール３２ａ〜３２ｄを形成したレジス
トに従って、バイアホール３２ａ〜３２ｄ内とレジスト
上に、電極金属を蒸着する。次に、レジストを有機溶剤
で溶かすことにより、レジスト上の余剰金属も除去する
方法である。

【００１１】図８は、従来のＨＢＴの集積回路を構成す
るための第２工程を示す断面図である。絶縁膜３４を形
成した後、位置合わせマーク２１を使用して、配線パタ
ーンをレジストで形成する。絶縁膜３４をエッチングで
除去し、除去した個所にリフトオフ法により配線金属を
形成する。配線パターンは、２層にすることが一般的で
ある。このようにして、基板１１上に多数形成された個
々のＨＢＴを相互に結線し、集積回路を構成する。

【００１２】プロセス後工程における配線の形成方法と
して、リフトオフ法の他に、例えばミリング法が知られ
ている。また、バイアホールには金属を埋め込んだが、
Ｓｉ集積回路のように、金属を使用しない配線も行われ
ている。

【００１３】

【発明が解決しようとする課題】ＨＢＴの集積回路を高
速動作させるためには、能動素子のサイズを小さくし
て、寄生容量を小さくすることも必要である。現在、In
P/InGaAs系のＨＢＴは、第３工程で形成されるエミッタ
メサの幅が１．５μｍ以下になっている。エミッタ電極
は、第６工程で自己整合的に位置合わせがなされ、寸法
的な制約はない。しかし、エミッタ電極と接続するバイ
アホールのパターンは、正確にエミッタメサ上に位置合
わせすることが必要である。

【００１４】従来の製造方法において、各電極の上に形
成するバイアホールの形成工程では、位置合わせマーク
２１を使用した位置合わせの余裕が乏しい。例えば、位
置合わせ精度が典型的な値である±０．１μｍとする
と、エミッタメサのズレとバイアホールのズレとが重な
り、最悪０．２μｍのズレが生ずる。エミッタメサの幅
は、ますます狭くなっており、位置合わせ精度が高周波
特性の向上を阻害するという問題があった。

【００１５】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、位置合わせマーク
とエミッタメサとを同時に形成することにより作製誤差
を低減して、トランジスタの高周波特性を向上する半導
体装置の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、半絶縁
性の基板上に、第１導電型のサブコレクタ層と、第１導
電型のコレクタ層と、第２導電型のベース層と、前記サ
ブコレクタ層と前記コレクタ層と前記ベース層とを構成
する半導体材料の禁制帯幅よりも大きい禁制帯幅を有す
る第１導電型のエミッタ層と、第１導電型のエミッタコ
ンタクト層とを順次成長させる第１工程と、位置合わせ
マークおよびエミッタメサを、前記エミッタコンタクト
層に形成する第２工程とを備え、前記位置合わせマーク
により位置合わせをしたパターンにより、ベースメサと
コレクタメサとを形成し、電極とバイアホールを形成す
ることにより、能動素子を構成することを特徴とする。

【００１７】この構成によれば、位置合わせマークとエ
ミッタメサとを同時に形成することにより、エミッタメ
サに対するバイアホールの誤差は、バイアホールのズレ
のみとなり半減することができる。

【００１８】請求項２に記載の発明は、請求項１に記載
の前記第２工程は、前記エミッタコンタクト層に対して
１００〜５００ｎｍエッチングを行うことを特徴とす
る。

【００１９】請求項３に記載の発明は、請求項１または
２に記載の前記第２工程は、前記エミッタコンタクト層
と前記エミッタ層とのエッチング液に対するエッチング
レートの比率が２０以上であることを特徴とする。

【００２０】請求項４に記載の発明は、請求項３におい
て、前記エミッタコンタクト層はＩｎＧａＡｓであり、
前記エミッタ層はＩｎＰであり、前記第２工程は、燐酸
系エッチャントにより選択ウェットエッチングを行うこ
とを特徴とする。

【００２１】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態について詳細に説明する。本発明において
は、位置合わせマークとエミッタメサとを同時に形成す
ることにより、エミッタメサに対するバイアホールの作
製誤差を低減する。

【００２２】図９は、本発明の一実施形態にかかるＨＢ
Ｔを製造するためのエピタキシャルウェハを示す断面図
である。第１工程では、半絶縁性Ｆｅ−ＩｎＰ基板５１
上に、表２に示す各層を、ＯＭＶＰＥにより成長させ
る。その後、ｐ−ＣＶＤ（plasma-Chemical Vapor Depo
sition）により、絶縁膜としてＳｉＮ膜を、２００μｍ
堆積する。

【００２３】

【表２】

【００２４】図１０は、本発明の一実施形態にかかるＨ
ＢＴの製造方法における第２工程を示す断面図である。
ショット内の所定位置に基準点となる位置合わせマーク
６１と、エミッタメサ６２とを形成する。

【００２５】図１１（ａ）に、位置合わせマーク６１の
一例を示す。位置合わせマーク６１は、ショット１０１
内の所定位置に設けられたｙ−θアライメント１０２と
ｘアライメント１０３とから構成される。図１１（ｂ）
に、ｙ−θアライメント１０２の構成を示し、図１１
（ｃ）に、ｘアライメント１０３の構成を示す。各アラ
イメントは回析格子を構成し、アライメント内のドット
間で生じる干渉光の強弱を画像処理することによって位
置合わせを行う。従って、位置合わせマーク６１の厚
さ、すなわちエミッタコンタクト層５６の厚さは、１０
０〜５００ｎｍ必要とされる。

【００２６】図１２に、本発明の一実施形態にかかるＨ
ＢＴの各メサの寸法を示す。単位はμｍである。位置合
わせマーク６１とエミッタメサ６２との形成は、ＲＩＥ
（Reactive Ion Etching）により、ＳｉＮ膜をエッチン
グする。レジストを除去した後、燐酸系エッチャント
（H₃PO₄:H₂O₂:H₂O=5:1:10, InGaAs rate=140nm/sec, In
P rate=1.2nm/sec）により、２９秒間選択ウェットエッ
チングを行う。このとき、層方向のエッチングは、エミ
ッタコンタクト層５６の下のエミッタ層５５で止める。
その後、フッ酸によりＳｉＮ膜を除去する。

【００２７】燐酸系エッチャントを用いた場合には、エ
ミッタコンタクト層（InGaAs）とエミッタ層（InP）と
のエッチング液に対するエッチングレートの比率が、１
６７という高い選択性が得られる。位置合わせマーク６
１とエミッタメサ６２とを形成した後に、エッチングを
ウェハ面内で均一にエミッタ層５５で止めるには、高い
選択性が必要である。ＨＢＴの特性の均一性と歩留まり
とを考慮すると、エッチングレートの比率が２０以上で
あることが望ましい。

【００２８】エミッタメサ６２の形成と同様に、ＳｉＮ
膜２００μｍを堆積し、位置合わせマーク６１を使用し
て、図１２に示したベースメサ６４のパターニングを行
う。レジストを除去した後、硫酸系エッチャント（H₂SO
₄:H₂O₂:H₂O=1:1:400, InGaAsrate=20nm/sec）によりエ
ッチングを行う。このとき、層方向のエッチングは、サ
ブコレクタ層５２を５０ｎｍエッチングして止める。そ
の後、フッ酸によりＳｉＮ膜を除去する。

【００２９】同様に、ＳｉＮ膜２００μｍを堆積し、位
置合わせマーク６１を使用して、図１２に示したコレク
タメサ６３のパターニングを行う。レジストを除去した
後、燐酸系エッチャント（H₃PO₄:H₂O₂:H₂O=5:1:40）お
よび塩酸系エッチャント（H₂O ₂:H₂O:CH₃COOH=1:1:2）に
よりエッチングを行う。このとき、層方向のエッチング
は、基板５１を２００ｎｍエッチングして止める。その
後、フッ酸によりＳｉＮ膜を除去する。

【００３０】図１３に、本発明の一実施形態にかかるＨ
ＢＴの電極の寸法を示す。単位はμｍである。ＳｉＮ膜
２５０μｍを堆積し、位置合わせマーク６１を使用し
て、図１３に示した電極６６ａ〜６６ｄのパターニング
を行う。電極金属Pt/Ti/Pt/Auを１６０ｎｍ蒸着し、リ
フトオフする。ＳｉＮ膜１００μｍを堆積し、位置合わ
せマーク６１を使用して、図１３に示したバイアホール
７２ｂ〜７２ｄのパターニングを行う。ベースとコレク
タの引き出し配線として、配線金属Ti/Pt/Auを６００ｎ
ｍ蒸着し、リフトオフする。その後、ＳｉＮ膜８５０μ
ｍを堆積し、ＳＯＧ（Spin On Glass）を塗布して平坦
化する。最後に、エミッタ部分のバイアホール７２ａの
パターニングを行い、配線金属Auを５００ｎｍ埋め込
む。

【００３１】本実施形態によれば、位置合わせマークと
エミッタメサとを同時に形成することにより、エミッタ
メサに対するバイアホールの誤差は、バイアホールのズ
レのみとなり半減する。また、従来の第２工程と第３工
程とを同時に行うことにより、工程を短縮することもで
きる。また、燐酸系エッチャントにより選択ウェットエ
ッチングを行うことにより、高い選択性が得られ、ＨＢ
Ｔの特性の均一性を保ち、歩留まりの向上を図ることが
できる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
位置合わせマークとエミッタメサとを同時に形成するの
で、作製誤差を低減することができ、トランジスタの高
周波特性を向上することが可能となる。

【図面の簡単な説明】

【図１】従来のＨＢＴを製造するためのエピタキシャル
ウェハを示す断面図である。

【図２】従来のＨＢＴの製造方法における第２工程を示
す断面図である。

【図３】従来のＨＢＴの製造方法における第３工程を示
す断面図である。

【図４】従来のＨＢＴの製造方法における第４工程を示
す断面図である。

【図５】従来のＨＢＴの製造方法における第５工程を示
す断面図である。

【図６】従来のＨＢＴの製造方法における第６工程を示
す断面図である。

【図７】従来のＨＢＴの集積回路を構成するための第１
工程を示す断面図である。

【図８】従来のＨＢＴの集積回路を構成するための第２
工程を示す断面図である。

【図９】本発明の一実施形態にかかるＨＢＴを製造する
ためのエピタキシャルウェハを示す断面図である。

【図１０】本発明の一実施形態にかかるＨＢＴの製造方
法における第２工程を示す断面図である。

【図１１】本発明の一実施形態にかかる位置合わせマー
クのパターンを示す図である。

【図１２】本発明の一実施形態にかかるＨＢＴの各メサ
の寸法を示す図である。

【図１３】本発明の一実施形態にかかるＨＢＴの電極の
寸法を示す図である。

【符号の説明】

１１，５１ 基板 １２，５２ サブコレクタ層 １３，５３ コレクタ層 １４，５４ ベース層 １５，５５ エミッタ層 １６，５６ エミッタコンタクト層 ２１，６１ 位置合わせマーク ２２，６２ エミッタメサ ２３，６３ コレクタメサ ２４，６４ ベースメサ ２５，３１，３４ 絶縁膜 ２６ａ〜２６ｄ，６６ａ〜６６ｄ 電極 ３２ａ〜３２ｄ，７２ａ〜７２ｄ バイアホール ３３ａ〜３３ｄ バイアホール金属 １０１ ショット １０２ ｙ−θアライメント １０３ ｘアライメント

フロントページの続き (56)参考文献 特開2000−277530（ＪＰ，Ａ) 特開 平４−199611（ＪＰ，Ａ) 特開 平11−121462（ＪＰ，Ａ) 特開2001−267287（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/737 H01L 21/331 H01L 21/3205

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半絶縁性の基板上に、第１導電型のサブ
   コレクタ層と、第１導電型のコレクタ層と、第２導電型
   のベース層と、前記サブコレクタ層と前記コレクタ層と
   前記ベース層とを構成する半導体材料の禁制帯幅よりも
   大きい禁制帯幅を有する第１導電型のエミッタ層と、第
   １導電型のエミッタコンタクト層とを順次成長させる第
   １工程と、 位置合わせマークおよびエミッタメサを、前記エミッタ
   コンタクト層に形成する第２工程とを備え、 前記位置合わせマークにより位置合わせをしたパターン
   により、ベースメサとコレクタメサとを形成し、電極と
   バイアホールを形成することにより、能動素子を構成す
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第２工程は、前記エミッタコンタク
   ト層に対して１００〜５００ｎｍエッチングを行うこと
   を特徴とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第２工程は、前記エミッタコンタク
   ト層と前記エミッタ層とのエッチング液に対するエッチ
   ングレートの比率が２０以上であることを特徴とする請
   求項１または２に記載の半導体装置の製造方法。
4. 【請求項４】 前記エミッタコンタクト層はＩｎＧａＡ
   ｓであり、前記エミッタ層はＩｎＰであり、前記第２工
   程は、燐酸系エッチャントにより選択ウェットエッチン
   グを行うことを特徴とする請求項３に記載の半導体装置
   の製造方法。