JP6130293B2 - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents

Description

本発明は、ＩｎＰ系などの材料より作製されるヘテロ接合バイポーラトランジスタおよびその製造方法に関するものである。

ＩｎＰ系ヘテロ接合バイポーラトランジスタ(Heterojunction bipolar transistor:HBT)は高周波動作に優れており、近年では遮断周波数および発振遮断周波数が５００ＧＨｚ以上を超える特性が報告されている。このような特性の実現には、ベース・コレクタ容量およびベース抵抗を低減するために、エミッタ幅およびエミッタ・ベース間距離を縮小するデバイス微細加工技術が必要となる。

微細化による高周波動作に優れたＩｎＰ系ヘテロ接合バイポーラトランジスタを作製するにあたって、これまで、エミッタメサに対して自己整合的にベース電極を形成する手法が、多く用いられている。この１例について、図２を用いて説明する。図２は、ＩｎＰ系の材料を用いて作製されたヘテロ接合バイポーラトランジスタの構成を示す断面図である（非特許文献１参照）。

この、ＩｎＰ系材料によるヘテロ接合バイポーラトランジスタは、まず、半絶縁性基板２０１の上に、ＩｎＰよりなるサブコレクタ層２０２が形成され、サブコレクタ層２０２の上にＩｎＧａＡｓからなるコレクタ層２０３が形成されている。また、コレクタ層２０３の上に、ｐ⁺−ＩｎＧａＡｓからなるベース層２０４が形成され、ベース層２０４の上に、ＩｎＰからなるエミッタ層２０５が形成されている。

また、エミッタ層２０５の上に、ｎ⁺−ＩｎＧａＡｓからなるエミッタキャップ層２０６が形成され、エミッタキャップ層２０６の上にエミッタ電極２０７が形成されている。また、エミッタメサの周囲のベース層２０４の上にベース電極２０９が形成され、コレクタメサの周囲のサブコレクタ層２０２の上に、コレクタ電極２１０が形成されている。

このバイポーラトランジスタの製造では、ベース電極２０９は、エミッタ電極２０７を一部のマスクとして利用したリフトオフ法により形成されている。この結果、ベース電極２０９は、エミッタ電極２０７より小さい径のエミッタ層２０５，エミッタキャップ層２０６とは離間して配置される。また、ベース電極２０９の厚さを、エミッタ層２０５，エミッタキャップ層２０６によるエミッタメサの厚さ（高さ）より小さくすれば、ベース電極２０９とエミッタ電極２０７とは、空間的に分離した状態となる。

このように、ベース電極２０９を、エミッタ電極２０７やエミッタメサより電気的に分離するいわゆる自己整合法により、ベース電極２０９は形成されている。この自己整合法を用いれば、露光装置の位置合わせ（アライメント）精度に依存することなく、微細なエミッタ・ベース間距離が形成可能となる。

ここで、上述したバイポーラトランジスタの作製では、よく知られた電子線露光による２層レジストを用いたリフトオフにより、０．３５μｍ幅のエミッタ電極２０７を形成している。また、エミッタメサ形成をする際に、エミッタメサ（エミッタ層２０５，エミッタキャップ層２０６）をサイドエッチングして片側に０．０５μｍのアンダーカット形成し、実効的なエミッタメサ幅を０．２５μｍとしている。このように、平面視でエミッタ電極２０７よりエミッタメサを小さな系とすることで、エミッタ層２０５，エミッタキャップ層２０６と接触することなく、ベース電極２０９を形成することを可能としている。

上述した技術によれば、露光装置のアライメント精度によらず、０．０５μｍのエミッタ・ベース間距離が実現されている。このように、微細なエミッタ・ベース間距離を実現することにより、コレクタ容量が大きく低減され、５００ＧＨｚ以上のｆ_tが実現されている。

次に、第２の例について図３を用いて説明する（非特許文献２参照）。このＩｎＰ系材料によるヘテロ接合バイポーラトランジスタは、まず、半絶縁性基板３０１の上に、ＩｎＰからなるサブコレクタ層３０２が形成され、サブコレクタ層３０２の上にＩｎＰからなるコレクタ層３０３が形成されている。また、コレクタ層３０３の上に、ｐ⁺−ＩｎＧａＡｓからなるベース層３０４が形成され、ベース層３０４の上にＩｎＰからなるエミッタ層３０５が形成されている。

また、エミッタ層３０５の上に、ＩｎＧａＡｓからなるエミッタコンタクト層３０６が形成され、エミッタコンタクト層３０６の上に、ＷＳｉからなる第１エミッタ電極３０７が形成されている。また、第１エミッタ電極３０７上には、Ｔｉ／Ｐｔ／Ａｕから構成された第２エミッタ電極３０８が形成され、第２エミッタ電極３０８の上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕから構成された第３エミッタ電極３１０が形成されている。

また、第１エミッタ電極３０７、第２エミッタ電極３０８、エミッタコンタクト層３０６の側面、およびエミッタ層３０５の上面を被覆して、ＳｉＮ層３１２が形成されている。また、ベース層３０４の上には、ベース電極３０９が形成され、サブコレクタ層３０２の上には、コレクタ電極３１１が形成されている。

上述した構成としているバイポーラトランジスタの製造では、半絶縁性基板３０１基板の上に、素子を構成する各半導体層を成長させた後、エミッタ電極となる電極材料の層を形成している。電極材料の層形成では、まず、エミッタコンタクト層３０６となる半導体層の上にＷＳｉの層を形成し、この上に、Ｔｉ／Ｐｔ／Ａｕの金属積層構造を形成する。次いで、金属積層構造をパターニングして第２エミッタ電極３０８を形成する。この後、反応性イオンエッチング（Reactive ion etching：ＲＩＥ）により、ＷＳｉ層をエッチングする。このＷＳｉ層のエッチング時に、横方向にもエッチングしてアンダーカットを入れて第１エミッタ電極３０７を形成する。これにより、第１エミッタ電極３０７を第２エミッタ電極３０８より小さい径とする。

この後、エミッタコンタクト層３０６，エミッタ層３０５を形成し、次いで、ＳｉＮを堆積してＳｉＮ膜を形成する。エミッタコンタクト層３０６は、第２エミッタ電極３０８，第１エミッタ電極３０７をマスクパタンとしたパターニングにより形成すればよい。このパターニング時にアンダーカットを入れることで、エミッタコンタクト層３０６は、第１エミッタ電極３０７より小さな径に形成する。

次に、堆積したＳｉＮ膜が、エミッタコンタクト層３０６、第２エミッタ電極３０８、第１エミッタ電極３０７およびＩｎＰエミッタ層３０５のみを被覆する状態に選択的にエッチングし、ＳｉＮ層３１２とする。さらに、２層レジストを用いたリフトオフにより、ベース電極３０９を形成する。

上述したベース電極３０９の形成においては、同時に第３エミッタ電極３１０も形成する。ここで、エミッタコンタクト層３０６，エミッタ層３０５の積層（層厚）方向の高さに比較して、ベース電極３０９の厚さを小さくしておけば、第３エミッタ電極３１０とベース電極３０９とが、自動的に電気的に分離した状態となる。このように、第２の例においても、エミッタメサに対してベース電極を自己整合的に作製可能であり、高速動作に優れたヘテロ接合バイポーラトランジスタを実現している。

M. Feng et al. , "Over 500 GHz InP Heterojunction Bipolar Transistors", 2004 International Conference on Indium Phosphide and Related Materials, pp. 653-658, 2004. Y. Matsuoka et al. , "On the Emitter Resistance of High-Performance GaAs- and InP-Based Heterojunction Bipolar Transistors",Japanese Journal of Applied Physics, vol.47, no.6, pp.4441-4447, 2008.

上述したように、従来の技術によれば、０．０５μｍの微細なエミッタ・ベース間距離が実現され、優れた高周波特性を持つヘテロ接合バイポーラトランジスタ作製が可能である。ところで、素子の周囲を最終的に絶縁材料で覆うようにしている。このとき、ＳｉＯ₂などの絶縁材料を用いると、素子側面の全てに同一の層からなるＳｉＯ₂が接することになり、この界面に発生するリーク電流が問題となる。このため、素子周囲を充填する絶縁材料には、現在、ベンゾシクロブテン（ＢＣＢ）などの樹脂が用いられている。

ところが、塗布などにより形成される樹脂の膜は、あまり薄くできない。ここで、樹脂による充填層の上に形成した配線と、各電極との接続のための貫通配線を形成するために、充填層にスルーホールを形成することになるが、微細なエミッタ電極の上に形成するスルーホールは、エミッタ電極の径より小さな径の微細なものとなる。このような微細な径を充填層に形成するためには、０．３５μｍより小さな開口部を備えるマスクパタンを形成することになる。

しかしながら、上述したような０．３５μｍより小さな開口径のパタンは、現状では、光源をｉ線（波長３６５ｎｍ）とした露光装置（例えばｉ線ステッパ）の解像限界を超えている。このため、上述したような微細な寸法のパタン形成では、電子線（Electron Beam；ＥＢ）描写装置を用いたＥＢ描画を使う必要がある。前述した素子部分の形成では、ｉ線を光源としたフォトリソグラフィー技術で形成可能であるが、充填層に形成するエミッタ電極へのスルーホールは、ｉ線によるフォトリソグラフィー技術の解像限界を超えたものとなり、ＥＢ描画が必要となる。よく知られているように、ＥＢ描画では、装置内の露光を行う領域を真空排気する必要があるなど、多くの時間を要するため、スループットが低下してしまうという問題がある。

以上のように、従来技術では、製造工程のスループットを犠牲にすることなく、高周波特性に優れた微細なヘテロ接合バイポーラトランジスタを作製することは容易ではないという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、製造工程のスループットを犠牲にすることなく、高周波特性に優れた微細なヘテロ接合バイポーラトランジスタが作製できるようにすることを目的とする。

本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、半絶縁性の化合物半導体からなる基板の上に、第１化合物半導体層，第２化合物半導体層，第３化合物半導体層，第４化合物半導体層，第５化合物半導体層を、順次に積層する第１工程と、第５化合物半導体層の上に、電極材料層を形成する第２工程と、電極材料層をパターニングして第１エミッタ電極を形成する第３工程と、第５化合物半導体層をパターニングし、第１エミッタ電極より小さい径のエミッタコンタクト層を形成する第４工程と、全域に絶縁膜を形成し、絶縁膜の上にポジ型フォトレジスト膜を形成し、ポジ型フォトレジスト膜の全域を露光して現像することで、第１エミッタ電極の庇の下部にレジストパタンを形成し、レジストパタンを用いて絶縁膜を加工してレジストパタンを除去することで、エミッタコンタクト層の側面のみに第１絶縁層を形成する第５工程と、第４化合物半導体層をパターニングしてエミッタ層を形成する第６工程と、エミッタ層の周囲の第３化合物半導体層の上にベース電極を形成し、同時に第１エミッタ電極の上に接して第２エミッタ電極を形成する第７工程と、第１エミッタ電極，第２エミッタ電極の側面、エミッタコンタクト層の周囲、およびベース電極を覆う第２絶縁層を形成する第８工程と、第２エミッタ電極の上に接して第３エミッタ電極を形成する第９工程と、第３化合物半導体層をパターニングしてベース層を形成し、エミッタ層の周囲のベース層上にベース電極が配置された状態とする第１０工程と、第２化合物半導体層をパターニングしてコレクタ層を形成する第１１工程と、コレクタ層の周囲の第１化合物半導体層の上にコレクタ電極を形成する第１２工程と、第１化合物半導体層をパターニングしてサブコレクタ層を形成する第１３工程と、基板の上に樹脂からなる充填層を形成し、充填層で、サブコレクタ層，コレクタ層，ベース層，エミッタ層，エミッタコンタクト層，第１エミッタ電極，ベース電極，第２エミッタ電極，第３エミッタ電極，コレクタ電極を備える素子部を埋め込む第１４工程と、充填層をエッチバックして第３エミッタ電極の上面を露出させる第１５工程と、第３エミッタ電極の上面に接続する配線を充填層の上に形成する第１６工程とを備える。

上記ヘテロ接合バイポーラトランジスタの製造方法において、電極材料層は、タングステンを主成分とする材料から構成し、エミッタコンタクト層は、層厚１００〜２００ｎｍに形成するようにすればよい。

なお、ヘテロ接合バイポーラトランジスタは、半絶縁性の化合物半導体からなる基板の上に形成されたサブコレクタ層と、サブコレクタ層の上に形成されたコレクタ層と、コレクタ層の周囲のサブコレクタ層の上に形成されたコレクタ電極と、コレクタ層の上に形成されたベース層と、ベース層の上に形成されたエミッタ層と、エミッタ層の周囲のベース層の上に形成されたベース電極と、エミッタ層の上に形成されたエミッタコンタクト層と、エミッタコンタクト層の上に形成された第１エミッタ電極と、第１エミッタ電極の上に接して形成された第２エミッタ電極と、第２エミッタ電極の上に接して形成された第３エミッタ電極と、エミッタコンタクト層の側面に形成された第１絶縁層と、第１エミッタ電極，第２エミッタ電極の側面、エミッタコンタクト層の周囲、およびベース電極を覆って形成された第２絶縁層と、サブコレクタ層，コレクタ層，ベース層，エミッタ層，エミッタコンタクト層，第１エミッタ電極，ベース電極，第２エミッタ電極，第３エミッタ電極，コレクタ電極を備える素子部の周囲を埋めて、第３エミッタ電極の上面が露出する状態に形成された樹脂からなる充填層と、第３エミッタ電極の上面に接続して充填層の上に形成された配線とを備える。

上記ヘテロ接合バイポーラトランジスタにおいて、電極材料層は、タングステンを主成分とする材料から構成され、エミッタコンタクト層は、層厚１００〜２００ｎｍに形成されているとよい。

以上説明したことにより、本発明によれば、製造工程のスループットを犠牲にすることなく、高周波特性に優れた微細なヘテロ接合バイポーラトランジスタが作製できるようになるという優れた効果が得られる。

図１Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｄは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｆは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｇは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｈは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｉは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図１Ｊは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。 図２は、ヘテロ接合バイポーラトランジスタの構成を示す断面図である。 図３は、ヘテロ接合バイポーラトランジスタの構成を示す断面図である。

以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｊは、本発明の実施の形態における、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を模式的に示す断面図である。

まず、図１Ａに示すように、鉄をドープするなどのことにより半絶縁性としたＩｎＰからなる基板１０１上に、ｎ⁺−ＩｎＰ層（第１化合物半導体層）１２２，ＩｎＧａＡｓ層（第２化合物半導体層）１２３，ｐ⁺−ＩｎＧａＡｓ層（第３化合物半導体層）１２４，アンドープのＩｎＰ層（第４化合物半導体層）１２５，ｎ⁺−ＩｎＧａＡｓ層（第５化合物半導体層）１２６を、この順に堆積して形成する（第１工程）。これらは、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。ここで、ＩｎＰ層１２５は、層厚２０ｎｍ程度に形成し、ｎ⁺−ＩｎＧａＡｓ層１２６は、層厚１００ｎｍ程度に形成する。

なお、ｎ⁺−ＩｎＰ層１２２はサブコレクタとなり、ＩｎＧａＡｓ層１２３はコレクタとなり、ｐ⁺−ＩｎＧａＡｓ層１２４はベースとなり、ＩｎＰ層１２５はエミッタとなり、ｎ⁺−ＩｎＧａＡｓ層１２６はエミッタコンタクトとなる。

以上のように各半導体層を成長した後、引き続いて、タングステンを主成分とする電極材料層１２７を形成する（第２工程）。電極材料層１２７は、Ｗ、ＷＳｉ、ＴｉＷあるいはＷＮのいずれか（タングステンを主成分とする材料）より構成すればよく、例えば、スパッタ法もしくは蒸着法により形成することができる。電極材料層１２７は、例えば、層厚１５０ｎｍ程度に形成する。電極材料層１２７は、エミッタコンタクトに接して配置されるエミッタ電極となる。この層は、層厚２００ｎｍ程度まで厚くすることができるが、層厚が２００ｎｍを超えると、タングステン系材料は応力が大きいため、膜剥がれが発生する。また、エミッタコンタクト抵抗を下げるために、エミッタコンタクトとなるｎ⁺−ＩｎＧａＡｓ層１２６と電極材料層１２７との間に、Ｔｉ層あるいはＭｏ層を挿入してもよい。

次に、図１Ｂに示すようにレジストパタン１５１を形成し、レジストパタン１５１をマスクとしたエッチングによりパターニングし、第１エミッタ電極１０７を形成する（第３工程）。例えば、ＳＦ₆ガスを用いたＲＩＥ（Reactive ion etching）を実施すればよい。ここで、レジストパタン１５１の基板平面方向の寸法（幅）が、０．３５μｍ程度であれば、ｉ線ステッパを用いた露光によるリソグラフィーで、レジストパタン１５１が形成できる。このような寸法のレジストパタン１５１を用いて形成した第１エミッタ電極１０７は、基板平面方向の寸法が、０．３５μｍ程度となる。

さらに、Ｃｌ₂ガスを用いたＲＩＥにより、層厚方向に８割程度ｎ⁺−ＩｎＧａＡｓ層１２６をエッチングし、次いで、ウェットエッチングにより、残りのｎ⁺−ＩｎＧａＡｓ層１２６をエッチングしてパターニングし、エミッタコンタクト層１０６を形成する（第４工程）。この際、サイドエッチングにより、エミッタコンタクト層１０６の平面視の径を、第１エミッタ電極１０７より小さくする。従って、エミッタコンタクト層１０６（エミッタメサ）の径は、０．３５μｍより小さくなる。なお、エミッタコンタクト層１０６は、層厚１００〜２００ｎｍに形成すればよい。

サイドエッチングの量は、エミッタコンタクト層１０６の側面（側壁）が、第１エミッタ電極１０７の側壁（側面）より、内側に０．０５μｍ入り込んだ程度に調整する。図１Ｂに示す断面では、エミッタコンタクト層１０６の片側のサイドエッチング量が０．０５μｍとなる状態とすればよい。エッチング時間を制御することでサイドエッチング量が制御できる。なお、ｎ⁺−ＩｎＧａＡｓは、ウェットエッチングによれば等方的かつ低いレートでエッチング可能であり、サイドエッチング量はウェットエッチング時間で容易に制御が可能である。

次に、図１Ｃに示すように、全域にＳｉＮ膜１５２を形成する。ＳｉＮ膜１５２は、スパッタ法，またはプラズマＣＶＤ法に形成すればよく、膜厚は３０ｎｍ程度とすればよい。次に、ＳｉＮ膜１５２をパターニングし、図１Ｄに示すように、エミッタコンタクト層１０６の側面、および、エミッタコンタクト層１０６周囲の一部のＩｎＰ層１２５を覆うＳｉＮ層（第１絶縁層）１０８を形成する（第５工程）。

例えば、全域にポジ型のフォトレジストを塗布してレジスト膜（不図示）を形成した後、全域を露光する。このとき、第１エミッタ電極１０７の庇の下部（エミッタメサ周囲）は、露光されない。この後、現像をすれば、露光された領域が除去され、上述した庇に隠れた未露光部に、レジストパタンが形成される。このようにレジストパタンを形成した後、ＳＦ₆ガスによるＲＩＥを実施し、レジストパタンを除去すれば、ＳｉＮ層１０８が形成できる。

ここで、エミッタコンタクト層１０６の側面、およびエミッタとなるＩｎＰ層１２５の一部にＳｉＮ層１０８を残している理由は、後述するベース電極形成において、ベース電極とエミッタコンタクト層１０６との間を、完全に絶縁分離するためである。

次に、図１Ｅに示すように、ＩｎＰ層１２５をパターニングし、エミッタ層１０５を形成する（第６工程）。エミッタ層１０５は、第１エミッタ電極１０７以下の径に形成する。ここでは、第１エミッタ電極１０７と同じ径にエミッタ層１０５を形成する。次いで、エミッタコンタクト層１０６，エミッタ層１０５の周囲のｐ⁺−ＩｎＧａＡｓ層１２４の上にベース電極１０９を形成し、同時に、第１エミッタ電極１０７の上に接して第２エミッタ電極１１０を形成する（第７工程）。例えば、側面がＳｉＮ層１０８で覆われているエミッタコンタクト層１０６，第１エミッタ電極１０７をマスクパタンとし、ウェットエッチングによりＩｎＰ層１２５を選択的にエッチング除去することで、エミッタ層１０５を形成すればよい。

また、上述したようにエミッタ層１０５を形成した後、露光光源としてｉ線を用いた２層レジストパタンによるリフトオフ法で、ベース電極１０９，第２エミッタ電極１１０を形成すればよい。これら電極は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕによる金属積層構造とされていればよい。これら電極形成において、上記２層レジストパタンは、第１エミッタ電極１０７の領域およびベース電極形成領域に開口部を備えるものとすればよい。この形状のレジストパタンの上より、金属材料を堆積すれば、開口部以外の領域に堆積された金属は、レジストパタンのリフトオフとともに除去される。この結果、上記開口部の領域に、金属材料が残ることになる。

上述したように、開口部の領域の中央部には、エミッタメサが形成されこの上に第１エミッタ電極１０７が形成されている。従って、リフトオフにより残った金属は、エミッタメサ周囲、および第１エミッタ電極１０７の上に配置されることになる。エミッタメサ周囲に配置された金属が、ベース電極１０９となり、第１エミッタ電極１０７の上に配置された金属が、第２エミッタ電極１１０となる。従って、平面視で、エミッタメサ周囲に自己整合的にベース電極１０９が形成されるようになる。

上述したように、ベース電極１０９は、エミッタメサに対して自己整合的に形成されており、ステッパのアライメント精度に依存することなく、０．０５μｍの微細なエミッタ・ベース間距離を実現できる。０．０５μｍは、エミッタコンタクト層１０６形成時のサイドエッチングによるものであり、前述したように、サイドエッチング量により容易に制御可能な間隔である。

また、堆積する金属材料の厚さ（ベース電極１０９の厚さ）を、エミッタメサの高さより小さくすれば、ベース電極１０９と第１エミッタ電極１０７とが、接触することもない。前述したように、ｎ⁺−ＩｎＧａＡｓ層１２６より形成するエミッタコンタクト層１０６は層厚１００ｎｍとなり、ＩｎＰ層１２５より形成するエミッタ層１０５の層厚は２０ｎｍとなる。この結果、ベースとなるｐ⁺−ＩｎＧａＡｓ層１２４層の上面から第１エミッタ電極１０７の下面までの積層方向の距離は、１２０ｎｍとなる。

このため、ベース電極１０９の厚さを８０ｎｍ程度としておけば、金属材料の堆積状態やリフトオフにおける形成状態などを考慮しても、ベース電極１０９と第１エミッタ電極１０７とを、空間的に分離することができる。また、ベース電極１０９の厚さが８０ｎｍであれば、ベース電極抵抗を十分小さくすることが可能である。また、よりベース電極抵抗を低減したい場合、例えば、エミッタコンタクト層１０６の層厚を２００ｎｍとし、ベース電極１０９の厚さを１１０ｎｍ程度すればよい。エミッタコンタクト層１０６を厚くするとエミッタ抵抗は増加するが、この層厚が２００ｎｍまであれば、電流利得遮断周波数を大きく劣化させることはない。

次に、図１Ｆに示すように、全域にＳｉＮを堆積して厚さ１００ｎｍ程度のＳｉＮ膜１５３を形成する。次いで、公知のフォトリソグラフィー技術およびエッチング技術により、ＳｉＮ膜１５３をパターニングし、図１Ｇに示すように、エミッタメサ周囲、第１エミッタ電極１０７，第２エミッタ電極１１０の側面、および、ベース電極１０９を覆う、ＳｉＮ層（第２絶縁層）１１１を形成する（第８工程）。このパターニングでは、ベース電極１０９の形成部、およびベース電極１０９の内側のエミッタメサ領域の第２エミッタ電極１１０上部以外が覆われているレジストパタンをマスクとして用いればよい。従って、このレジストパタンは、第２エミッタ電極１１０の上部に、開口部を備えるものとなる。

ここで、前述したように第１エミッタ電極１０７は、径が０．３５μｍ程度であり、この上に形成する第２エミッタ電極１１０も、径が０．３５μｍ程度となる。これらに対して、厚さ１００ｎｍ程度にＳｉＮ膜１５３を形成しているので、第２エミッタ電極１１０形成部は、側部のＳｉＮを含めて径が０．５５μｍとなる。これらに対し、上記レジストパタンの開口部を形成することになり、この開口部の径は、０．４μｍ程度であればよいことになる。このような寸法精度のレジストパタンは、ｉ線を露光光源としたフォトリソグラフィーで形成可能である。

この後、図１Ｇに示すように、第２エミッタ電極１１０の上に接して第３エミッタ電極１１２を形成する（第９工程）。例えば、露光光源としてｉ線を用いた２層レジストパタンによるリフトオフ法で、Ｔｉ／Ｐｔ／Ａｕの積層構造の第３エミッタ電極１１２を形成すればよい。また、第３エミッタ電極１１２は、径を０．４μｍ程度とすればよく、リフトオフに用いるレジストパタンの開口寸法も０．４μｍ程度とすればよい。このため、ｉ線を露光光源としたフォトリソグラフィーで、リフトオフのためのレジストパタンが形成可能である。

次に、図１Ｈに示すように、ｐ⁺−ＩｎＧａＡｓ層１２４をパターニングしてベース層１０４を形成し、ＩｎＧａＡｓ層１２３をパターニングしてコレクタ層１０３を形成する（第１０工程，第１１工程）。ベース層１０４の形成では、エミッタ層１０５の周囲のベース層１０４上にベース電極１０９が配置された状態とする。

例えば、フォトリソグラフィーにより形成したレジストパタンをマスクとしたウェットエッチングにより、ｐ⁺−ＩｎＧａＡｓ層１２４およびＩｎＧａＡｓ層１２３を選択的にエッチングすることで、ベース層１０４およびコレクタ層１０３が形成できる。これらは、第１エミッタ電極１０７より大きな径に形成するため、上記レジストパタンは、ｉ線を用いたフォトリソグラフィーにより形成可能である。なお、このとき、既に形成されているｉＮ層１１１で覆われている領域、および第３エミッタ電極１１２の部分も、マスクとして用いることになる。

次に、コレクタ層１０３の周囲のｎ⁺−ＩｎＰ層１２２上に、露光光源としてｉ線を用いた２層レジストパタンによるリフトオフ法で、Ｔｉ／Ｐｔ／Ａｕの積層構造のコレクタ電極１１３を形成する（第１２工程）。次いで、フォトリソグラフィーにより形成したマスクパタンを用いたウェットエッチングにより、ｎ⁺−ＩｎＰ層１２２をパターニングしてサブコレクタ層１０２を形成し、素子間分離を実現する（第１３工程）。これらのパターニングにおいても、ｉ線を用いたフォトリソグラフィーが適用可能である。

次に、図１Ｉに示すように、サブコレクタ層１０２，コレクタ層１０３，ベース層１０４，エミッタ層１０５，エミッタコンタクト層１０６，第１エミッタ電極１０７，ベース電極１０９，第２エミッタ電極１１０，第３エミッタ電極１１２，コレクタ電極１１３を備える素子部を埋め込む状態に、樹脂からなる充填層１１４を形成する（第１４工程）。充填層１１４は、ベンゾシクロブテン（ＢＣＢ）を塗布して熱硬化することで形成できる。

次に、充填層１１４をウェハ全面でエッチングバックし、図１Ｊに示すように、第３エミッタ電極１１２の上面を露出させる（第１５工程）。実施の形態によれば、第３エミッタ電極１１２を形成してエミッタ電極の上面をより高くしているので、充填層１１４をある程度エッチバックすれば、容易に第３エミッタ電極１１２の上面を露出させることができる。このようにして、第３エミッタ電極１１２の上面を露出させたら、第３エミッタ電極１１２に接続する配線１１５を、充填層１１４の上に形成する（第１６工程）。また、図示していないが、ベース電極１０９およびコレクタ電極１１３の各々に到達するスルーホールを充填層１１４に形成し、形成したスルーホールに金属を充填して貫通配線（不図示）を形成する。また、これらの貫通配線の各々に接続する配線（不図示）を、充填層１１４の上に形成し、工程を完了する。

上述した各工程により、半絶縁性の化合物半導体からなる基板１０１の上に形成されたサブコレクタ層１０２と、サブコレクタ層１０２の上に形成されたコレクタ層１０３と、コレクタ層１０３の周囲のサブコレクタ層１０２の上に形成されたコレクタ電極１１３と、コレクタ層１０３の上に形成されたベース層１０４と、ベース層１０４の上に形成されたエミッタ層１０５と、エミッタ層１０５の周囲のベース層１０４の上に形成されたベース電極１０９と、エミッタ層１０５の上に形成されたエミッタコンタクト層１０６と、エミッタコンタクト層１０６の上に形成された第１エミッタ電極１０７と、第１エミッタ電極１０７の上に接して形成された第２エミッタ電極１１０と、第２エミッタ電極１１０の上に接して形成された第３エミッタ電極１１２と、エミッタコンタクト層１０６の側面に形成されたＳｉＮ層（第１絶縁層）１０８と、第１エミッタ電極１０７，第２エミッタ電極１１０の側面、エミッタコンタクト層１０６の周囲、およびベース電極１０９を覆って形成されたＳｉＮ層（第２絶縁層）１１１と、サブコレクタ層１０２，コレクタ層１０３，ベース層１０４，エミッタ層１０５，エミッタコンタクト層１０６，第１エミッタ電極１０７，ベース電極１０９，第２エミッタ電極１１０，第３エミッタ電極１１２，コレクタ電極１１３を備える素子部の周囲を埋めて、第３エミッタ電極１１２の上面が露出する状態に形成された樹脂からなる充填層１１４と、第３エミッタ電極１１２の上面に接続して充填層１１４の上に形成された配線１１５とを備えるヘテロ接合バイポーラトランジスタが作製される。

上述したように、本発明によれば、第３エミッタ電極１１２を形成することで、エミッタ電極の上面がより高い位置に形成されるようにしたので、樹脂による充填層１１４にスルーホールを形成することなく、エミッタ電極に接続する配線を形成することができる。このように、本発明によれば、ＥＢ描画を用いる必要がないので、製造工程のスループットを犠牲にすることなく、高周波特性に優れた、微細な素子が作製できるようになる。

また、本発明によれば、リソグラフィーが用いられる工程では、ｉ線ステッパを用いるなど、ｉ線を光源とすればよく、電子線露光を用いる必要がないので、スループットを向上させることができる。

ここで、開口パタンなどの抜きパタンの形成では、現像処理により除去される領域が抜きパタンの部分となる。このため、よく知られているように、形成される抜きパタンの寸法は、露光光の照射領域で決定される寸法より小さくすることはできず、光源の解像限界による制約を受ける。例えば、ｉ線ステッパを用いた場合、０．３５μｍ程度が限界である。

これに対し、残しパタンの形成では、現像処理により残る領域がパタンの部分となる。このため、露光量や現像条件を制御することにより、露光光の照射領域で決定される寸法より残しパタンの寸法を小さくできる。例えば、露光条件の調整により、０．２０μｍまで縮小は可能である。

本発明では、抜きパタンをレジストパタンとして用いる工程は、電極形成工程であり、素子のメサを形成する工程では、残しパタンをレジストパタンとして用いればよく、紫外線露光の解像限界以下の寸法としたメサ形状が形成可能である。また、本発明では、エミッタコンタクト層の側面などを第１絶縁層で覆うようにしたので、エミッタコンタクト層とベース電極とが、第１絶縁層で絶縁分離されるようになる。このため、パターニングによりエミッタ・ベース間距離を制御して形成する必要がない。この点でも、電子線露光を用いる必要がない。このように、本発明では、電子線露光などのスループットの低下を招く工程を用いることなく、より微細な素子部の形成を可能とし、樹脂から構成した充填層で、素子部を保護することが可能となる。

また、本発明では、紫外線を用いた露光工程に電子線を用いた露光工程を組み合わせる必要がなく、露光の工程は、例えば、全てｉ線ステッパを用いて行えばよい。このため、異なる露光装置を混在させたことによる、アライメントずれなどが発生しない。例えば、ＥＢ描画で作製したパタンに合わせてｉ線ステッパで形成したパタンは、ｉ線ステッパで作製したパタンに合わせてｉ線ステッパで形成したパタンに比べ、アライメントずれが大きくなる。

上述したヘテロ接合バイポーラトランジスタの作製では、例えば、エミッタメサに対してベース電極を自己整合で形成しているので、エミッタとベースとの間の距離は均一に規定されるが、ベース電極幅は、上述したアライメントずれにより変動してしまう。微細な素子になるほどベース電極幅も微細となるため、上述したようなアライメントずれが、ウェハ面内の素子の均一性・歩留まりに大きく影響する結果となる。

これに対し、本発明によれば、前述したように、露光の工程は、例えば、全てｉ線ステッパを用いて行うことができるので、上述したようなアライメントずれの問題が抑制できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、ベース層１０４およびコレクタ層１０３を、ＩｎＧａＡｓから構成した場合を示したが、これに限るものではない。ベース層１０４は、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂから構成してもよく、上述同様の効果が得られる。また、コレクタ層１０３は、ＩｎＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｓＰから構成してもよく、上述同様の効果が得られる。

また、上述では、ベース電極１０９を、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの積層構造としたが、これに限るものではなく、Ｐｔ／Ｔｉ／Ｍｏ／Ａｕ、Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの積層構造、Ｐｔ／Ｍｏ／Ａｕ、Ｍｏ／Ａｕの積層構造としてもよい。

１０１…基板、１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、１０５…エミッタ層、１０６…エミッタコンタクト層、１０７…第１エミッタ電極、１０８…ＳｉＮ層（第１絶縁層）、１０９…ベース電極、１１０…第２エミッタ電極、１１１…ＳｉＮ層（第２絶縁層）、１１２…第３エミッタ電極、１１３…コレクタ電極、１１４…充填層、１１５…配線、１２２…⁺−ＩｎＰ層（第１化合物半導体層）、１２３…ＩｎＧａＡｓ層（第２化合物半導体層）、１２４…ｐ⁺−ＩｎＧａＡｓ層（第３化合物半導体層）、１２５…ＩｎＰ層（第４化合物半導体層）、１２６…ｎ⁺−ＩｎＧａＡｓ層（第５化合物半導体層）、１２７…電極材料層、１５１…レジストパタン、１５２…ＳｉＮ膜、１５３…ＳｉＮ膜。

Claims (2)

1. 半絶縁性の化合物半導体からなる基板の上に、第１化合物半導体層，第２化合物半導体層，第３化合物半導体層，第４化合物半導体層，第５化合物半導体層を、順次に積層する第１工程と、
   前記第５化合物半導体層の上に、電極材料層を形成する第２工程と、
   前記電極材料層をパターニングして第１エミッタ電極を形成する第３工程と、
   前記第５化合物半導体層をパターニングし、前記第１エミッタ電極より小さい径のエミッタコンタクト層を形成する第４工程と、
   全域に絶縁膜を形成し、前記絶縁膜の上にポジ型フォトレジスト膜を形成し、前記ポジ型フォトレジスト膜の全域を露光して現像することで、前記第１エミッタ電極の庇の下部にレジストパタンを形成し、前記レジストパタンを用いて前記絶縁膜を加工して前記レジストパタンを除去することで、前記エミッタコンタクト層の側面のみに第１絶縁層を形成する第５工程と、
   前記第４化合物半導体層をパターニングしてエミッタ層を形成する第６工程と、
   前記エミッタ層の周囲の前記第３化合物半導体層の上にベース電極を形成し、同時に前記第１エミッタ電極の上に接して第２エミッタ電極を形成する第７工程と、
   前記第１エミッタ電極，前記第２エミッタ電極の側面、前記エミッタコンタクト層の周囲、および前記ベース電極を覆う第２絶縁層を形成する第８工程と、
   前記第２エミッタ電極の上に接して第３エミッタ電極を形成する第９工程と、
   前記第３化合物半導体層をパターニングしてベース層を形成し、前記エミッタ層の周囲の前記ベース層上に前記ベース電極が配置された状態とする第１０工程と、
   前記第２化合物半導体層をパターニングしてコレクタ層を形成する第１１工程と、
   前記コレクタ層の周囲の前記第１化合物半導体層の上にコレクタ電極を形成する第１２工程と、
   前記第１化合物半導体層をパターニングしてサブコレクタ層を形成する第１３工程と、
   前記基板の上に樹脂からなる充填層を形成し、前記充填層で、前記サブコレクタ層，前記コレクタ層，前記ベース層，前記エミッタ層，前記エミッタコンタクト層，前記第１エミッタ電極，前記ベース電極，前記第２エミッタ電極，前記第３エミッタ電極，前記コレクタ電極を備える素子部を埋め込む第１４工程と、
   前記充填層をエッチバックして前記第３エミッタ電極の上面を露出させる第１５工程と、
   前記第３エミッタ電極の上面に接続する配線を前記充填層の上に形成する第１６工程と
   を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
2. 請求項１記載のヘテロ接合バイポーラトランジスタの製造方法において、
   前記電極材料層は、タングステンを主成分とする材料から構成し、
   前記エミッタコンタクト層は、層厚１００〜２００ｎｍに形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。

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