KR100687758B1 - 이종 접합 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
처리 속도를 개선할 수 있는 이종 접합 바이폴라 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 이종 접합 바이폴라 트랜지스터는 반절연 화합물 기판, 상기 상기 화합물 기판상에 형성되는 서브 콜렉터층, 상기 서브 콜렉터층의 소정 부분에 일정 간격을 두고 배치되는 한 쌍의 콜렉터 전극, 상기 콜렉터 전극 사이에 배치되는 콜렉터층과 베이스층, 상기 베이스층의 소정 부분에 일정 간격을 두고 배치되는 한 쌍의 베이스 전극, 상기 베이스 전극 사이에 배치되는 다층의 에미터층, 및 상기 다층의 에미터층상에 형성되며 상기 다층의 에미터 층보다는 넓은 선폭을 갖는 부분을 포함하는 에미터 전극을 포함하며, 상기 에미터 전극의 양측벽부는 상기 한 쌍의 베이스 전극의 내측벽 각각과 일치하며, 상기 콜렉터층 및 베이스층의 측벽은 상기 한쌍의 베이스 전극의 외측벽 보다 안측에 위치한다.
베이스 저항, HBT, 식각 정지층, 언더컷, 기생 캐패시턴스
Description
도 1 및 도 2는 종래의 이종 접합 바이폴라 트랜지스터의 제조방법을 설명한 도면이다.
도 3 내지 도 13은 본 발명에 따른 이종 접합 바이폴라 트랜지스터의 제조방법을 설명한 각 공정별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반절연 화합물 반도체 기판 102 : 서브 콜렉터층
104: 제 1 식각 정지층 106 : 콜렉터층
108 : 베이스층 110 : 에미터층
125 : 에미터 전극 128 : 언더컷 영역
130 : 베이스 전극 135a : 스페이서
140 : 콜렉터 전극 145 : 소자 분리 영역
본 발명은 이종 접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 보다 구체적으로는 베이스 저항 및 기생 캐패시턴스를 감소시키어 처리 속도를 개선할 수 있는 이종 접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
이종 접합 바이폴라 트랜지스터(Hetero-junction bipolar transistor: 이하 HBT)는 고속 특성을 요구하는 마이크로파 및 밀리미터파 대역의 핵심 소자이다. 이러한 HBT는 에미터, 베이스 및 콜렉터의 3상 전극으로 구성되며 특히, HBT의 에미터는 높은 전류 이득 및 높은 차단 주파수(cut off frequency)를 얻을 수 있도록 베이스보다 에너지 대역폭이 큰 반도체 물질로 형성되고 있다.
여기서, 상기 차단 주파수는 베이스의 저항과 관련된다. 즉, 차단 주파수를 향상시키기 위하여는 베이스 물질의 두께 및/또는 농도를 변화시키는 방법 또는 베이스 전극과 에미터 전극을 최대한 인접하게 배치시키는 방법이 있다. 현재 HBT는 베이스 물질의 두께 및 농도를 최적화한 상태에서 베이스 전극과 에미터 전극을 자기 정렬 방식으로 인접 배치시키는 방법으로 형성되고 있으며, 이 방법이 도 1 및 도 2에 제시되어 있다.
먼저, 도 1을 참조하여, 반절연 InP 기판(11) 상부에 n+ InGaAs 서브 콜렉터층(12), n- InGaAs 콜렉터층(13), p+ InGaAs 베이스층(14), n InP 에미터층(15), n+ InP 에미터 그레이드층(16) 및 n+ InGaAs 에미터 캡층(17)을 순차적으로 형성한다.
다음, 도 2를 참조하면, 상기 n+ InGaAs 에미터 캡층(17) 상부에 패턴 형태로 에미터 전극(20)을 형성한다음, 에미터 전극(20)을 마스크로 하여 상기 n+ InGaAs 에미터 캡층(17), n+ InP 에미터 그레이드층(16) 및 n InP 에미터층(15)을 식각한다. 그후, n+ InGaAs 에미터 캡층(17), n+ InP 에미터 그레이드층(16) 및 n InP 에미터층(15)을 재차 습식 과도 식각하여, 상기 n+ InGaAs 에미터 캡층(17), n+ InP 에미터 그레이드층(16) 및 n InP 에미터층(15)과 상기 에미터 전극(20)은 언더컷(under cut) 구조를 갖는다.
그후, 노출된 p+ InGaAs 베이스층(14) 상부에 선택적으로 베이스 전극(21)을 형성한다. 베이스 전극(21)은 상기 에미터 전극(20)과 에미터 물질층(17,16,15)의 언더컷 구조에 의해 자기 정렬적으로 형성된다. 다음, 에미터 전극(20) 및 베이스 전극(21)의 소정 부분을 포함하도록 포토레지스트 패턴(도시되지 않음)을 형성한다. 포토레지스트 패턴에 의해 상기 베이스 전극(21), p+ InGaAs 베이스층(14) 및 n- InGaAs 콜렉터층(13)을 식각하여 n+ InGaAs 서브 콜렉터층(12)을 노출시키면서, HBT 영역을 한정한다. 이때, 일반적으로 n- InGaAs 콜렉터층(13)이 상기 p+ InGaAs 베이스층(14)에 비해 두꺼운 두께를 가지며, 상대적으로 두꺼운 두께를 갖는 n- InGaAs 콜렉터층(13)을 식각하기 위하여 방향성 식각 및/또는 등방성 습식 식각을 진행할 수 있다. 그후, 도면에는 도시되지 않았지만 n+ InGaAs 서브 콜렉터층(12)의 소정 부분에 콜렉터 전극(12)을 형성한다.
그런데, 상기와 같이 자기 정렬 방식으로 베이스 전극(21)을 형성하기 위하여, 상기 에미터 물질층들(15,16,17)을 과도 식각하게 되면, 상기 베이스층(14)이 일부 유실되어 질 수 있다. 또한, 상기 HBT 영역을 한정하기 위한 p+ InGaAs 베이스층(14) 및 n- InGaAs 콜렉터층(13) 식각시, n- InGaAs 콜렉터층(13)의 방향성 식각 및/또는 등방성 식각으로 인해 그 상부에 위치하는 p+ InGaAs 베이스층(14)이 과도하게 식각될 수도 있다. 이렇게 p+ InGaAs 베이스층(14)이 과도하게 식각되면, p+ InGaAs 베이스층(14)상에 형성되는 베이스 전극(21)이 리프팅될 수 있으며, 베이스층(14)의 두께 감소로 인해 저항이 증대된다.
또한, 종래의 베이스 전극(21)의 저면은 상기 베이스층(14) 상면과 모두 접하도록 형성되므로, 상기 베이스층(14)은 일정 면적의 베이스 전극(21)이 형성될 면적 이상을 확보하여야 한다. 이때, 상기 베이스층(14) 하부에 형성되는 콜렉터층(13) 역시 베이스층(14)과 동시에 한정되므로, 베이스층(14)과 콜렉터층(13)의 접합 면적도 일정 면적이상을 확보하게 된다. 그러므로, 베이스-콜렉터 사이의 접합 캐패시턴스가 증대되는 문제점이 있다. 또한, 도 2의 HBT는 베이스층(14)과 콜렉터층(13)의 접합 측면이 외부로 오픈되어 있어, 기생의 접합 캐패시턴스가 더욱 증가된다.
이렇게 베이스층(14)의 저항 및 베이스-콜렉터 사이의 접합 캐패시턴스가 증가되면, RC 딜레이 타임이 증가되어, HBT의 동작 속도가 감소되는 문제점이 있다.
따라서, 상기한 본 발명의 목적은 처리 속도를 개선할 수 있는 HBT를 제공하는 것이다.
또한, 본 발명의 다른 목적은 저항 및 기생 캐패시턴스를 감소시켜 처리 속도를 개선할 수 있는 HBT 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 HBT는, 반절연 화합물 기 판, 상기 상기 화합물 기판상에 형성되는 서브 콜렉터층, 상기 서브 콜렉터층의 소정 부분에 일정 간격을 두고 배치되는 한 쌍의 콜렉터 전극, 상기 콜렉터 전극 사이에 배치되는 콜렉터층과 베이스층, 상기 베이스층의 소정 부분에 일정 간격을 두고 배치되는 한 쌍의 베이스 전극, 상기 베이스 전극 사이에 배치되는 다층의 에미터층, 및 상기 다층의 에미터층상에 형성되며 상기 다층의 에미터 층보다는 넓은 선폭을 갖는 부분을 포함하는 에미터 전극을 포함하며, 상기 에미터 전극의 양측벽부는 상기 한 쌍의 베이스 전극의 내측벽 각각과 일치하며, 상기 콜렉터층 및 베이스층의 측벽은 상기 한쌍의 베이스 전극의 외측벽 보다 안측에 위치한다.
본 발명의 다른 실시예에 따른 HBT 제조방법은 다음과 같다. 먼저, 반절연 화합물 기판상에 서브 콜렉터층, 제 1 식각 정지층, 콜렉터층, 베이스층, 제 2 식각 정지층, 다층의 에미터층을 순차적으로 적층한다. 상기 다층의 에미터층 표면의 소정 부분과 콘택되도록 에미터 전극을 형성한다음, 상기 에미터 전극을 마스크로 하여 상기 다층의 에미터층을 과도 식각하여 언더컷 영역을 형성한다. 그리고 나서, 상기 에미터 전극의 양측에 위치하는 베이스층의 소정 부분이 노출되도록 상기 제 2 식각 정지층을 소정 부분 식각한다. 상기 에미터 전극을 기준으로 그 양측에 상기 노출된 베이스층과 콘택되도록 베이스 전극을 선택적으로 형성하고, 상기 다층 에미터층의 언더 컷 부분에 절연 스페이서를 형성하여, 상기 베이스 전극과 상기 패터닝된 다층의 에미터 영역을 절연시킨다. 그 후에, 상기 베이스 전극을 마스크로 하여 상기 베이스층 및 콜렉터층을 패터닝하고, 상기 베이스 전극을 마스크로 하여 상기 노출된 제 1 식각 정지층을 제거하여 서브 콜렉터층을 노출시킨다. 끝으 로 상기 노출된 서브 콜렉터층 상부에 선택적으로 콜렉터 전극을 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3 내지 도 13은 본 발명의 실시예에 따른 HBT 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3을 참조하여, 반절연 InP 기판(100) 상부에 n+ InGaAs 서브 콜렉터층(102), 제 1 식각 정지층(104), n- InGaAs 콜렉터층(106), p+ InGaAs 베이스층(108), 제 2 식각 정지층(110), n InP 에미터층(112), n+ InP 에미터 그레이드층(114) 및 n+ InGaAs 에미터 캡층(116)을 순차적으로 형성한다. 이때, 제 1 식각 정지층(104)은 InP층일 수 있고, 제 2 식각 정지층(110)은 InGaAs층일 수 있다.
도 4에 도시된 바와 같이, n+ InGaAs 에미터 캡층(116) 상부에 절연막, 예컨대, 제 1 실리콘 질화막(118)을 약 500 내지 1000Å 두께로 증착한다.
다음, 도 5를 참조하여, 상기 제 1 실리콘 질화막(118) 상부에 에미터 전극이 형성될 영역을 한정하기 위한 포토레지스트 패턴(120)을 형성한다. 이 포토레지스트 패턴(120)은 상기 에미터 전극을 한정하기 위한 개구부(120a)를 포함한다. 다 음 이 포토레지스트 패턴(120)을 마스크로 하여 상기 제 1 실리콘 질화막(118)을 비등방성 식각한다음, 상기 포토레지스트 패턴(120)을 추가 현상하여 포토레지스트 패턴(120)의 개구부(120a)를 확장한다. 이때, 개구부(120a)의 확장은 상기 결과물을 클로로벤젠 용액에 침지시키므로써 달성될 수 있다. 또한, 확장된 개구를 갖는 포토레지스트 패턴(120)의 측벽은 역 메사 형태를 가질 수 있다.
도 6을 참조하여, 포토레지스트 패턴(120) 및 실리콘 질화막(118)에 의해 노출된 n+ InGaAs 에미터 캡층(116)에 에미터 전극층(125)을 증착한다. 상기 에미터 전극층(125)은 예컨대 진공 이베포레이션 방식 또는 스퍼터링 방식으로 형성될 수 있으며, 상기 에미터 전극층(125)은 노출된 n+ InGaAs 에미터 캡층(116) 뿐만 아니라, 상기 포토레지스트 패턴(120) 상부에도 형성된다.
그 다음, 도 7에서와 같이, 상기 포토레지스트 패턴(120)을 공지의 방식으로 제거한다. 포토레지스트 패턴(120)의 제거에 의해, 포토레지스트 패턴(120) 상부에 형성되어 있는 에미터 전극층(125)이 리프트오프(lift off)된다. 이로써, 기판 결과물 상부에 n+ InGaAs 에미터 캡층(116)과 콘택되는 에미터 전극층만이 잔류되고, 이 전극층이 곧 HBT 트랜지스터의 에미터 전극(125a)이 된다. 에미터 전극(125a)은 상기 제 1 질화막(118)에 의해 하부보다 상부의 선폭이 넓은 "T"자형 구조로 형성된다.
도 8을 참조하여, 에미터 전극(125a) 양측에 잔류하는 제 1 실리콘 질화막(118)을 BOE(buffered oxide etchant)를 이용하여 선택적으로 제거된다. 이때, 제 1 실리콘 질화막(118)을 BOE로 식각하는 것은 잔류하는 InGaAs층 및 InP층의 유실을 방지하면서, 상기 제 1 실리콘 질화막(118)을 선택적으로 제거하기 위함이다. 그 후에, 상기 에미터 전극(125a)을 마스크로 이용하여 상기 n+ InGaAs 에미터 캡층(116), 및 n+ InP 에미터 그레이드층(114)/n InP 에미터층(112)을 식각한다. 이때, n+ InGaAs 에미터 캡층(116)은 인산 계열의 용액에 의해 습식 식각되고, 상기 n+ InP 에미터 그레이드층(114)/n InP 에미터층(112)은 인산과 염산이 혼합된 식각 용액에 의해 습식 식각된다. 이때, 상기 n+ InGaAs 에미터 캡층(116)은 그 하부의 n+ InP 에미터 그레이드층(114)과 물성 차이에 의한 식각 선택비를 갖는다. 그러므로 상기 에미터 전극(125a)과 상기 n+ InGaAs 에미터 캡층(116) 사이에 언더컷이 발생될 수 있도록 상기 n+ InGaAs 에미터 캡층(116)을 충분히 습식 식각하여도, p+ InGaAs 베이스층(108)의 손상 또는 식각을 방지할 수 있다. 또한, 상기 n InP 에미터층(112) 하부에도 물성이 상이한 n+ InGaAs층으로 된 제 2 식각 정지층(110)이 형성되어 있으므로, n InP 에미터층(112)과 제 2 식각 정지층(110) 사이에 식각 선택비가 확보된다. 그러므로, 상기 n+ InGaAs 에미터 캡층(116)과 마찬가지로 상기 n+ InP 에미터 그레이드층(114) 및 n InP 에미터층(112)을 충분히 식각하여, 상기 에미터 전극(125a)에 대해 언더 컷 형태로 만들 수 있다. 이에따라 식각이 완료된 n+ InGaAs 에미터 캡층(116), n+ InP 에미터 그레이드층(114) 및 n InP 에미터층(112)의 폭은 상기 에미터 전극(125a)의 하부 선폭보다 좁아진다.
다음, 결과물 상부에 제 2 실리콘 질화막(도시되지 않음)을 50 내지 100Å을 소정 두께로 증착하여, 에미터층들(112,114,116)의 측벽과 베이스층(108) 사이에 1차적으로 간격, 즉 절연을 유지시킨다. 다음, 에미터 전극(125a)을 마스크로 이용하여, 상기 절연막을 비등방성 식각한다. 이에따라, 에미터 전극(125a) 양측의 제 2 식각 정지층(110)이 노출된다. 이어서, 베이스 전극 예정 영역이 노출되도록 결 과물 상부에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 포토레지스트 패턴을 마스크로 하여 노출된 제 2 식각 정지층(110)을 소정 부분 노출시킨다. 그후 포토레지스트 패턴을 제거한다. 여기서, 미설명 부호 128은 언더컷 발생 부분을 나타낸다.
이어서, 도 9를 참조하면, 노출된 p+ InGaAs 베이스층(108)과 콘택되도록 베이스 전극(130)을 형성한다. 베이스 전극(130)은 에미터 전극(125a)과 마찬가지로 선택적 이베포레이션(evaporation) 방식 또는 스퍼터링 방식으로 형성될 수 있다. 이때 상기와 같은 방식에 의해 베이스 전극(130)을 형성하면, 노출된 p+ InGaAs 베이스층(108) 상부는 물론, 에미터 전극(125a) 상부에도 더미로 베이스 전극(131)이 형성된다. 상기 더미 베이스 전극(131)은 베이스 전극(130)과 동시에 동일 물질로 형성되더라도 상기 베이스 전극(130)과는 이격되어 있고, 상기 에미터 전극(125a)과 접촉되도록 형성되므로 실질적으로는 에미터 전극의 역할을 한다. 또한, 상기 베이스 전극(130)은 상기 에미터 전극(125a)과의 전기적 쇼트를 방지할 수 있도록 n InP 에미터층(112), n+ InP 에미터 그레이드층(114) 및 n+ InGaAs 에미터 캡층(116)의 두께의 총합보다 적은 두께를 가짐이 바람직하다.
도 10을 참조하면, 화합물 반도체 기판(100) 결과물 상부에 제 3 실리콘 질화막(135)을 형성한다. 상기 제 3 실리콘 질화막(135)은 상기 언더컷 부분(132)이 충분히 메꾸어질 수 있는 두께로 증착한다.
다음, 도 11에 도시된 바와 같이, 상기 제 3 실리콘 질화막(135)을 베이스 전극(130) 및 제 2 식각 정지층(110) 표면이 노출되도록 비등방성 식각하여, 상기 언더컷 부분(132)부분에 질화막 스페이서(135a)를 형성한다. 상기 질화막 스페이서(135a)에 의해서, 에미터층들(116,114,112)들이 덮혀지고, 에미터 전극(125a) 및 베이스 전극(130)사이가 완전히 절연되어, 외부의 기생 캐패시턴스 성분을 줄일 수 있다. 더욱이 상기 스페이서(135a)가 비교적 유전율이 높기 때문에 기생 캐패시턴스를 추가적으로 감소시킬 수 있다.
그 다음, 상기 베이스 전극(130) 및 더미 베이스 전극(131)을 마스크로 하여, 상기 p+ InGaAs 베이스층(108) 및 n- InGaAs 콜렉터층(106)을 식각한다. 이때, 상기 p+ InGaAs 베이스층(108) 및 n- InGaAs 콜렉터층(106)은 인산 계열의 식각 용액에 의해 과도 식각함이 바람직하다. 이때, 상기 n- InGaAs 콜렉터층(106) 하부에 InP로 된 제 1 식각 정지층(104)이 존재하므로, 하부 층의 유실없이 상기 p+ InGaAs 베이스층(108) 및 n- InGaAs 콜렉터층(106)을 충분히 과도 식각할 수 있다. 이에 의해 상기 베이스층(108) 및 콜렉터층(106)의 측벽은 상기 베이스 전극(130)의 측벽보다 내측에 위치한다. 그러므로, 베이스층(108)과 콜렉터층(106)의 접합 면적이 종래에 비해 상대적으로 감소되어, 기생 캐패시턴스를 감소시키게 된다.
도 12를 참조하면, n+ InGaAs 서브 콜렉터층(102)의 소정 부분이 노출시키기 위하여 화합물 반도체 기판(100) 결과물 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 다음, 포토레지스트 패턴을 마스크로 하여 노출된 제 1 식각 정지층(104)을 식각하여, 서브 콜렉터층(102)을 노출시킨다. 상기 제 1 식각 정지층(104)은 InP층으로 형성되었으므로, 인산과 염산의 혼합 용액으로 식각함이 바람직하다.
다음, 금속 증착 방식, 예컨대 이베포레이션 또는 스퍼터링 방식 및 리프트 오프 방식에 의해 노출된 서브 콜렉터층(102) 상부에 콜렉터 전극(140)을 형성한다. 상기 리프트 오프 방식으로 콜렉터 전극(140)을 형성함에 따라, 상기 콜렉터 전극(140)은 베이스 전극(130)에 대해 자기 정렬적으로 형성된다. 즉, 콜렉터 전극(140)의 일 측벽과 상기 베이스 전극(130)의 일 측벽은 거의 나란하게 위치된다. 또한, 상기 증착 방식에 의해 콜렉터 전극(140)을 형성함에 따라, 상기 에미터 전극(125a) 및 상기 베이스 전극(130) 상에도 더미로 콜렉터 전극(141,142)이 형성된다. 상기에서도 설명한 바와 같이 에미터 전극(125a)상의 더미 콜렉터 전극(141)은 에미터 전극으로 작용하고, 베이스 전극(130)상의 더미 콜렉터 전극(142)은 베이스 전극으로 작용한다. 더미 전극들(131,141,142)의 형성으로, 베이스 전극(130)의 두께가 실질적으로 증대되어, HBT 소자의 베이스 저항을 감소시킬 수 있다.
상기 콜렉터 전극(140)을 형성하기 전에, 접촉 저항을 향상시키기 위하여 노출된 서브 콜렉터층(102)의 표면을 일부 식각해낼 수 있다.
그 다음, 도 13을 참조하여, 콜렉터 전극(140)을 마스크로 이용하여 n+ InGaAs 서브 콜렉터층(102) 및 반절연 InP 기판(100)을 소정 두께만큼 식각하여 소자 분리를 달성한다. 이때 상기 에미터 전극(125a)과 베이스 전극(130)이 자기 정렬적으로 형성되고, 베이스 전극(130) 및 콜렉터 전극(140)이 자기 정렬적으로 형성되었으므로 별도의 마스크 없이 소자 분리를 달성할 수 있다. 상기 n+ InGaAs 서브 콜렉터층(102) 및 반절연 InP 기판(100)의 식각은 BCl3 가스에 의한 건식 식각 및 인산 용액에 의한 습식 식각을 병행하여 진행될 수 있다. 미설명 도면 부호 145 는 소자 분리 영역을 나타낸다.
그후, 결과물 상부에 층간 절연막(150), 예컨대 실리콘 질화막을 증착한다. 층간 절연막(150)은 예를 들어 4000 내지 6000Å 두께로 증착될 수 있다. 그후, 상기 에미터 전극(125a)의 표면(141), 베이스 전극(130)의 표면(142) 및 콜렉터 전극(140)이 노출되도록 층간 절연막(150)을 소정 부분 식각한다. 그후 노출된 에미터 전극(125a)의 표면(141), 베이스 전극(130)의 표면(142) 및 콜렉터 전극(140) 부분과 각각 콘택되도록 금속 증착 방식 및 리프트 오프 방식에 의해 금속 배선(155)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 에미터 전극과 에미터 영을 구성하는 층들을 언더컷 방식에 의해 T자 형태로 구현한다. 또한, 이 T자 형태의 에미터 전극의 언더컷 부분에 질화막 스페이서를 형성한다. 이에 의해 에미터층들과 베이스 전극 사이의 절연이 확보됨과 아울러, 에미터와 베이스 사이의 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 실시예에서는 InP층과 InGaAs층 사이, 즉, 서브 콜렉터층과 콜렉터층 사이, 및 베이스층과 에미터층 사이에 식각 정지층을 개재한다. 이에 따라, 자지 정렬 방식의 전극을 형성하기 위한 언더컷 식각(과도 식각)시, 하부 층들의 유실을 방지할 수 있어, 전극들의 리프팅 현상을 방지할 수 있다.
또한, 본 실시예에서는 에미터 전극, 베이스 전극 및 콜렉터 전극을 자기 정렬 방식에 따른 선택적 흡착 방식으로 형성되어, 에미터 전극 상부에는 더미로 베 이스 전극 및 콜렉터 전극이 형성되고, 베이스 전극 상부에는 더미로 콜렉터 전극이 형성된다. 이에 따라, 베이스 전극의 두께가 상대적으로 두꺼워지는 효과가 있어, 베이스 저항을 감소시킬 수 있다.
또한, 본 실시예에서는 에미터 전극과 베이스 전극이 자기정렬방식으로 형성되고, 베이스전극 및 콜렉터 전극이 자기 정렬 방식으로 형성되므로, 베이스 콜렉터간의 접합 면적 및 기생 캐패시턴스가 감소된다. 이에, 궁극적으로 HBT 소자의 속도가 향상된다.
Claims (15)
- 반절연 화합물 기판;상기 화합물 기판상에 형성되는 서브 콜렉터층;상기 서브 콜렉터층의 소정 부분에 일정 간격을 두고 배치되는 한 쌍의 콜렉터 전극;상기 콜렉터 전극 사이에 배치되는 콜렉터층과 베이스층;상기 베이스층의 소정 부분에 일정 간격을 두고 배치되는 한 쌍의 베이스 전극;상기 베이스 전극 사이에 배치되는 다층의 에미터층; 및상기 다층의 에미터층상에 형성되며 상기 다층의 에미터 층보다는 넓은 선폭을 갖는 부분을 포함하는 에미터 전극을 포함하며,상기 에미터 전극의 양측벽부는 상기 한 쌍의 베이스 전극의 내측벽 각각과 일치하며, 상기 콜렉터층 및 베이스층의 측벽은 상기 한쌍의 베이스 전극의 외측벽 보다 안측에 위치하는 이종 접합 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 에미터층과 상기 베이스 전극 사이에 절연 스페이서가 더 형성되어 있는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제 2 항에 있어서, 상기 절연 스페이서는 실리콘 질화막으로 형성되는 이종 접합 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 에미터 전극은 에미터 금속층, 베이스 금속층 및 콜렉터 금속층으로 구성되고, 상기 베이스 전극은 베이스 금속층 및 콜렉터 금속층으로 구성되는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 다층의 에미터층은,에미터층;상기 에미터층 상부에 형성되는 에미터 그레이드층; 및상기 에미터 그레이드층 상부에 형성되는 에미터 캡층을 포함하는 이종 접합 바이폴라 트랜지스터.
- 제 5 항에 있어서, 상기 기판은 반절연 InP 물질로 형성되고, 서브 컬렉터층, 컬렉터층, 베이스층 및 에미터 캡층은 InGaAs 물질로 형성되고, 상기 에미터층 및 에미터 그레이드층은 InP 물질로 형성되는 이종 접합 바이폴라 트랜지스터.
- 제 6 항에 있어서, 상기 서브 콜렉터층과 상기 콜렉터층 사이에 개재되는 제 1 식각 정지층, 및 상기 베이스층과 상기 에미터층 사이에 개재되는 제 2 식각 정지층을 더 포함하는 이종 접합 바이폴라 트랜지스터.
- 제 7 항에 있어서, 상기 제 1 식각 정지층은 InP층이고, 상기 제 2 식각 정지층은 InGaAs층인 이종 접합 바이폴라 트랜지스터.
- 반절연 화합물 기판상에 서브 콜렉터층, 제 1 식각 정지층, 콜렉터층, 베이스층, 제 2 식각 정지층, 다층의 에미터층을 순차적으로 적층하는 단계;상기 다층의 에미터층 표면의 소정 부분과 콘택되도록 에미터 전극을 형성하는 단계;상기 에미터 전극을 마스크로 하여 상기 다층의 에미터층을 과도 식각하여 언더컷 영역을 형성하는 단계;상기 에미터 전극의 양측에 위치하는 베이스층의 소정 부분이 노출되도록 상기 제 2 식각 정지층을 소정 부분 식각하는 단계;상기 에미터 전극을 기준으로 그 양측에 상기 노출된 베이스층과 콘택되도록 베이스 전극을 선택적으로 형성하는 단계;상기 다층 에미터층의 언더 컷 부분에 절연 스페이서를 형성하여, 상기 베이스 전극과 상기 패터닝된 다층의 에미터 영역을 절연시키는 단계;상기 베이스 전극을 마스크로 하여 상기 베이스층 및 콜렉터층을 패터닝하는 단계;상기 베이스 전극을 마스크로 하여 상기 노출된 제 1 식각 정지층을 제거하여 서브 콜렉터층을 노출시키는 단계; 및상기 노출된 서브 콜렉터층 상부에 선택적으로 콜렉터 전극을 형성하는 단계 를 포함하는 이종 접합 바이폴라 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 에미터 전극을 형성하는 단계는,상기 다층 에미터층상에 절연막을 형성하는 단계;상기 다층 에미터층의 소정 부분을 노출시키기 위한 개구를 포함하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴의 형태로 상기 절연막을 패터닝하는 단계;상기 포토레지스트 패턴을 화학 처리하여 상기 개구를 확장시키는 단계;상기 노출된 다층 에미터층 표면, 절연막 상부 및 상기 포토레지스트 패턴 상부에 에미터 전극 물질을 증착하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 이종 접합 바이폴라 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 절연 스페이서를 형성하는 단계는,상기 다층의 에미터층의 언더컷 부분이 충진되도록 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막을 비등방성 식각하는 단계를 포함하는 이종 접합 바이폴라 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 베이스 전극을 마스크로 하여 상기 베이스층 및 콜 렉터층을 패터닝하는 단계는,상기 베이스층 및 콜렉터층의 양측벽이 상기 베이스 전극의 외측벽보다 내측에 위치하도록 과도 식각하는 이종 접합 바이폴라 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 베이스 전극 및 콜렉터 전극은 이베포레이션 방식 또는 스퍼터링 방식으로 형성되는 이종 접합 바이폴라 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 다층의 에미터층은,에미터층;상기 에미터층 상부에 형성되는 에미터 그레이드층; 및상기 에미터 그레이드층 상부에 형성되는 에미터 캡층을 포함하는 이종 접합 바이폴라 트랜지스터의 제조방법.
- 제 14 항에 있어서, 상기 서브 컬렉터층, 컬렉터층, 베이스층, 에미터 캡층 및 제 2 식각 정지층은 InGaAs 물질로 형성하고, 상기 기판, 에미터층, 에미터 그레이드층 및 제 1 식각 정지층은 InP 물질로 형성되는 이종 접합 바이폴라 트랜지스터의 제조방법.
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