JPH0669227A - 化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法Info
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- JPH0669227A JPH0669227A JP5125635A JP12563593A JPH0669227A JP H0669227 A JPH0669227 A JP H0669227A JP 5125635 A JP5125635 A JP 5125635A JP 12563593 A JP12563593 A JP 12563593A JP H0669227 A JPH0669227 A JP H0669227A
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- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 150000001875 compounds Chemical class 0.000 title claims description 8
- 238000005530 etching Methods 0.000 claims abstract description 92
- 239000000463 material Substances 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 70
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 46
- 230000008569 process Effects 0.000 abstract description 32
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 27
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 17
- 239000003795 chemical substances by application Substances 0.000 abstract description 8
- 239000000203 mixture Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 154
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 44
- 235000012431 wafers Nutrition 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 238000001020 plasma etching Methods 0.000 description 20
- 238000000151 deposition Methods 0.000 description 18
- 230000008021 deposition Effects 0.000 description 18
- 239000007789 gas Substances 0.000 description 13
- 238000001465 metallisation Methods 0.000 description 13
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 11
- 238000004380 ashing Methods 0.000 description 8
- 239000008367 deionised water Substances 0.000 description 8
- 229910021641 deionized water Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- 238000000992 sputter etching Methods 0.000 description 7
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 239000007943 implant Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 229910018885 Pt—Au Inorganic materials 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000002904 solvent Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000002318 adhesion promoter Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 150000008280 chlorinated hydrocarbons Chemical class 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 239000007921 spray Substances 0.000 description 3
- 240000002329 Inga feuillei Species 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 241000205585 Aquilegia canadensis Species 0.000 description 1
- 229910017256 AsP Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】
【目的】 大量生産に対応できるヘテロ結合バイポーラ
トランジスタ作成方法と、この方法によって作成される
化合物半導体材料構造体を得る。 【構成】 一態様として、一層以上が第一材料（例えば
GaAs３６）から成り、残りの層のうちの一層以上が第二
材料（例えばAlGaAs３２）から成っている、複数層から
構成される化合物半導体材料構造を形成する工程；第二
材料層をあまりエッチングしないエッチング剤を用い
て、第一材料から成っている層をエッチングする工程；
から成るヘテロ接合バイポーラトランジスタ作成方法
と、この方法によって作成される化合物半導体材料構造
体が開示されている。これにより、次のエッチングの深
さを調節する精度が向上される。
トランジスタ作成方法と、この方法によって作成される
化合物半導体材料構造体を得る。 【構成】 一態様として、一層以上が第一材料（例えば
GaAs３６）から成り、残りの層のうちの一層以上が第二
材料（例えばAlGaAs３２）から成っている、複数層から
構成される化合物半導体材料構造を形成する工程；第二
材料層をあまりエッチングしないエッチング剤を用い
て、第一材料から成っている層をエッチングする工程；
から成るヘテロ接合バイポーラトランジスタ作成方法
と、この方法によって作成される化合物半導体材料構造
体が開示されている。これにより、次のエッチングの深
さを調節する精度が向上される。
Description
【０００１】
【産業上の利用分野】本発明は、概括的には、ヘテロ接
合バイポーラトランジスタとその製造方法に関する。本
発明の範囲を限定せずに、本発明の背景を、一例として
化合物半導体のヘテロ接合バイポーラトランジスタと組
み合わせて以下に記述する。
合バイポーラトランジスタとその製造方法に関する。本
発明の範囲を限定せずに、本発明の背景を、一例として
化合物半導体のヘテロ接合バイポーラトランジスタと組
み合わせて以下に記述する。
【０００２】
【従来技術】当該分野では、これまでヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）が広く大量生産されたこと
がなかった。従来のＨＢＴの再現性および信頼性に関す
る問題のため、ＦＥＴデバイスを上回る能率、パワー、
直線性といったＨＢＴの長所にも関わらず、大量生産で
の該デバイスの使用は限られたものであった。半導体デ
バイスの作成に際しての再現性は、ウェーハからウェー
ハ、ロットからロットへの量繰返工程によって決まる。
エビタキシャルGaAs ＨＢＴの場合、選択的エッチング
及びパターニングのほかに、材料成長の正確さも関係す
る。
ーラトランジスタ（ＨＢＴ）が広く大量生産されたこと
がなかった。従来のＨＢＴの再現性および信頼性に関す
る問題のため、ＦＥＴデバイスを上回る能率、パワー、
直線性といったＨＢＴの長所にも関わらず、大量生産で
の該デバイスの使用は限られたものであった。半導体デ
バイスの作成に際しての再現性は、ウェーハからウェー
ハ、ロットからロットへの量繰返工程によって決まる。
エビタキシャルGaAs ＨＢＴの場合、選択的エッチング
及びパターニングのほかに、材料成長の正確さも関係す
る。
【０００３】現技術の制限事項のいずれか、または、す
べてを克服するＨＢＴ製造技術の改善が望まれているの
は明白である。
べてを克服するＨＢＴ製造技術の改善が望まれているの
は明白である。
【０００４】
【発明が解決しようとする課題】かかる事情において、
再現精度と信頼性を備えたデバイスを実現するヘテロ接
合バイポーラトランジスタ製造方法が必要とされている
ことが確認されている。特に、ＨＢＴ材料構造のエッチ
ングまたは層除去のための、的確な技術が必要とされて
いる。従来技術では、材料構造の最上層の上面を基準と
する時限式エッチングが利用されていた。この技術は、
エッチングの集中や強度のばらつき、および半導体デバ
イスの量産で例外なく生じる材料厚のばらつきがあるた
めに、再現可能ではなかった。ＨＢＴで一般的に使用さ
れているベース層の厚さは、５００オングストローム以
上である。ベース層は、エミッタならびに、３０００ま
たは４０００アングストロームの厚さが可能なエミッタ
接触層とで覆われることが多い。（エッチング制限事項
のために、優先エミッタは所望の厚さよりも薄くしなく
てはならなかった。）３０００または４０００オングス
トロームの材料２〜３種類をエッチングした後に約１０
０オングストロームという精度を越えずにエッチングを
停止するという作業を繰り返すのは、きわめて難しいこ
とである。従来の技術は、エピタキシャル構造の上面か
らいくつかの材料（例えば、GaAsエミッタ接触層とAlGa
Asエミッタ）の層を貫いてベース層（通常はGaAs）ま
で、一回のエッチングを正確に時間調節することによる
ものであった。
再現精度と信頼性を備えたデバイスを実現するヘテロ接
合バイポーラトランジスタ製造方法が必要とされている
ことが確認されている。特に、ＨＢＴ材料構造のエッチ
ングまたは層除去のための、的確な技術が必要とされて
いる。従来技術では、材料構造の最上層の上面を基準と
する時限式エッチングが利用されていた。この技術は、
エッチングの集中や強度のばらつき、および半導体デバ
イスの量産で例外なく生じる材料厚のばらつきがあるた
めに、再現可能ではなかった。ＨＢＴで一般的に使用さ
れているベース層の厚さは、５００オングストローム以
上である。ベース層は、エミッタならびに、３０００ま
たは４０００アングストロームの厚さが可能なエミッタ
接触層とで覆われることが多い。（エッチング制限事項
のために、優先エミッタは所望の厚さよりも薄くしなく
てはならなかった。）３０００または４０００オングス
トロームの材料２〜３種類をエッチングした後に約１０
０オングストロームという精度を越えずにエッチングを
停止するという作業を繰り返すのは、きわめて難しいこ
とである。従来の技術は、エピタキシャル構造の上面か
らいくつかの材料（例えば、GaAsエミッタ接触層とAlGa
Asエミッタ）の層を貫いてベース層（通常はGaAs）ま
で、一回のエッチングを正確に時間調節することによる
ものであった。
【０００５】本発明の製造方法においては、層（例え
ば、GaAs）を貫いてエッチングするが広禁止帯幅エミッ
タ（例えば、AlGaAs）で停止するエッチング剤を使用し
たときにＨＢＴの広禁止帯幅エミッタで普通に認められ
る、小さな材料相違を利用している。これにより、次の
エッチング精度の恩恵を保持しながらも、構造内に特別
なエッチング停止層を設ける必要がなくなった。これま
で材料相違が利用されなかった、考えられる一番の理由
は、ウェット式およびドライ式の両方の、最も一般的な
エッチングでは、GaAsとAlGaAsがほぼ等しくエッチング
されているという事実による。本発明の発明生産方法の
重要側面は、GaAsをエッチングしてAlGaAsをエッチング
しないエッチング剤を発見したことである。３〜４層を
一度に貫くというのではなく、１層を貫いてエッチング
してベース層内で停止することによるエッチング精度向
上によって、生産性と歩留りが高くなる。
ば、GaAs）を貫いてエッチングするが広禁止帯幅エミッ
タ（例えば、AlGaAs）で停止するエッチング剤を使用し
たときにＨＢＴの広禁止帯幅エミッタで普通に認められ
る、小さな材料相違を利用している。これにより、次の
エッチング精度の恩恵を保持しながらも、構造内に特別
なエッチング停止層を設ける必要がなくなった。これま
で材料相違が利用されなかった、考えられる一番の理由
は、ウェット式およびドライ式の両方の、最も一般的な
エッチングでは、GaAsとAlGaAsがほぼ等しくエッチング
されているという事実による。本発明の発明生産方法の
重要側面は、GaAsをエッチングしてAlGaAsをエッチング
しないエッチング剤を発見したことである。３〜４層を
一度に貫くというのではなく、１層を貫いてエッチング
してベース層内で停止することによるエッチング精度向
上によって、生産性と歩留りが高くなる。
【０００６】
【課題を解決するための手段】一般に、また本発明の一
態様において、一層以上が第一材料から成り、残りの層
のうちの一層以上が第二材料から成っている、複数層か
ら構成される化合物半導体材料構造を形成する工程；
第二材料層を評価できるほどはエッチングしないエッチ
ング剤を用いて、第一材料から成っている層をエッチン
グする工程；から或るヘテロ接合バイポーラトランジス
タ製造方法が開示されている。
態様において、一層以上が第一材料から成り、残りの層
のうちの一層以上が第二材料から成っている、複数層か
ら構成される化合物半導体材料構造を形成する工程；
第二材料層を評価できるほどはエッチングしないエッチ
ング剤を用いて、第一材料から成っている層をエッチン
グする工程；から或るヘテロ接合バイポーラトランジス
タ製造方法が開示されている。
【０００７】この方法の長所は、次のエッチングの時間
調節のための基準点が、最上層上面以外の点で定められ
ることにより、次のエッチングの深さを調節する精度が
向上することである。ＨＢＴ工程においてエミッタのエ
ッチング精度が向上されると、生産性が上がり、歩留り
が高くなる。本発明の別の長所は、本発明のエッチング
方法によって精度が高められるため、厚いエミッタ層と
薄いベース層という組合せを利用できることである。エ
ミッタ層を厚くすることによって、エミッタ層を貫通し
てベース層に達するようなエミッタ接触層メタライゼー
ション突刺の機会が減少され、ＨＢＴの信頼性が向上す
る。
調節のための基準点が、最上層上面以外の点で定められ
ることにより、次のエッチングの深さを調節する精度が
向上することである。ＨＢＴ工程においてエミッタのエ
ッチング精度が向上されると、生産性が上がり、歩留り
が高くなる。本発明の別の長所は、本発明のエッチング
方法によって精度が高められるため、厚いエミッタ層と
薄いベース層という組合せを利用できることである。エ
ミッタ層を厚くすることによって、エミッタ層を貫通し
てベース層に達するようなエミッタ接触層メタライゼー
ション突刺の機会が減少され、ＨＢＴの信頼性が向上す
る。
【０００８】
【実施例】本発明は、GaAsヘテロ接合バイポーラトラン
ジスタ（ＨＢＴ）の製造方法と、かかるデバイスを備え
た集積回路に関し、特に、以下に記述の各工程から成る
方法に関する。本発明の特定実施例では、例えば表１と
図１に示されているように、MOCVD によって、約６２５
μｍの半絶縁GaAs基板２０上に上層が形成されている。
ジスタ（ＨＢＴ）の製造方法と、かかるデバイスを備え
た集積回路に関し、特に、以下に記述の各工程から成る
方法に関する。本発明の特定実施例では、例えば表１と
図１に示されているように、MOCVD によって、約６２５
μｍの半絶縁GaAs基板２０上に上層が形成されている。
【０００９】
【表１】 膜 厚さ ドーピング ドーピング （μｍ） 剤 レベル (アトム ／cm2) 非注入 AlGaAs２２ 0.3 ±0.02 ＜5.0E15 n+GaAs サブコレクタ２４ 1.0 ±0.2 Si 1.5E18±0.5E18 n GaAs コレクタ２６ 0.65±0.1 Si 8.0E15±1.0E15 p+GaAs ベース２８ 0.05〜0.1 C 1.5E19±0.5E19n GaAs ３０ 0.002 Si 5.0E17±1.0E17 n Alx GaI-x As. x=0.3 32 0.1 ±0.01 Si 5.0E17±1.0E17 n Alx GaI-x As. 0.3 ＞ｘ≧034 0.05±0.01 Si 5.0E17±1.0E17 n+GaAs バッファ３６ 0.15±0.025 Si 3.0E18±0.5E18 n+Inz GaI-x As. 0.5 ＞ｘ≧038 0.02〜0.05 Si 0.3E19±1.0E19 n+Inz GaI-x As. x=0.540 0.02〜0.05 Si 1.0E19 GaAs層は、可能な限り高濃度のドーピング材で作られ
る。記載値は、このようにして得られた値である。かか
るデバイスは、これらの層を有するものと、有しないも
のとが作成されてきた。これらの層を有するものの場
合、エミッタの接触層は、ベース層２８にまで達する接
触層金属突刺の危険が最も小さい。非溶融混合Ti−Pt−
Auで作られてきた。InGaAsがない場合は、溶融混合され
たAuGe／Ni／Auのエミッタ接触層が必要である。
る。記載値は、このようにして得られた値である。かか
るデバイスは、これらの層を有するものと、有しないも
のとが作成されてきた。これらの層を有するものの場
合、エミッタの接触層は、ベース層２８にまで達する接
触層金属突刺の危険が最も小さい。非溶融混合Ti−Pt−
Auで作られてきた。InGaAsがない場合は、溶融混合され
たAuGe／Ni／Auのエミッタ接触層が必要である。
【００１０】別の好適実施材料構造例では、InGaAs層３
８と４０の使用を取りやめ、その代わりに、はるかに厚
いGaAs層３６（約４７５０オングストローム）を利用し
ている。GaAs層を厚くしたことによって、GaAs層（３
６）が薄い場合よりもGaAsを貫通する接触層金属突刺の
危険が小さい状態で、溶融混合AuGa／Ni／Auエミッタ接
触層を利用できる。
８と４０の使用を取りやめ、その代わりに、はるかに厚
いGaAs層３６（約４７５０オングストローム）を利用し
ている。GaAs層を厚くしたことによって、GaAs層（３
６）が薄い場合よりもGaAsを貫通する接触層金属突刺の
危険が小さい状態で、溶融混合AuGa／Ni／Auエミッタ接
触層を利用できる。
【００１１】1. エビタキシャル層の厚さを、生産性
と、それに続くデバイス信頼性を向上するように定め
る。例えば、エミッタ領域が５０００オングストローム
以上にすると、慣例のAlGe／Ni／AuまたはPd(Pt)Ge接触
層で優れた信頼性が達成される。高ドービングInGaAs表
面層を使うことによって、全ベースのメタライゼーショ
ンの突刺に起因する障害を事実上排除して、高融点金属
または金属ケイ化物のエミッタ接触層を利用できる。
と、それに続くデバイス信頼性を向上するように定め
る。例えば、エミッタ領域が５０００オングストローム
以上にすると、慣例のAlGe／Ni／AuまたはPd(Pt)Ge接触
層で優れた信頼性が達成される。高ドービングInGaAs表
面層を使うことによって、全ベースのメタライゼーショ
ンの突刺に起因する障害を事実上排除して、高融点金属
または金属ケイ化物のエミッタ接触層を利用できる。
【００１２】2. 簡単に除去できる、厚くメッキされた
Au膜を使用して、選択的な深い注入アイソレーション
（約５eVでO2）でマスキングする。あるいは、アイソレ
ーション注入をベースのエッチングの後まで遅らせて、
２００〜７００eVを利用して実施することもできる。本
発明の特定実施例においては、注入マスキングは次のよ
うに作られる： a. 上層形成後、ウェーハに合せマークを付け、ウェー
ハに1.３μｍのフォトレジスタ層４４を形成し、１４０
℃で３０分間焼付ける。本工程の別の実施例では、障壁
／接触層４２を上部構造に塗布する。これについては、
下記（３）にて詳説される。
Au膜を使用して、選択的な深い注入アイソレーション
（約５eVでO2）でマスキングする。あるいは、アイソレ
ーション注入をベースのエッチングの後まで遅らせて、
２００〜７００eVを利用して実施することもできる。本
発明の特定実施例においては、注入マスキングは次のよ
うに作られる： a. 上層形成後、ウェーハに合せマークを付け、ウェー
ハに1.３μｍのフォトレジスタ層４４を形成し、１４０
℃で３０分間焼付ける。本工程の別の実施例では、障壁
／接触層４２を上部構造に塗布する。これについては、
下記（３）にて詳説される。
【００１３】b. フォトレジストにTiW −Au（１００〜
２００オングストローム）４６をスパッタリングし、主
注入マスクである電気メッキＡされたｕ４８のメッキベ
ースとして作用させる。 c. TiW −Auスパッタ層に第二フォトレジスト被膜（図
示略）を形成し、このレジスト層に隔離パターンを合わ
せ、露光し、現像する。露光、現像前焼付け、現像を最
適化し、縦方向の側壁パターンを保証する。
２００オングストローム）４６をスパッタリングし、主
注入マスクである電気メッキＡされたｕ４８のメッキベ
ースとして作用させる。 c. TiW −Auスパッタ層に第二フォトレジスト被膜（図
示略）を形成し、このレジスト層に隔離パターンを合わ
せ、露光し、現像する。露光、現像前焼付け、現像を最
適化し、縦方向の側壁パターンを保証する。
【００１４】d. スパッタ蒸着させたAuの上に、フォト
レジストによって提供されるパターン（図示略）で、厚
さ４μｍにAu４８を電着する。 e. メッキパターンレジストをスクラッパーに入れて除
去した後、水噴霧によってすすぐ。メッキされたAu４８
をマスクとして利用しながら、露光されたスパッタ蒸着
TiW −Au層４６をイオンエッチングによって除去する。
レジストによって提供されるパターン（図示略）で、厚
さ４μｍにAu４８を電着する。 e. メッキパターンレジストをスクラッパーに入れて除
去した後、水噴霧によってすすぐ。メッキされたAu４８
をマスクとして利用しながら、露光されたスパッタ蒸着
TiW −Au層４６をイオンエッチングによって除去する。
【００１５】f. Au４８メッキを再びマスクとして利用
して、Au４８のメッキを施したスパック蒸着TiW −Au４
６の下のレジスト層４４を、Ｏ2 中でＲＩＥエッチング
して、レジストの縁部とAu４８のメッキパターンとの一
致を保証する。この時点における構造図を図３に示す。
これで、ウェーハはアイソレーション注入の用意が整っ
た。本発明の特定実施例の注入スケジュールは、表２の
通りである。
して、Au４８のメッキを施したスパック蒸着TiW −Au４
６の下のレジスト層４４を、Ｏ2 中でＲＩＥエッチング
して、レジストの縁部とAu４８のメッキパターンとの一
致を保証する。この時点における構造図を図３に示す。
これで、ウェーハはアイソレーション注入の用意が整っ
た。本発明の特定実施例の注入スケジュールは、表２の
通りである。
【００１６】
【表２】 種類 エネルギー（ＭｅＶ） ドーズ Ｏ＋ 0.２５ 8.０Ｅ１１ Ｏ＋ 0.５０ 1.０Ｅ１２ Ｏ＋ 1.５０ 1.０Ｅ１２ Ｏ＋ 2.５０ 1.０Ｅ１２ Ｏ＋ 3.７０ 1.０Ｅ１２ Ｏ＋ 5.１０ 1.０Ｅ１２ Ｇａ 0.６０ 1.０Ｅ１２ Ｇａ 1.１０ 1.０Ｅ１２ Ｂ 0.０５ 1.０Ｅ１２ Ｂ 0.１６ 2.０Ｅ１２ Ｂ 0.３０ 3.０Ｅ１２ 次に、アセトン中で注入マスキング材料を除去する。こ
れで、ウェーハのデバイス処理の準備が整のう。表面か
ら半絶縁基板の中までのアイソレーションが完了する。
この時点の材料構造の図を、図４に示す。アイソレーシ
ョン注入の影響の及ぶ領域５０は、影をつけて示されて
いる。
れで、ウェーハのデバイス処理の準備が整のう。表面か
ら半絶縁基板の中までのアイソレーションが完了する。
この時点の材料構造の図を、図４に示す。アイソレーシ
ョン注入の影響の及ぶ領域５０は、影をつけて示されて
いる。
【００１７】3. エミッタ接触層を、高動作温度または
高保管温度に対して安全な抵抵抗接触層となる。高注入
InGaAsに対する屈折金属または窒化屈折金属またはケイ
化屈折金属接触層によって設ける。この障壁／接触層
は、数多の異なる膜組成にすることも可能である。これ
は、InGaAs接触層と反応してエミッタ接触層の耐性が次
第に損なわれることからTiを守るために利用される。純
粋Ｗも使用できるが、その場合、低応力の蒸着条件を採
用しなくてはならない。また、有効TiがTiN として界面
に存在するようなAr＋６±４％N2中でスパッタ蒸着され
るTiW も利用できる。
高保管温度に対して安全な抵抵抗接触層となる。高注入
InGaAsに対する屈折金属または窒化屈折金属またはケイ
化屈折金属接触層によって設ける。この障壁／接触層
は、数多の異なる膜組成にすることも可能である。これ
は、InGaAs接触層と反応してエミッタ接触層の耐性が次
第に損なわれることからTiを守るために利用される。純
粋Ｗも使用できるが、その場合、低応力の蒸着条件を採
用しなくてはならない。また、有効TiがTiN として界面
に存在するようなAr＋６±４％N2中でスパッタ蒸着され
るTiW も利用できる。
【００１８】本発明の好適方法では、５ミリトール、1.
５kWでＤＣマグネトロンスパッタ蒸着された２０００オ
ングストロームのW5Si3 層を採用している。前記W5Si3
の厚さは、５００〜３００００オングストロームの範囲
で変更可能である。障壁／接触層と、W5Si3 層上に被覆
せられた、W5Si3 よりも導電性のあるAuベースのメタラ
イゼーションとの、熱膨張係数の違いによる抗張応力に
対しては、厚い膜ほど強く、優れている。
５kWでＤＣマグネトロンスパッタ蒸着された２０００オ
ングストロームのW5Si3 層を採用している。前記W5Si3
の厚さは、５００〜３００００オングストロームの範囲
で変更可能である。障壁／接触層と、W5Si3 層上に被覆
せられた、W5Si3 よりも導電性のあるAuベースのメタラ
イゼーションとの、熱膨張係数の違いによる抗張応力に
対しては、厚い膜ほど強く、優れている。
【００１９】Ar圧力を２０±５ミルトールまで増加する
ことによって、引張応力にてW5Si3膜を蒸着でき、これ
により、InGaAsへの付着力が向上し、温度上昇時の応力
破損に対する抵抗性が増す。 4. エミッタ形状は、剥離技術によって形成することが
できる。その場合、エミッタパターンはフォトレジスト
フィルムの開口部として形成される。これは、画像反転
フォトレジストを用いて実施される。特定実施例におい
ては、W5Si3 を被覆したウェーハ上に付着促進剤を広げ
る。次いで、フォトレジストを約1.８μｍの厚さに施
し、９０℃で９０秒間トラック焼付けする。次に、ウェ
ーハを３６５nmで0.７秒間ブランケット露光し、５０秒
間１２５℃でトラック焼付けし、ステッパにて露光し、
現像液とH2O の１：１溶液で６分間、一括現像する。レ
ジスト側壁の形状に最適な焼付け、ブランケット露光、
パターン露光、現像回数はレジストバッチによって変化
するので、正確な条件はレジストバッチによって異な
る。
ことによって、引張応力にてW5Si3膜を蒸着でき、これ
により、InGaAsへの付着力が向上し、温度上昇時の応力
破損に対する抵抗性が増す。 4. エミッタ形状は、剥離技術によって形成することが
できる。その場合、エミッタパターンはフォトレジスト
フィルムの開口部として形成される。これは、画像反転
フォトレジストを用いて実施される。特定実施例におい
ては、W5Si3 を被覆したウェーハ上に付着促進剤を広げ
る。次いで、フォトレジストを約1.８μｍの厚さに施
し、９０℃で９０秒間トラック焼付けする。次に、ウェ
ーハを３６５nmで0.７秒間ブランケット露光し、５０秒
間１２５℃でトラック焼付けし、ステッパにて露光し、
現像液とH2O の１：１溶液で６分間、一括現像する。レ
ジスト側壁の形状に最適な焼付け、ブランケット露光、
パターン露光、現像回数はレジストバッチによって変化
するので、正確な条件はレジストバッチによって異な
る。
【００２０】画像反転剥離フォトレジストパターン生成
後、ウェーハを灰化し、パターン中のレジストまたは他
の有機残留物を除去し、ベル＃２に浸して表面の酸化物
を除去し、すすいで、スピンリンスしてから乾燥する。
Auベースのエミッタメタライゼーションをウェーハに蒸
着させるが、フォトレジストの開口部より、先に蒸着さ
れた屈折金属またはケイ化金属接触層４２に蒸着させ
る。次いで、蒸着金属で覆われていないパターン領域の
側壁にて溶剤で攻撃してフォトレジストを剥離する。ウ
ェーハ表面は、蒸着前に、金属（W5Si3 ）４２ですっか
り覆われているので、ウェーハがはだかのGaAsである場
合よりも、金属蒸着源からの放射エネルギーが更に効果
的に集まる。はだかのGaAsに蒸着を施すと、フォトレジ
ストを必要以上に加熱したり、エミッターベース間の短
絡の原因となる希望しない「翼」や金属タグを、エミッ
タパターンの側壁の蒸着金属析出物がつくるような形に
なってしまうことがある。
後、ウェーハを灰化し、パターン中のレジストまたは他
の有機残留物を除去し、ベル＃２に浸して表面の酸化物
を除去し、すすいで、スピンリンスしてから乾燥する。
Auベースのエミッタメタライゼーションをウェーハに蒸
着させるが、フォトレジストの開口部より、先に蒸着さ
れた屈折金属またはケイ化金属接触層４２に蒸着させ
る。次いで、蒸着金属で覆われていないパターン領域の
側壁にて溶剤で攻撃してフォトレジストを剥離する。ウ
ェーハ表面は、蒸着前に、金属（W5Si3 ）４２ですっか
り覆われているので、ウェーハがはだかのGaAsである場
合よりも、金属蒸着源からの放射エネルギーが更に効果
的に集まる。はだかのGaAsに蒸着を施すと、フォトレジ
ストを必要以上に加熱したり、エミッターベース間の短
絡の原因となる希望しない「翼」や金属タグを、エミッ
タパターンの側壁の蒸着金属析出物がつくるような形に
なってしまうことがある。
【００２１】本発明の特定実施例においては、エミッタ
金属は、電気ビーム蒸着で付着される。このAuベース金
属システムは、各々、厚さ４５０／４００／３８００の
Ti／Pt／Auから構成される。この蒸着時の加熱を最小に
するために、Tiのすすぎ、浸漬、前蒸着時間は、いずれ
も５秒に設定する。これにより、システムシャッター開
時には、各プロセスに余分な時間を費やさずに、すぐに
Tiを蒸着でき、結果として、Ti蒸着中の放射加熱による
レジスト形状損傷が大幅に低減される。同様の理由で、
Ptのすすぎ、浸漬、前蒸着時間を、それぞれ、５秒、５
秒、１５秒に設定する。
金属は、電気ビーム蒸着で付着される。このAuベース金
属システムは、各々、厚さ４５０／４００／３８００の
Ti／Pt／Auから構成される。この蒸着時の加熱を最小に
するために、Tiのすすぎ、浸漬、前蒸着時間は、いずれ
も５秒に設定する。これにより、システムシャッター開
時には、各プロセスに余分な時間を費やさずに、すぐに
Tiを蒸着でき、結果として、Ti蒸着中の放射加熱による
レジスト形状損傷が大幅に低減される。同様の理由で、
Ptのすすぎ、浸漬、前蒸着時間を、それぞれ、５秒、５
秒、１５秒に設定する。
【００２２】蒸着後、溶剤中でフォトレジストを剥離す
る。代表的には、アセトンが採用され、ウェーハを回転
しながら浸漬、超音波撹拌、または噴霧する。剥離処理
の細目はパターニングに悪影響を及ぼすことがあるが、
異物なき表面を残すプロセスを利用する。この時点の構
造の図を、図８に示す。この結果得られる、パターン形
成されたTiPtAu５２は、エミッタ形状をエッチングする
マスクとして使用される。
る。代表的には、アセトンが採用され、ウェーハを回転
しながら浸漬、超音波撹拌、または噴霧する。剥離処理
の細目はパターニングに悪影響を及ぼすことがあるが、
異物なき表面を残すプロセスを利用する。この時点の構
造の図を、図８に示す。この結果得られる、パターン形
成されたTiPtAu５２は、エミッタ形状をエッチングする
マスクとして使用される。
【００２３】６．上記に代わるエミッタ形状形成方法
は、スパッタされた非屈折金属またはケイ化金属接触／
障壁層の上にTiW −Auをスパッタする工程、フォトレジ
ストを形成する工程、パターンを露光および現像する工
程、エミッタ金属形状を形成し、エミッタ構造を形成す
るW5Si3 、InGaAs、GaAs、AlGaAs層の反応イオンエッチ
ング用のパターンマスクとして役立つようにTiW −Auを
パターンエッチングする工程を備えている。このプロセ
スの長所は多く、例えば下記のようなものが挙げられ
る。
は、スパッタされた非屈折金属またはケイ化金属接触／
障壁層の上にTiW −Auをスパッタする工程、フォトレジ
ストを形成する工程、パターンを露光および現像する工
程、エミッタ金属形状を形成し、エミッタ構造を形成す
るW5Si3 、InGaAs、GaAs、AlGaAs層の反応イオンエッチ
ング用のパターンマスクとして役立つようにTiW −Auを
パターンエッチングする工程を備えている。このプロセ
スの長所は多く、例えば下記のようなものが挙げられ
る。
【００２４】a. 屈折障壁膜の真性応力は、スパッタリ
ング圧力を変更することによって、圧縮力5.０×１０10
から張力5.０×１０10ダイン／cm2 まで制御可能であ
る。このように、例えば、W5Si3／TiW ／Auというサン
ドイッチの構造完全性は、W5Si3 膜の応力を決定した後
に、バランスの取れた応力を提供するTiW −Auのデボジ
ション条件を選択することによって向上できる。実際的
には、室温で約２×１０ 9 ダイン／cm2 という張力が理
想に近いことが分かった。穏やかに張力がかかることに
より、金属膜は、デバイス基板の熱膨張係数よりも高い
熱膨張係数で、温度上昇に伴って応力を緩和する。
ング圧力を変更することによって、圧縮力5.０×１０10
から張力5.０×１０10ダイン／cm2 まで制御可能であ
る。このように、例えば、W5Si3／TiW ／Auというサン
ドイッチの構造完全性は、W5Si3 膜の応力を決定した後
に、バランスの取れた応力を提供するTiW −Auのデボジ
ション条件を選択することによって向上できる。実際的
には、室温で約２×１０ 9 ダイン／cm2 という張力が理
想に近いことが分かった。穏やかに張力がかかることに
より、金属膜は、デバイス基板の熱膨張係数よりも高い
熱膨張係数で、温度上昇に伴って応力を緩和する。
【００２５】b. 剥離ではなく、パターンエッチングを
利用した場合、金属デボジションから剥離レジストパタ
ーン側壁に生じることのある、エミッターベース間を短
絡する金属タグができる可能性もなく、パターンに対し
てきれいな縁部が得られる。本発明の好適実施例では、
上記（３）に記載されているようにW5Si3 層が蒸着され
ている。この蒸着は、その層の真性応力が特徴付けられ
る。蒸着装置によって応力が異なるので、応力特徴づけ
が必要である。次に、W5Si3 ／TiW ／Au／TiW 膜の複合
応力が約２×１０9 ／cm2 という値でわずかに張力とな
るような応力でTiW ／Au／TiW 膜の蒸着が得られるよう
に、装置を特徴付ける。これは、代表的には、TiW の蒸
着圧力が１５±５ミリトールで発生するが、正確な圧力
は、W5Si3 膜の応力と、スパッタリング装置の圧力測定
装置の精度による。TiW ／Au／TiW 層の厚さは、例え
ば、各々、１５００、４００、４００オングストローム
とする。一番上のTiW 層は、プレーナ化誘電層を通って
Au層に達する。構造のピアエッチングの完了を確認する
指標の役をなすという目的に役立つ。記載の層の厚さは
公称寸法であり、本発明の範囲内で、別の厚さを採用す
ることもできる。他の実施例では、W5Si3 膜自身で応力
制御できるので、応力緩和層の必要がない。これは、１
５〜２０ミリトールという圧力下で、電力１０００〜１
２００ＷでＤＣマグネトロンスパッタリングによって被
膜させることによって達成される。
利用した場合、金属デボジションから剥離レジストパタ
ーン側壁に生じることのある、エミッターベース間を短
絡する金属タグができる可能性もなく、パターンに対し
てきれいな縁部が得られる。本発明の好適実施例では、
上記（３）に記載されているようにW5Si3 層が蒸着され
ている。この蒸着は、その層の真性応力が特徴付けられ
る。蒸着装置によって応力が異なるので、応力特徴づけ
が必要である。次に、W5Si3 ／TiW ／Au／TiW 膜の複合
応力が約２×１０9 ／cm2 という値でわずかに張力とな
るような応力でTiW ／Au／TiW 膜の蒸着が得られるよう
に、装置を特徴付ける。これは、代表的には、TiW の蒸
着圧力が１５±５ミリトールで発生するが、正確な圧力
は、W5Si3 膜の応力と、スパッタリング装置の圧力測定
装置の精度による。TiW ／Au／TiW 層の厚さは、例え
ば、各々、１５００、４００、４００オングストローム
とする。一番上のTiW 層は、プレーナ化誘電層を通って
Au層に達する。構造のピアエッチングの完了を確認する
指標の役をなすという目的に役立つ。記載の層の厚さは
公称寸法であり、本発明の範囲内で、別の厚さを採用す
ることもできる。他の実施例では、W5Si3 膜自身で応力
制御できるので、応力緩和層の必要がない。これは、１
５〜２０ミリトールという圧力下で、電力１０００〜１
２００ＷでＤＣマグネトロンスパッタリングによって被
膜させることによって達成される。
【００２６】7. W5Si3 界面にて、制御された応力でエ
ミッタ形状を達成する別の方法は、蒸着されたTi／Pt／
Auの剥離パターニングと、W5Si3 へのTiW スパッタリン
グを組み合わせる方法である。再び、２０００±５００
オングストロームのTiW 膜の蒸着圧力は、１５±５ミリ
トールの範囲内とする。剥離ならびにTi／Pt／Au蒸着処
理は、上記（４）に記述の通りである。
ミッタ形状を達成する別の方法は、蒸着されたTi／Pt／
Auの剥離パターニングと、W5Si3 へのTiW スパッタリン
グを組み合わせる方法である。再び、２０００±５００
オングストロームのTiW 膜の蒸着圧力は、１５±５ミリ
トールの範囲内とする。剥離ならびにTi／Pt／Au蒸着処
理は、上記（４）に記述の通りである。
【００２７】8. W5Si3 膜内の応力は、圧力範囲２０±
５ミリトール、1.５±0.５kWのAr中でＤＣマグネットロ
ンスパッタ蒸着により、望ましい軽張力（１００オング
ストロームの膜の場合、２±１×１０9 ／cm2 ）に制御
できる。正確なスパッタ蒸着条件は、応力対蒸着圧力マ
トリクスを実施して、使用するスパッタ装置に合わせて
決定されなくてはならない、実際のエミッタ形状は、上
記（５）〜（７）に記述されているいずれかの技術によ
って形成できる。
５ミリトール、1.５±0.５kWのAr中でＤＣマグネットロ
ンスパッタ蒸着により、望ましい軽張力（１００オング
ストロームの膜の場合、２±１×１０9 ／cm2 ）に制御
できる。正確なスパッタ蒸着条件は、応力対蒸着圧力マ
トリクスを実施して、使用するスパッタ装置に合わせて
決定されなくてはならない、実際のエミッタ形状は、上
記（５）〜（７）に記述されているいずれかの技術によ
って形成できる。
【００２８】9. トランジスタのエミッタメサを形成す
るために、選択的ＲＩＥ処理を利用して、W5Si3 ４２ま
たはW5Si3 ／Tiを貫通してWInGaAs ４０表面で停止する
エッチングを行う。こうして得られた構造対を、図６に
示す．InGaAs４０は、非選択的に、時間調整され、ウェ
ットエッチでエッチングされ、図７の構造体となる。５
００〜１０００オングストロームの厚さのp ±GaAsベー
ス領域２８で安全に停止するための正確な制御を可能に
する、制御された速度、制御されたアンダカット、時間
調整されたＲＩＥエッチングでのエミッタ領域のバラン
スに、明確なエッチング基準を設けて、AlGaAs層３２で
停止するＲＩＥ（反応イオンエッチング）プロセスを利
用してGaAsバッファ３６をエッチングする。例えば、In
GaAs層４０は、GaAsバッフア３６まできれいにエッチン
グするために、十分な時間をかけウェットエッチングす
る。GaAsは、AlGaAsをエッチングしない混合ガス中でＲ
ＩＥエッチングするので、エッチングは、AIGaAs層３２
で停止する。これで、薄いｐ＋ベース領域２８までの距
離が正確にわかる。AlGaAsに対する最初のＲＩＥエッチ
ングの選択性がないと、InGaAsウェットエッチングとGa
As ＲＩＥエッチングの後で、エッチングが行われたが
べース領域２８までは入り込んでいないことを確認する
ために、コストが高くしかも不正確なステップ高測定を
行なうことが要求されにる。AlGaAs層の上面までエッチ
ングされた構造体の図を、図８に示す。
るために、選択的ＲＩＥ処理を利用して、W5Si3 ４２ま
たはW5Si3 ／Tiを貫通してWInGaAs ４０表面で停止する
エッチングを行う。こうして得られた構造対を、図６に
示す．InGaAs４０は、非選択的に、時間調整され、ウェ
ットエッチでエッチングされ、図７の構造体となる。５
００〜１０００オングストロームの厚さのp ±GaAsベー
ス領域２８で安全に停止するための正確な制御を可能に
する、制御された速度、制御されたアンダカット、時間
調整されたＲＩＥエッチングでのエミッタ領域のバラン
スに、明確なエッチング基準を設けて、AlGaAs層３２で
停止するＲＩＥ（反応イオンエッチング）プロセスを利
用してGaAsバッファ３６をエッチングする。例えば、In
GaAs層４０は、GaAsバッフア３６まできれいにエッチン
グするために、十分な時間をかけウェットエッチングす
る。GaAsは、AlGaAsをエッチングしない混合ガス中でＲ
ＩＥエッチングするので、エッチングは、AIGaAs層３２
で停止する。これで、薄いｐ＋ベース領域２８までの距
離が正確にわかる。AlGaAsに対する最初のＲＩＥエッチ
ングの選択性がないと、InGaAsウェットエッチングとGa
As ＲＩＥエッチングの後で、エッチングが行われたが
べース領域２８までは入り込んでいないことを確認する
ために、コストが高くしかも不正確なステップ高測定を
行なうことが要求されにる。AlGaAs層の上面までエッチ
ングされた構造体の図を、図８に示す。
【００２９】本発明の特定実施例では、上記（５）〜
（８）の工程で処理を施したウェーハを綿密に清掃し、
最終プラズマ灰化工程で、TiW −AuまたはT −Pt−Auエ
ミッタ接触パターンの縁部がきれいで異物の付着がない
こと、および、エッチングされていないW5Si3 またはTi
W の表面にありうるエッチマスキング汚染が無いように
する。高周波プラズマ反応装置またはマイクロ波周波下
流反応装置内でのＯ2 またはＯ2 ：H2またはＯ2 ：N2O
、または同様なガス混合物中の最終プラズマ灰化は、W
5Si3 の接触層をＲＩＥエッチングする前の絶対重大な
最後の工程である。 灰化：本発明の好適実施例では、Ti−Pt−Auメタライゼ
ーションにエミッタ形状パターンを形成するための溶剤
剥離の最終工程がウェーハに施された後に、下流灰化装
置で灰化することによって有機残留物を除去する。この
処理は、４００ワット、４トール、１５０℃で４分間実
施される。このときのガス流は、６sim O2、1s1m N2Oで
ある。
（８）の工程で処理を施したウェーハを綿密に清掃し、
最終プラズマ灰化工程で、TiW −AuまたはT −Pt−Auエ
ミッタ接触パターンの縁部がきれいで異物の付着がない
こと、および、エッチングされていないW5Si3 またはTi
W の表面にありうるエッチマスキング汚染が無いように
する。高周波プラズマ反応装置またはマイクロ波周波下
流反応装置内でのＯ2 またはＯ2 ：H2またはＯ2 ：N2O
、または同様なガス混合物中の最終プラズマ灰化は、W
5Si3 の接触層をＲＩＥエッチングする前の絶対重大な
最後の工程である。 灰化：本発明の好適実施例では、Ti−Pt−Auメタライゼ
ーションにエミッタ形状パターンを形成するための溶剤
剥離の最終工程がウェーハに施された後に、下流灰化装
置で灰化することによって有機残留物を除去する。この
処理は、４００ワット、４トール、１５０℃で４分間実
施される。このときのガス流は、６sim O2、1s1m N2Oで
ある。
【００３０】W5Si3 ＲＩＥエッチング：ウェーハをす
ぐにＲＩＥに移す。屈折金属４２を、金属層４２を目で
みて除去されているのが分かるまで＋５０％のオーバー
エッチで、２５０ワット、３０ミリトール、４０℃で、
CF1 ＋８％O2にてエッチングする。エッチングは、InGa
Asで停止し、約１５００オングストローム以下だけ、W5
Si3 層をアンダカットする。
ぐにＲＩＥに移す。屈折金属４２を、金属層４２を目で
みて除去されているのが分かるまで＋５０％のオーバー
エッチで、２５０ワット、３０ミリトール、４０℃で、
CF1 ＋８％O2にてエッチングする。エッチングは、InGa
Asで停止し、約１５００オングストローム以下だけ、W5
Si3 層をアンダカットする。
【００３１】InGaAsウェットエッチング：W5Si3 ＲＩ
Ｅエッチングの次に、ウェーハを、水によるスピンリン
スと乾燥によって軽く清浄する。次いで、H2SO4 ：H
2O2：H2O の容量比が１：８：１６０である溶液に２５
秒間浸して、InGaAs層４０を除去する。この溶液は、毎
回新しく混合する。プロセスの繰り返しエッチング率を
確立するために、使用前３０分以内に混合されたもので
あれば使用できる。ウェーハは、流れている脱イオン水
ですすいたのち、スピンリンスを行って、乾燥する。
Ｅエッチングの次に、ウェーハを、水によるスピンリン
スと乾燥によって軽く清浄する。次いで、H2SO4 ：H
2O2：H2O の容量比が１：８：１６０である溶液に２５
秒間浸して、InGaAs層４０を除去する。この溶液は、毎
回新しく混合する。プロセスの繰り返しエッチング率を
確立するために、使用前３０分以内に混合されたもので
あれば使用できる。ウェーハは、流れている脱イオン水
ですすいたのち、スピンリンスを行って、乾燥する。
【００３２】AlGaAsまでのエッチング：マスキングの有
機残留物を確実に除去するために、ウェーハは、パレル
タイプの灰化装置で、１５０ワット、９００ミルトール
で３分間灰化し、４０：１のH2O ：NH4OH 溶液中で３０
秒間エッチングし、流れる脱イオン水ですすぎ、スピン
リンスしてから乾燥した後、AlGaAs３２までエッチング
するためにＲＩＥ装置にセットする。エッチング、すす
ぎ、反応装置へのセットの、各作業間の間隔は３０分以
上あいてはならない。ウェーハは、He中の４％H2 ２０
sccm、CCl410sccmのガス流で、８０℃、２００ワット、
９５ミルトールでＲＩＥエッチングを施す。エッチング
速度は、約３５０オングストローム／分で、格付けされ
たAlGaAs層３２まで、約５０％のオーバーエッチでエッ
チングするように時間調整する。エッチングによってAl
GaAs層３２が攻撃されることはないので、時間調節はあ
まり重要ではない。また、エッチングの深さは、正確
に、格付けされたAlGaAs層３２までで、厚さ約１０００
オングストロームのｐ＋ベース領域２８までの残りのエ
ッチング深さは、元のＨＢＴエピタキシャル構造から正
確に求められる。処理関係のチェックとして、および、
次の、更に重要な、ベースまでのエッチングの基準とし
て役立たせるために、ウェーハの５箇所でエッチングの
ステップ高を測定する。このステップ高は、格付けされ
たAlGaAs３２の上の金属層４２、InGaAs層４０、GaAs３
６層の厚さを合計したものである。この処理工程の別の
好適実施例では、CCI4の代わりにBCI3＋SF6 を利用す
る。SF6 は、BCI3がAlGaAsをエッチングするのを防ぐな
どの働きを有する。驚嘆すべきことに、種々のエッチン
グ剤は、GaAsをエッチングしてAlGaAsで停止するという
要求事項を満足する。CCI4は、ＲＩＥ装置で使用される
ときに、GaAsをエッチングするがAlGaAsで停止するとい
う特徴を示す。クロロカーボンおよびクロロ過フッ化炭
化水素を含む集合の中の１種類のガスにすぎない。ま
た、BCI3もその一つである、非ArClベースのガスも、一
般に、SF6 のような、Ｆソースと一緒に使用すると、所
要のエッチングを実施する。非炭素含有物質によるエッ
チングであれば、地球オゾン層の破壊といった、クロロ
カーボンおよびクロロ過フッ化炭化水素に関連する問題
も解決される。 BCL3Cl2 ベースエッチング 必要な薄さのｐ＋ベース領域２８をエッチングできれい
にして安全に停止するためるに、非選択的で再現可能な
エッチング速度のBCL3＋Cl2 ＲＩＥエッチング処理を利
用する。但し、エッチングによってClが残って、バイア
ス状態でAuの接触層に腐食が生じることがある。このCl
は、CF4 の高周波プラズマにさらすことによって除去で
きる。デバイスウェーハのエッチングを行う前に、確認
のために監視ウェーハをエッチングし、搬送装置のエッ
チング速度を再較正する。本発明の好適実施例では、ベ
ースまでのエッチング工程は、次のように実施する。
機残留物を確実に除去するために、ウェーハは、パレル
タイプの灰化装置で、１５０ワット、９００ミルトール
で３分間灰化し、４０：１のH2O ：NH4OH 溶液中で３０
秒間エッチングし、流れる脱イオン水ですすぎ、スピン
リンスしてから乾燥した後、AlGaAs３２までエッチング
するためにＲＩＥ装置にセットする。エッチング、すす
ぎ、反応装置へのセットの、各作業間の間隔は３０分以
上あいてはならない。ウェーハは、He中の４％H2 ２０
sccm、CCl410sccmのガス流で、８０℃、２００ワット、
９５ミルトールでＲＩＥエッチングを施す。エッチング
速度は、約３５０オングストローム／分で、格付けされ
たAlGaAs層３２まで、約５０％のオーバーエッチでエッ
チングするように時間調整する。エッチングによってAl
GaAs層３２が攻撃されることはないので、時間調節はあ
まり重要ではない。また、エッチングの深さは、正確
に、格付けされたAlGaAs層３２までで、厚さ約１０００
オングストロームのｐ＋ベース領域２８までの残りのエ
ッチング深さは、元のＨＢＴエピタキシャル構造から正
確に求められる。処理関係のチェックとして、および、
次の、更に重要な、ベースまでのエッチングの基準とし
て役立たせるために、ウェーハの５箇所でエッチングの
ステップ高を測定する。このステップ高は、格付けされ
たAlGaAs３２の上の金属層４２、InGaAs層４０、GaAs３
６層の厚さを合計したものである。この処理工程の別の
好適実施例では、CCI4の代わりにBCI3＋SF6 を利用す
る。SF6 は、BCI3がAlGaAsをエッチングするのを防ぐな
どの働きを有する。驚嘆すべきことに、種々のエッチン
グ剤は、GaAsをエッチングしてAlGaAsで停止するという
要求事項を満足する。CCI4は、ＲＩＥ装置で使用される
ときに、GaAsをエッチングするがAlGaAsで停止するとい
う特徴を示す。クロロカーボンおよびクロロ過フッ化炭
化水素を含む集合の中の１種類のガスにすぎない。ま
た、BCI3もその一つである、非ArClベースのガスも、一
般に、SF6 のような、Ｆソースと一緒に使用すると、所
要のエッチングを実施する。非炭素含有物質によるエッ
チングであれば、地球オゾン層の破壊といった、クロロ
カーボンおよびクロロ過フッ化炭化水素に関連する問題
も解決される。 BCL3Cl2 ベースエッチング 必要な薄さのｐ＋ベース領域２８をエッチングできれい
にして安全に停止するためるに、非選択的で再現可能な
エッチング速度のBCL3＋Cl2 ＲＩＥエッチング処理を利
用する。但し、エッチングによってClが残って、バイア
ス状態でAuの接触層に腐食が生じることがある。このCl
は、CF4 の高周波プラズマにさらすことによって除去で
きる。デバイスウェーハのエッチングを行う前に、確認
のために監視ウェーハをエッチングし、搬送装置のエッ
チング速度を再較正する。本発明の好適実施例では、ベ
ースまでのエッチング工程は、次のように実施する。
【００３３】ａ． ウェーハを４０：１のH2O ：NH4 OH
溶液中で３０秒間エッチングし、流れる脱イオン水です
すぎ、スピンリンスしてから乾燥する。エッチング、す
すぎ、反応装置へのセットの、各作業間の間隔が３０分
以上あいてはならない。 ｂ． ウェーハをＡＭＥ１８３０にロードする。ガス流
(BCl3 ２００sccm、He 中の４％ Hz ３０sccm、Cl2 ８s
ccm）は５０ミリトールにする。各ｄｃバイアス−４５
ｖのこれらのガス中で、エッチング速度決定とベース２
８までのエッチング距離とから決定された時間だけ、ウ
ェーハをＲＩＥエッチングする。ベース２８までのエッ
チングを確認するために、表面破壊検知用のプローブを
利用する。 １０．全体エッチング工程（W5 Si3 4２か
らｐ＋ベース２８まで）により、W5Si3 −Ti−Pt−Auエ
ミッタ形状パターンの張出しによって、エミッタのメサ
の側壁をシャドーイングし、図９のように、ベース接触
層が正常な入射蒸着と自己アラインできるようなエミッ
タ接触層パターンをアンダカットする。非自己アライン
ベース接触層が使用される場合は、エミッタメサをアン
ダカットすることによって、接近配置ミスアライメント
によってエミンタ−ベース間の短絡が生じることのない
ように保証する。
溶液中で３０秒間エッチングし、流れる脱イオン水です
すぎ、スピンリンスしてから乾燥する。エッチング、す
すぎ、反応装置へのセットの、各作業間の間隔が３０分
以上あいてはならない。 ｂ． ウェーハをＡＭＥ１８３０にロードする。ガス流
(BCl3 ２００sccm、He 中の４％ Hz ３０sccm、Cl2 ８s
ccm）は５０ミリトールにする。各ｄｃバイアス−４５
ｖのこれらのガス中で、エッチング速度決定とベース２
８までのエッチング距離とから決定された時間だけ、ウ
ェーハをＲＩＥエッチングする。ベース２８までのエッ
チングを確認するために、表面破壊検知用のプローブを
利用する。 １０．全体エッチング工程（W5 Si3 4２か
らｐ＋ベース２８まで）により、W5Si3 −Ti−Pt−Auエ
ミッタ形状パターンの張出しによって、エミッタのメサ
の側壁をシャドーイングし、図９のように、ベース接触
層が正常な入射蒸着と自己アラインできるようなエミッ
タ接触層パターンをアンダカットする。非自己アライン
ベース接触層が使用される場合は、エミッタメサをアン
ダカットすることによって、接近配置ミスアライメント
によってエミンタ−ベース間の短絡が生じることのない
ように保証する。
【００３４】本発明の好適実施例では、反転画像フォト
レジスト５４パターンは、剥離パターン作成されるエミ
ッタ接触層形状について記述されたのと同様の工程で、
エミッタに自己アラインまたは光学的アラインするベー
ス接触層を利用して作成される。厚さが各々５００、２
５０、１５００オングストロームのTi−Pt−Au膜５６
は、順番に蒸着され、剥離される。膜の厚さは、エミッ
タの近くへの配置または自己アライメントによって、エ
ミッタ金属の下にベース接触層の上面が安全に置かれる
のを保証する、ぎりぎりの厚さである。剥離後の清浄は
本質的に、Ti−Pt−Au工程のものと同じである。ベース
接触層を備えた構造体を、図１０に示す。
レジスト５４パターンは、剥離パターン作成されるエミ
ッタ接触層形状について記述されたのと同様の工程で、
エミッタに自己アラインまたは光学的アラインするベー
ス接触層を利用して作成される。厚さが各々５００、２
５０、１５００オングストロームのTi−Pt−Au膜５６
は、順番に蒸着され、剥離される。膜の厚さは、エミッ
タの近くへの配置または自己アライメントによって、エ
ミッタ金属の下にベース接触層の上面が安全に置かれる
のを保証する、ぎりぎりの厚さである。剥離後の清浄は
本質的に、Ti−Pt−Au工程のものと同じである。ベース
接触層を備えた構造体を、図１０に示す。
【００３５】１１．ベースコレクタの静電容量を最小限
にするために、ベースメサレジストパターンの縁部が、
本質的に、ベース接触層５６の縁部と一致する大きさに
作られる正フォトレジスト５８で定義されるベースメサ
を、ベース２８よりコレクタ領域２６までエッチングす
る。ベースメサエッチング工程は、本質的には、ベース
エッチングと同様であるが、異なるのは、ベース層２８
の厚さに約１０００オングストローム加えた厚さに対応
するように時間設定する点である。図１１は、ベースメ
サを定義するフォトレジスト５８を示す図である。
にするために、ベースメサレジストパターンの縁部が、
本質的に、ベース接触層５６の縁部と一致する大きさに
作られる正フォトレジスト５８で定義されるベースメサ
を、ベース２８よりコレクタ領域２６までエッチングす
る。ベースメサエッチング工程は、本質的には、ベース
エッチングと同様であるが、異なるのは、ベース層２８
の厚さに約１０００オングストローム加えた厚さに対応
するように時間設定する点である。図１１は、ベースメ
サを定義するフォトレジスト５８を示す図である。
【００３６】本発明の特定実施例では、ウェーハを４
０：１の H2O： NH4OH溶液中で３０秒間エッチングし、
流れる脱イオン水ですすぎ、スピンリンスして乾燥す
る。付着促進剤を塗布し、正フォトレジストを形成し、
焼付け、位置合わせし、露光し、現像し、バレルタイプ
の灰化装置で、１５０ワット、９００ミルトールで３分
間灰化し、１００℃で３０分間焼き付ける。再び、ウェ
ーハをバレルタイプの灰化装置で、１５０ワット、９０
０ミルトールで３分間灰化する。この時点で、レジスト
の厚さを測定し、エッチング深さを決める荒基線として
利用する。次に、このウェーハをベル＃２に１０秒間浸
して自然酸化物を除去し、流れる脱イオン水ですすぎ、
スピンリンスして乾燥する。次に、ベースエッチングの
A1GaAs部分と同様に、ウェーハをエッチングする。エッ
チング速度から、約２０００オングストローム除去する
ように設定する。ステップ高の測定と表面破損検知用プ
ローブの両方で、エッチの深さが適当であるかどうか、
確認する。フォトレジストが軟らかくなるまで、３６５
ｎｍでブランケット露光する。次に、アセトン噴霧によ
ってレジストを除去し、ＭＴＩアフターグロ下流灰化装
置で、４トールの、６s ｌm のＯ2 および１s ｌm の N
2Oガス流中で１５０℃、４００ワットで５分間灰化す
る。次に、高圧水噴霧洗浄で微粒子汚染を除去する。こ
れで、ウェーハのコレクタエッチング工程の準備が調っ
た。以上の工程で得られる構造体を、図１２に示す。
０：１の H2O： NH4OH溶液中で３０秒間エッチングし、
流れる脱イオン水ですすぎ、スピンリンスして乾燥す
る。付着促進剤を塗布し、正フォトレジストを形成し、
焼付け、位置合わせし、露光し、現像し、バレルタイプ
の灰化装置で、１５０ワット、９００ミルトールで３分
間灰化し、１００℃で３０分間焼き付ける。再び、ウェ
ーハをバレルタイプの灰化装置で、１５０ワット、９０
０ミルトールで３分間灰化する。この時点で、レジスト
の厚さを測定し、エッチング深さを決める荒基線として
利用する。次に、このウェーハをベル＃２に１０秒間浸
して自然酸化物を除去し、流れる脱イオン水ですすぎ、
スピンリンスして乾燥する。次に、ベースエッチングの
A1GaAs部分と同様に、ウェーハをエッチングする。エッ
チング速度から、約２０００オングストローム除去する
ように設定する。ステップ高の測定と表面破損検知用プ
ローブの両方で、エッチの深さが適当であるかどうか、
確認する。フォトレジストが軟らかくなるまで、３６５
ｎｍでブランケット露光する。次に、アセトン噴霧によ
ってレジストを除去し、ＭＴＩアフターグロ下流灰化装
置で、４トールの、６s ｌm のＯ2 および１s ｌm の N
2Oガス流中で１５０℃、４００ワットで５分間灰化す
る。次に、高圧水噴霧洗浄で微粒子汚染を除去する。こ
れで、ウェーハのコレクタエッチング工程の準備が調っ
た。以上の工程で得られる構造体を、図１２に示す。
【００３７】１２．正フォトレジストマスキングと、ベ
ースおよびベースメサのエッチングに関して先に記述さ
れている。穏やかなアンダカットエッチングを利用し
て、残っているｎ−２６を通ってｎ＋サブコレクタ２４
まで、コレクタ接触層領域をエッチングする。BCl3：Cl
2 ＲＩＥでわずかにアンダカットされたフォトレジスト
が、コレクタ接触層蒸着６０と剥離マスクとして、所定
位置に残される。AuGe／Ni／Au接触層メタライゼーショ
ンが、ウェーハ上に蒸着される。溶剤剥離を利用して、
コレクタエッチングアンダーカットによって残された張
出しの下側でフォトレジストを攻撃して、レジストと余
分な金属を除去する。次に、ウェーハを灰化して、最終
有機残留物を除去する。
ースおよびベースメサのエッチングに関して先に記述さ
れている。穏やかなアンダカットエッチングを利用し
て、残っているｎ−２６を通ってｎ＋サブコレクタ２４
まで、コレクタ接触層領域をエッチングする。BCl3：Cl
2 ＲＩＥでわずかにアンダカットされたフォトレジスト
が、コレクタ接触層蒸着６０と剥離マスクとして、所定
位置に残される。AuGe／Ni／Au接触層メタライゼーショ
ンが、ウェーハ上に蒸着される。溶剤剥離を利用して、
コレクタエッチングアンダーカットによって残された張
出しの下側でフォトレジストを攻撃して、レジストと余
分な金属を除去する。次に、ウェーハを灰化して、最終
有機残留物を除去する。
【００３８】本発明の特定実施例では、ウェーハを４
０：１の H2O： NH4OH溶液中で３０秒間エッチングし、
流れる脱イオン水ですすぎ、スピンリンスして乾燥す
る。付着促進剤を塗布し、正フォトレジストを形成し、
焼付け、位置合わせし、露光し、現像し、バレルタイプ
の灰化装置で、１５０ワット、９００ミルトールで３分
間灰化し、１００℃で３０分間焼き付ける。再び、ウェ
ーハをバレルタイプの灰化装置１５０ワット、９００ミ
ルトールで３分間灰化する。この時点で、レジストの厚
さを測定し、エッチング深さを決める荒基線として利用
する。次に、このウェーハをベル＃２に１０秒間浸して
自然酸化物を除去し、流れる脱イオン水ですすぎ、スピ
ンリンスして乾燥する。次に、ベースエッチングのAlGa
As部分と同様に、ウェーハをエッチングする。時間は、
エッチング速度から、約７７００オングストローム除去
するように設定する。ステップ高の測定と表面破損検知
用プローブの両方で、エッチの深さが適当であるかどう
か、確認する。次に、バレルタイプの灰化装置で、１５
０ワット、９００ミルトールで１分間灰化し、流れる脱
イオン水ですすぎ、スピンリンスして乾燥する。フォト
レジスト表面にAuGe−Ni−Au接触層メタライゼーション
を蒸着し、コレクタ接触層領域までエッチングする。BC
l3：Cl2 RIE中に発生するフォトレジストのアンダカッ
トによって、コレクタ接触層のレジストの剥離パターニ
ングを可能にする、コレクタ接触層に至るレジスト側壁
の金属連続を防止するために、必要な縁部シャドーイン
グを提供する。レジストと余分な金属を溶剤剥離によっ
て除去し、バレルタイプの灰化装置で、１５０ワット、
９００ミルトールで５時間灰化し、有機残留物を除去す
る。以上の工程で得られる構造体を、図１３に示す。
０：１の H2O： NH4OH溶液中で３０秒間エッチングし、
流れる脱イオン水ですすぎ、スピンリンスして乾燥す
る。付着促進剤を塗布し、正フォトレジストを形成し、
焼付け、位置合わせし、露光し、現像し、バレルタイプ
の灰化装置で、１５０ワット、９００ミルトールで３分
間灰化し、１００℃で３０分間焼き付ける。再び、ウェ
ーハをバレルタイプの灰化装置１５０ワット、９００ミ
ルトールで３分間灰化する。この時点で、レジストの厚
さを測定し、エッチング深さを決める荒基線として利用
する。次に、このウェーハをベル＃２に１０秒間浸して
自然酸化物を除去し、流れる脱イオン水ですすぎ、スピ
ンリンスして乾燥する。次に、ベースエッチングのAlGa
As部分と同様に、ウェーハをエッチングする。時間は、
エッチング速度から、約７７００オングストローム除去
するように設定する。ステップ高の測定と表面破損検知
用プローブの両方で、エッチの深さが適当であるかどう
か、確認する。次に、バレルタイプの灰化装置で、１５
０ワット、９００ミルトールで１分間灰化し、流れる脱
イオン水ですすぎ、スピンリンスして乾燥する。フォト
レジスト表面にAuGe−Ni−Au接触層メタライゼーション
を蒸着し、コレクタ接触層領域までエッチングする。BC
l3：Cl2 RIE中に発生するフォトレジストのアンダカッ
トによって、コレクタ接触層のレジストの剥離パターニ
ングを可能にする、コレクタ接触層に至るレジスト側壁
の金属連続を防止するために、必要な縁部シャドーイン
グを提供する。レジストと余分な金属を溶剤剥離によっ
て除去し、バレルタイプの灰化装置で、１５０ワット、
９００ミルトールで５時間灰化し、有機残留物を除去す
る。以上の工程で得られる構造体を、図１３に示す。
【００３９】１３．エミッタ、ベース、コレクタ領域に
電気接触層および相互接続を形成する。基板のリークが
ないことを確認すれば、部分的にプレーナ化した誘電体
中のピアを通してこれらの領域を相互接続でき、それに
よって、高効率、低電力ドレインで作動する装置が得ら
れる。本発明の特定実施例では、部分的にブレーナ化し
た誘電体膜を、次のように形成する： ａ．上記灰化工程の後、Si3N4 の付着を向上し、プラズ
マによって引き起こされる窒化蒸着および酸化蒸着によ
る損傷を低減するために、フレオン１３Ｂ１およびCF4
＋８％Ｏ2 の混合ガス中で、１５Ｗ、５０℃、２６０ミ
ルトールでプラズマ前処理する。
電気接触層および相互接続を形成する。基板のリークが
ないことを確認すれば、部分的にプレーナ化した誘電体
中のピアを通してこれらの領域を相互接続でき、それに
よって、高効率、低電力ドレインで作動する装置が得ら
れる。本発明の特定実施例では、部分的にブレーナ化し
た誘電体膜を、次のように形成する： ａ．上記灰化工程の後、Si3N4 の付着を向上し、プラズ
マによって引き起こされる窒化蒸着および酸化蒸着によ
る損傷を低減するために、フレオン１３Ｂ１およびCF4
＋８％Ｏ2 の混合ガス中で、１５Ｗ、５０℃、２６０ミ
ルトールでプラズマ前処理する。
【００４０】ｂ．１０００オングストロームの Si3N4の
次に１００００オングストロームのSiO2から成る誘電体
膜を、平行板電極反応装置にてウェーハ上にプラズマ蒸
着する。 窒化蒸着の条件は、次の通りである： ガス： ２６０sccmのAr中１０％ NH3、 ５４０sccmのAr中５％ SiH4 、 ８５０sccmのN2 システム圧力： １０００ミリトール 蒸着電力： ４０ワット 上側電極温度： ４０℃ 下側電極温度： ３５０℃ 酸化蒸着の条件は、次の通りである： ガス： ５４０sccmの５％SiH4、 ５５０sccmのN2 システム圧力： ６５０ミルトール 蒸着電力： ３０ワット 上側電極温度： ４０℃ 下側電極温度： ２５０℃ Si3N4 はデバイス表面を封入し、GaAs層およびAu層に確
実に付着させる。SiO2は、優れた絶縁と、プラズマエッ
チングが可能な相互接続またはレジスタのための差動式
の優れたエッチング速度と、イオンエッチングまたはス
パッタエッチングによるプレーナ化傾斜のための優れた
ファセットを提供する。 ｃ．ウェーハは、正常入射によるイオンエッチングで５
０００オングストローム除去する。特に垂直酸化物側壁
は、このエッチングでほぼ４５°の勾配がつく。イオン
エッチングではなく、スパッタエッチングを利用する場
合には、１７５０±２５０オングストロームを除去する
ことによって、同程度の即壁勾配が得られる。酸化物側
壁に勾配をつけるのに、イオンエッチングではなく、ス
パッタエッチングを利用する場合、第一酸化物の厚さを
約７０００オングストローム減らすこととする。側壁に
勾配をつけるのは、高くされたエミッタおよびベース
と、押し下げされたコレクタの微細構成を相互接続する
のに適したリード厚が保証するためである。
次に１００００オングストロームのSiO2から成る誘電体
膜を、平行板電極反応装置にてウェーハ上にプラズマ蒸
着する。 窒化蒸着の条件は、次の通りである： ガス： ２６０sccmのAr中１０％ NH3、 ５４０sccmのAr中５％ SiH4 、 ８５０sccmのN2 システム圧力： １０００ミリトール 蒸着電力： ４０ワット 上側電極温度： ４０℃ 下側電極温度： ３５０℃ 酸化蒸着の条件は、次の通りである： ガス： ５４０sccmの５％SiH4、 ５５０sccmのN2 システム圧力： ６５０ミルトール 蒸着電力： ３０ワット 上側電極温度： ４０℃ 下側電極温度： ２５０℃ Si3N4 はデバイス表面を封入し、GaAs層およびAu層に確
実に付着させる。SiO2は、優れた絶縁と、プラズマエッ
チングが可能な相互接続またはレジスタのための差動式
の優れたエッチング速度と、イオンエッチングまたはス
パッタエッチングによるプレーナ化傾斜のための優れた
ファセットを提供する。 ｃ．ウェーハは、正常入射によるイオンエッチングで５
０００オングストローム除去する。特に垂直酸化物側壁
は、このエッチングでほぼ４５°の勾配がつく。イオン
エッチングではなく、スパッタエッチングを利用する場
合には、１７５０±２５０オングストロームを除去する
ことによって、同程度の即壁勾配が得られる。酸化物側
壁に勾配をつけるのに、イオンエッチングではなく、ス
パッタエッチングを利用する場合、第一酸化物の厚さを
約７０００オングストローム減らすこととする。側壁に
勾配をつけるのは、高くされたエミッタおよびベース
と、押し下げされたコレクタの微細構成を相互接続する
のに適したリード厚が保証するためである。
【００４１】ｄ．ウェーハを付着促進装置の高圧噴霧で
洗浄し、２０００オングストロームの酸化物蒸着に合っ
た窒化／酸化蒸着反応装置に戻し、エミッタ、ベース、
およびコレクタ接触層のうえの酸化物の厚さが約７００
オングストロームになるようする。 １４．安定抵抗、TaN 処理 局所高電流高温箇所が生じ、結果として発生する熱暴走
を防止するために、ベースおよびエミッタ安定抵抗を設
ける。同一リソグラフィレベル上に、１０〜６００オー
ムのパターンエッチング TaN（５０オーム／スクエア）
抵抗を設ける。SiO2上に Tan抵抗を用いることによっ
て、優れたエッチング停止により、プラズマまたはＲＩ
Ｅでレジスタを正確に形状構成ができる。
洗浄し、２０００オングストロームの酸化物蒸着に合っ
た窒化／酸化蒸着反応装置に戻し、エミッタ、ベース、
およびコレクタ接触層のうえの酸化物の厚さが約７００
オングストロームになるようする。 １４．安定抵抗、TaN 処理 局所高電流高温箇所が生じ、結果として発生する熱暴走
を防止するために、ベースおよびエミッタ安定抵抗を設
ける。同一リソグラフィレベル上に、１０〜６００オー
ムのパターンエッチング TaN（５０オーム／スクエア）
抵抗を設ける。SiO2上に Tan抵抗を用いることによっ
て、優れたエッチング停止により、プラズマまたはＲＩ
Ｅでレジスタを正確に形状構成ができる。
【００４２】１５．ベースリード上の部分的にプレーナ
化された絶縁の上にエミッタのリードを拡張し、Au導体
層の間に障壁金属をはさんだ不屈のウェーハ層に形成す
ることによって、エミッタリードを高電流密度における
電気移動に抵抗できるようにする。 １６．第二レベル相互接続により、低雑音のパワートラ
ンジスタ、低電力論理トランジスタを容易に集積できる
ようになり、Auエアブリッジ技術と完全に一致する、デ
ジタルテレコミュニケーション要求事項に合致する、同
一チップ上の論理回路、トランスミッタ回路、レシーバ
回路を製作できる。
化された絶縁の上にエミッタのリードを拡張し、Au導体
層の間に障壁金属をはさんだ不屈のウェーハ層に形成す
ることによって、エミッタリードを高電流密度における
電気移動に抵抗できるようにする。 １６．第二レベル相互接続により、低雑音のパワートラ
ンジスタ、低電力論理トランジスタを容易に集積できる
ようになり、Auエアブリッジ技術と完全に一致する、デ
ジタルテレコミュニケーション要求事項に合致する、同
一チップ上の論理回路、トランスミッタ回路、レシーバ
回路を製作できる。
【００４３】１７．エミッタ、ベース、コレクタ領域に
対する接触層経由接続を利用し、ベースメサをエッチン
グすることは、GaAs ＳＣＲが可能であるような、独特
のデバイスを意味する。 １８．この製作技術で提供される平行板コンデンサおよ
び負荷抵抗を含む慣例の回路要素のみならず、６μm ま
での厚さのパワーバスおよび伝送線が可能である。これ
により、低回路損失が実現され、受信要素の形状を小型
化できる。
対する接触層経由接続を利用し、ベースメサをエッチン
グすることは、GaAs ＳＣＲが可能であるような、独特
のデバイスを意味する。 １８．この製作技術で提供される平行板コンデンサおよ
び負荷抵抗を含む慣例の回路要素のみならず、６μm ま
での厚さのパワーバスおよび伝送線が可能である。これ
により、低回路損失が実現され、受信要素の形状を小型
化できる。
【００４４】以上、いくつかの好適実施工程例が説明し
た。本発明の範囲には、クレイムの範囲内で、上記記述
内容と異なる実施例も含まれることを理解されたい。他
に特記無き場合、異なる図中の同一数字および記号は、
同一パーツを表す。内部接続および外部接続は、介在回
路等を経由して、抵抗性接続でも、容量性接続でも、直
接接続でも、間接接続でも可能である。最適ベースまた
は他の技術ベースの形態ならびに実施例において、同様
に、ヒ化ガリウム等の電子材料系列の、個別要素または
完全集積回路でこれを実行することも考えられる。
た。本発明の範囲には、クレイムの範囲内で、上記記述
内容と異なる実施例も含まれることを理解されたい。他
に特記無き場合、異なる図中の同一数字および記号は、
同一パーツを表す。内部接続および外部接続は、介在回
路等を経由して、抵抗性接続でも、容量性接続でも、直
接接続でも、間接接続でも可能である。最適ベースまた
は他の技術ベースの形態ならびに実施例において、同様
に、ヒ化ガリウム等の電子材料系列の、個別要素または
完全集積回路でこれを実行することも考えられる。
【００４５】本発明は、説明的な実施例を参照しながら
記述されているが、この説明は、何らかの限定を行うこ
とを意図するものではない。説明実施例の種々の変更お
よび組合せならびに本発明の他の実施例は、当業者には
明らかであろう。従って、添付のクレイムは、かかる変
更または実施例を包括するものである。以上の記載に関
連して、以下の各項を開示する。
記述されているが、この説明は、何らかの限定を行うこ
とを意図するものではない。説明実施例の種々の変更お
よび組合せならびに本発明の他の実施例は、当業者には
明らかであろう。従って、添付のクレイムは、かかる変
更または実施例を包括するものである。以上の記載に関
連して、以下の各項を開示する。
【００４６】１．一層以上が第一材料から成り、残りの
層のうちの一層以上が第二材料から成っている、複数層
から構成される化合物半導体材料構造を形成する工程
と、前記第二材料の前記層を評価できるほどはエッチン
グしないエッチング剤を用いて、前記第一材料から成っ
ている前記層をエッチング工程と、から成り、それによ
って前記層の最上層の上面以外の点にて、次のエッチン
グの時間調節基準点が定められ、それによって、エッチ
ング精度とデバイスの歩留りが向上し、更にそれによっ
て、従来可能だったものよりも更に厚いエミッタ層と更
に薄いベース層を使用できることを特徴とする、ヘテロ
接合バイポーラトランジスタの製造方法。
層のうちの一層以上が第二材料から成っている、複数層
から構成される化合物半導体材料構造を形成する工程
と、前記第二材料の前記層を評価できるほどはエッチン
グしないエッチング剤を用いて、前記第一材料から成っ
ている前記層をエッチング工程と、から成り、それによ
って前記層の最上層の上面以外の点にて、次のエッチン
グの時間調節基準点が定められ、それによって、エッチ
ング精度とデバイスの歩留りが向上し、更にそれによっ
て、従来可能だったものよりも更に厚いエミッタ層と更
に薄いベース層を使用できることを特徴とする、ヘテロ
接合バイポーラトランジスタの製造方法。
【００４７】２．前記第一材料のエネルギー禁止帯幅
が、前記第二材料のエネルギー禁止帯幅と異なることを
特徴とする、上記第１項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。 ３．前記第一および第二材料が、InGaAs、 InGaP 、InGa
AsP 、GaAs、AlGaAs、GaAlAsSb、InP 、InAlAs、InGaAl
Asから成る集合から選択された複合半導体から成ってい
ることを特徴とする、上記第１項に記載のヘテロ接合バ
イポーラトランジスタの製造方法。
が、前記第二材料のエネルギー禁止帯幅と異なることを
特徴とする、上記第１項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。 ３．前記第一および第二材料が、InGaAs、 InGaP 、InGa
AsP 、GaAs、AlGaAs、GaAlAsSb、InP 、InAlAs、InGaAl
Asから成る集合から選択された複合半導体から成ってい
ることを特徴とする、上記第１項に記載のヘテロ接合バ
イポーラトランジスタの製造方法。
【００４８】４．前記エッチング剤が、GaAsをエッチン
グするが、AlGaAsを評価できるほどはエッチングしない
ことを特徴とする、上記第１項に記載のヘテロ接合バイ
ポーラトランジスタの製造方法。 ５．前記エッチング剤が、クロロカーボン、クロロ過フ
ッ化炭化水素、ClとＦの混合物を含むガス、から成る集
合から選択されることを特徴とする、上記第１項に記載
のヘテロ接合バイポーラトランジスタの製造方法。
グするが、AlGaAsを評価できるほどはエッチングしない
ことを特徴とする、上記第１項に記載のヘテロ接合バイ
ポーラトランジスタの製造方法。 ５．前記エッチング剤が、クロロカーボン、クロロ過フ
ッ化炭化水素、ClとＦの混合物を含むガス、から成る集
合から選択されることを特徴とする、上記第１項に記載
のヘテロ接合バイポーラトランジスタの製造方法。
【００４９】６．前記エッチング剤が、CCl4、CHCL3 、
CF2Cl2、BCl3＋SF5 、BCl3＋NF3-から成る集合から選択
されることを特徴とする、上記第１項に記載のヘテロ接
合バイポーラトランジスタの製造方法。 ７．前記エッチング剤を反応イオンエッチング装置と組
み合わせて用いることを特徴とする、上記第１項に記載
のヘテロ接合バイポーラトランジスタの製造方法。
CF2Cl2、BCl3＋SF5 、BCl3＋NF3-から成る集合から選択
されることを特徴とする、上記第１項に記載のヘテロ接
合バイポーラトランジスタの製造方法。 ７．前記エッチング剤を反応イオンエッチング装置と組
み合わせて用いることを特徴とする、上記第１項に記載
のヘテロ接合バイポーラトランジスタの製造方法。
【００５０】８．基板と、サブコレクタ層と、コレクタ
層と、ベース層と、前記ベース層よりも広い禁止帯幅を
備えたエミッタ層と、キャップ層と、から構成される材
料構造を形成する工程と、少なくとも一つの前記層をエ
ッチングするが、これに隣接する層を評価できるほどは
エッチングしないエッチング剤を用いて、前記層の少な
くとも一つを反応イオンエッチングする工程と、から成
る、ヘテロ接合バイポーラトランジスタの製造方法。
層と、ベース層と、前記ベース層よりも広い禁止帯幅を
備えたエミッタ層と、キャップ層と、から構成される材
料構造を形成する工程と、少なくとも一つの前記層をエ
ッチングするが、これに隣接する層を評価できるほどは
エッチングしないエッチング剤を用いて、前記層の少な
くとも一つを反応イオンエッチングする工程と、から成
る、ヘテロ接合バイポーラトランジスタの製造方法。
【００５１】９．前記エミッタ層の露光された縁部が前
記キャップ層に対してアンダカットされるような前記エ
ミッタ層をエッチングする工程を更に備え、それによっ
て、前記キャップ層の縁部が、前記ベースメタライゼー
ションの縁部に結合されることなく垂直に合わせられ、
前記アンダカットによって前記エミッタ層から分離され
るように、ベースメタライゼーションが施されることを
特徴とする、上記第８項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。
記キャップ層に対してアンダカットされるような前記エ
ミッタ層をエッチングする工程を更に備え、それによっ
て、前記キャップ層の縁部が、前記ベースメタライゼー
ションの縁部に結合されることなく垂直に合わせられ、
前記アンダカットによって前記エミッタ層から分離され
るように、ベースメタライゼーションが施されることを
特徴とする、上記第８項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。
【００５２】１０．前記ベース層の露光された縁部が前
記ベースメタライゼーションに対してアンダカットされ
るような前記コレクタ層をエッチングする工程を更に備
え、それによって、前記ベースメタライゼーションの縁
部が、前記コレクタメタランゼーションの縁部に結合さ
れることなく垂直に合わせられるように、コレクタメタ
ライゼーションが施されることを特徴とする、上記第８
項に記載のヘテロ接合バイポーラトランジスタの製造方
法。
記ベースメタライゼーションに対してアンダカットされ
るような前記コレクタ層をエッチングする工程を更に備
え、それによって、前記ベースメタライゼーションの縁
部が、前記コレクタメタランゼーションの縁部に結合さ
れることなく垂直に合わせられるように、コレクタメタ
ライゼーションが施されることを特徴とする、上記第８
項に記載のヘテロ接合バイポーラトランジスタの製造方
法。
【００５３】１１．前記基板がGaAsであることを特徴と
する、上記第８項に記載のヘテロ接合バイポーラトラン
ジスタの製造方法。 １２．前記エミッタ層がAlGaAsであることを特徴とす
る、上記第８項に記載のヘテロ接合バイポーラトランジ
スタの製造方法。 １３．前記キャップ層がGaAsであることを特徴とする、
上記第８項に記載のヘテロ接合バイポーラトランジスタ
の製造方法。
する、上記第８項に記載のヘテロ接合バイポーラトラン
ジスタの製造方法。 １２．前記エミッタ層がAlGaAsであることを特徴とす
る、上記第８項に記載のヘテロ接合バイポーラトランジ
スタの製造方法。 １３．前記キャップ層がGaAsであることを特徴とする、
上記第８項に記載のヘテロ接合バイポーラトランジスタ
の製造方法。
【００５４】１４．前記層のうちの一層以上を非選択的
エッチング剤でエッチングする工程を更に備えたことを
特徴とする、上記第８項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。 １５．前記非選択的エッチング剤のH2SO4 ： H2O2 ： H
2O の容量比が１：８：１６０であることを特徴とす
る、上記第８項に記載のヘテロ接合バイポーラトランジ
スタの製造方法。
エッチング剤でエッチングする工程を更に備えたことを
特徴とする、上記第８項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。 １５．前記非選択的エッチング剤のH2SO4 ： H2O2 ： H
2O の容量比が１：８：１６０であることを特徴とす
る、上記第８項に記載のヘテロ接合バイポーラトランジ
スタの製造方法。
【００５５】１６．前記材料構造に、更に、前記エミッ
タ層と前記キャップ層の間にバッファ層を備えることを
特徴とする、上記第８項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。 １７．前記バッファ層がGaAsであることを特徴とする、
上記第１６項に記載のヘテロ接合バイポーラトランジス
タの製造方法。
タ層と前記キャップ層の間にバッファ層を備えることを
特徴とする、上記第８項に記載のヘテロ接合バイポーラ
トランジスタの製造方法。 １７．前記バッファ層がGaAsであることを特徴とする、
上記第１６項に記載のヘテロ接合バイポーラトランジス
タの製造方法。
【００５６】１８．前記キャップ層がInGaAsであること
を特徴とする、上記第１６項に記載のヘテロ接合バイポ
ーラトランジスタの製造方法。 １９．前記基板がGaAsであることを特徴とする、上記第
１６項に記載のヘテロ接合バイポーラトランジスタの製
造方法。 ２０．前記エミッタ層がAlGaAsであることを特徴とす
る、上記第１６項に記載のヘテロ接合バイポーラトラン
ジスタの製造方法。
を特徴とする、上記第１６項に記載のヘテロ接合バイポ
ーラトランジスタの製造方法。 １９．前記基板がGaAsであることを特徴とする、上記第
１６項に記載のヘテロ接合バイポーラトランジスタの製
造方法。 ２０．前記エミッタ層がAlGaAsであることを特徴とす
る、上記第１６項に記載のヘテロ接合バイポーラトラン
ジスタの製造方法。
【００５７】２１．前記層のうちの一層以上を非選択的
エッチング剤でエッチングする工程を更に備えたことを
特徴とする、上記第１６項に記載のヘテロ接合バイポー
ラトランジスタの製造方法。 ２２．前記非選択的エッチング剤の H2SO4 : H2O2 : H2
O の容量比が１：８：１６０であることを特徴とする、
上記第１６項に記載のヘテロ接合バイポーラトランジス
タの製造方法。
エッチング剤でエッチングする工程を更に備えたことを
特徴とする、上記第１６項に記載のヘテロ接合バイポー
ラトランジスタの製造方法。 ２２．前記非選択的エッチング剤の H2SO4 : H2O2 : H2
O の容量比が１：８：１６０であることを特徴とする、
上記第１６項に記載のヘテロ接合バイポーラトランジス
タの製造方法。
【００５８】２３．一層以上が第一材料から成り、残り
の層のうちの一層以上が第二材料から成っている、複数
層から構成され化合物半導体材料構造体と、前記第二材
料の前記層を評価できるほどはエッチングしないエッチ
ング剤を用いて前記第一材料をエッチングし、次に、第
二エッチング剤で前記第二材料をエッチングすることに
よって、エッチング精度とデバイスの歩留りが向上し、
更にそれによって、従来可能だったものよりも更に厚い
エミッタ層と更に薄いベース層を使用できる、前記第二
材料層の上面に前記第一材料の層が一層以上形成された
メサ、を有するヘテロ接合バイポーラトランジスタ。
の層のうちの一層以上が第二材料から成っている、複数
層から構成され化合物半導体材料構造体と、前記第二材
料の前記層を評価できるほどはエッチングしないエッチ
ング剤を用いて前記第一材料をエッチングし、次に、第
二エッチング剤で前記第二材料をエッチングすることに
よって、エッチング精度とデバイスの歩留りが向上し、
更にそれによって、従来可能だったものよりも更に厚い
エミッタ層と更に薄いベース層を使用できる、前記第二
材料層の上面に前記第一材料の層が一層以上形成された
メサ、を有するヘテロ接合バイポーラトランジスタ。
【００５９】２４．前記第一および第二材料が、InGaA
s、InGaP 、InGaAsP 、GaAs、AlGaAs、GaAlAsSb、InP
、InAlAs、InGaAlAsから成る集合から選択された複合
半導体から成っていることを特徴とする、上記第２３項
に記載のヘテロ接合バイポーラトランジスタ。 ２５．前記第一材料がGaAsであることを特徴とする、上
記第２３項に記載のヘテロ接合バイポーラトランジス
タ。
s、InGaP 、InGaAsP 、GaAs、AlGaAs、GaAlAsSb、InP
、InAlAs、InGaAlAsから成る集合から選択された複合
半導体から成っていることを特徴とする、上記第２３項
に記載のヘテロ接合バイポーラトランジスタ。 ２５．前記第一材料がGaAsであることを特徴とする、上
記第２３項に記載のヘテロ接合バイポーラトランジス
タ。
【００６０】２６．前記第一材料がAlGaAsであることを
特徴とする、上記第２３項に記載のヘテロ接合バイポー
ラトランジスタ。 ２７．前記第一エッチング剤が、 CCl4 、CHCl3 、CF2C
l2、BCl3＋SF6 、BCL3＋NF3-から選択されることを特徴
とする、上記第２３項に記載のヘテロ接合バイポーラト
ランジスタ。
特徴とする、上記第２３項に記載のヘテロ接合バイポー
ラトランジスタ。 ２７．前記第一エッチング剤が、 CCl4 、CHCl3 、CF2C
l2、BCl3＋SF6 、BCL3＋NF3-から選択されることを特徴
とする、上記第２３項に記載のヘテロ接合バイポーラト
ランジスタ。
【００６１】２８．前記第二エッチング剤が、、BL3 ＋
Cl2であることを特徴とする、上記第２３項に記載のヘ
テロ接合バイポーラトランジスタ。 ２９．前記第二エッチング剤によるエッチングの次に C
F4によるエッチングを行うことによって、残留するClが
除去されることを特徴とする、上記第２３項に記載のヘ
テロ接合バイポーラトランジスタ。
Cl2であることを特徴とする、上記第２３項に記載のヘ
テロ接合バイポーラトランジスタ。 ２９．前記第二エッチング剤によるエッチングの次に C
F4によるエッチングを行うことによって、残留するClが
除去されることを特徴とする、上記第２３項に記載のヘ
テロ接合バイポーラトランジスタ。
【００６２】３０．一般に、および、本発明の一態様に
おいて、一層以上が第一材料（例えばGaAs３６）から成
り、残りの層のうちの一層以上が第二材料（例えばAlGa
As３２）から成っている、複数層から構成される化合物
半導体材料構造を形成する工程： 第二材料層を評価で
きるほどはエッチングしないエッチング剤を用いて、第
一材料から成っている層をエッチングする工程： から
成るヘテロ接合バイポーラトランジスタの製造方法を開
示ずる。本発明の驚嘆すべき点は、材料構造に付加エッ
チング停止層が無いことである。材料が同様でありなが
ら、ヘテロ接合バイポーラトランジスタで普通に認めら
れる広禁止帯幅エミッタ層（例えば、GaAs）でエッチン
グ剤が止まることが発見された。この方法の長所は、次
のエッチングの時間調節のための基準点が、最上層上面
以外の点で定められることにより、次のエッチングの深
さを調節する精度が向上されることである。エッチング
の深さ精度が向上されることは、直接、ヘテロ接合バイ
ポーラトランジスタデバイスの生産性向上と歩留りアッ
プに関係する。前記以外のデバイス、システム、方法も
開示される。
おいて、一層以上が第一材料（例えばGaAs３６）から成
り、残りの層のうちの一層以上が第二材料（例えばAlGa
As３２）から成っている、複数層から構成される化合物
半導体材料構造を形成する工程： 第二材料層を評価で
きるほどはエッチングしないエッチング剤を用いて、第
一材料から成っている層をエッチングする工程： から
成るヘテロ接合バイポーラトランジスタの製造方法を開
示ずる。本発明の驚嘆すべき点は、材料構造に付加エッ
チング停止層が無いことである。材料が同様でありなが
ら、ヘテロ接合バイポーラトランジスタで普通に認めら
れる広禁止帯幅エミッタ層（例えば、GaAs）でエッチン
グ剤が止まることが発見された。この方法の長所は、次
のエッチングの時間調節のための基準点が、最上層上面
以外の点で定められることにより、次のエッチングの深
さを調節する精度が向上されることである。エッチング
の深さ精度が向上されることは、直接、ヘテロ接合バイ
ポーラトランジスタデバイスの生産性向上と歩留りアッ
プに関係する。前記以外のデバイス、システム、方法も
開示される。
【図１】好適製造工程例で用いられるエピタキシャル材
料構造の説明図。
料構造の説明図。
【図２】好適製造工程例で用いられるエピタキシャル材
料構造の簡易説明図。
料構造の簡易説明図。
【図３】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図４】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図５】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図６】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図７】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図８】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図９】好適工程例の種々の段階における材料構造の説
明図。
明図。
【図１０】好適工程例の種々の段階における材料構造の
説明図。
説明図。
【図１１】好適工程例の種々の段階における材料構造の
説明図。
説明図。
【図１２】好適工程例の種々の段階における材料構造の
説明図。
説明図。
【図１３】好適工程例の種々の段階における材料構造の
説明図。
説明図。
２０ 半絶縁GaAs基板 ２４ サブコレクタ ２６ コレクタ ２８ ベース ３２ AlGaAs層 ３６ バッファ ４２ 障壁／接触層 ４４ フォトレジスト層
フロントページの続き (72)発明者 クライド アール フラー アメリカ合衆国 テキサス州 75074プラ ノ ノース プレイス 1818 (72)発明者 ベティー エス マーサー アメリカ合衆国 テキサス州 75082リチ ャードソン ハニーサックル ドライヴ 2502
Claims (2)
- 【請求項１】 一層以上が第一材料から成り、残りの層
のうち一層以上が第二材料から成っている、複数層から
構成される化合物半導体材料構造を形成する工程と、 前記第二材料の前記層を評価できるほどはエッチングし
ないエッチング剤を用いて、前記第一材料から成ってい
る前記層をエッチングする工程と、から成り、それによ
って前記層の最上層の上面以外の点にて、次のエッチン
グの時間調節基準点が定められて、エッチング精度とデ
バイスの歩留りが向上し、また更にそれによって、従来
使用できたものよりも更に厚いエミッタ層と更に薄いベ
ース層を使用できることを特徴とする、 ヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項２】 一層以上が第一材料から成り、残りの層
のうちの一層以上が第二材料から成っている、複数層か
ら構成され化合物半導体材料構造体と、 前記第二材料の前記層を評価できるほどはエッチングし
ないエッチング剤を用いて前記第一材料をエッチング
し、次に、第二エッチング剤で前記第二材料をエッチン
グすることによって、エッチング精度とデバイスの歩留
りが向上し、更にそれによって、従来可能だったものよ
りも更に厚いエミッタ層と更に薄いベース層を使用でき
る、前記第二材料層の上面に前記第一材料の層が一層以
上形成されたメサ、 を有するヘテロ接合バイポーラトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89088792A | 1992-05-29 | 1992-05-29 | |
| US07/890887 | 1992-05-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669227A true JPH0669227A (ja) | 1994-03-11 |
Family
ID=25397282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125635A Pending JPH0669227A (ja) | 1992-05-29 | 1993-05-27 | 化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5569944A (ja) |
| JP (1) | JPH0669227A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3502651B2 (ja) * | 1993-02-08 | 2004-03-02 | トリクイント セミコンダクター テキサス、エルピー | 電極形成法 |
| US5682046A (en) * | 1993-08-12 | 1997-10-28 | Fujitsu Limited | Heterojunction bipolar semiconductor device and its manufacturing method |
| KR0156316B1 (ko) * | 1995-09-13 | 1998-12-01 | 김광호 | 반도체장치의 패턴 형성방법 |
| JP3388090B2 (ja) * | 1996-04-26 | 2003-03-17 | 富士通株式会社 | 電流駆動される半導体装置および高移動度トランジスタ |
| DE19718624A1 (de) * | 1997-05-02 | 1998-11-05 | Daimler Benz Ag | Heterobipolartransistor mit Mehrschicht-Emitterstruktur |
| US6529063B1 (en) | 1997-06-06 | 2003-03-04 | The United States Of America As Represented By The Secretary Of The Navy | Thermally stable cascode |
| DE19834491A1 (de) * | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
| DE19845790B4 (de) * | 1998-09-21 | 2008-12-04 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Verfahren zur naßchemischen Abdünnung von Si-Schichten im aktiven Emittergebiet eines Bipolartransistors |
| JP3509682B2 (ja) * | 2000-01-31 | 2004-03-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置 |
| US6586113B1 (en) | 2000-07-19 | 2003-07-01 | Agilent Technologies, Inc. | Etching heterojunction interfaces |
| US6541346B2 (en) | 2001-03-20 | 2003-04-01 | Roger J. Malik | Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process |
| JP3682920B2 (ja) * | 2001-10-30 | 2005-08-17 | 富士通株式会社 | 半導体装置の製造方法 |
| US7449728B2 (en) | 2003-11-24 | 2008-11-11 | Tri Quint Semiconductor, Inc. | Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same |
| GB2411520A (en) * | 2004-02-25 | 2005-08-31 | Agilent Technologies Inc | Method of forming laser mesa by reactive ion etching followed by in situ etching in regrowth reactor |
| US7579252B2 (en) * | 2005-09-30 | 2009-08-25 | Microsemi Corporation | Self aligned process for BJT fabrication |
| KR100687758B1 (ko) | 2005-12-08 | 2007-02-27 | 한국전자통신연구원 | 이종 접합 바이폴라 트랜지스터 및 그 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3780359A (en) * | 1971-12-20 | 1973-12-18 | Ibm | Bipolar transistor with a heterojunction emitter and a method fabricating the same |
| JP3057679B2 (ja) * | 1988-10-05 | 2000-07-04 | ソニー株式会社 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JPH02109360A (ja) * | 1988-10-18 | 1990-04-23 | Hitachi Ltd | 半導体装置 |
| US4954457A (en) * | 1988-10-31 | 1990-09-04 | International Business Machines Corporation | Method of making heterojunction bipolar transistors |
| FR2652200A1 (fr) * | 1989-09-21 | 1991-03-22 | Philips Lab Electronique | Procede de realisation d'un circuit semiconducteur integre incluant un transistor bipolaire a heterojonction et/ou des resistances enterrees. |
| US5132764A (en) * | 1991-03-21 | 1992-07-21 | Texas Instruments Incorporated | Multilayer base heterojunction bipolar transistor |
-
1993
- 1993-05-27 JP JP5125635A patent/JPH0669227A/ja active Pending
-
1994
- 1994-06-07 US US08/255,282 patent/US5569944A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5569944A (en) | 1996-10-29 |
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