JP3682920B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3682920B2 JP3682920B2 JP2001333457A JP2001333457A JP3682920B2 JP 3682920 B2 JP3682920 B2 JP 3682920B2 JP 2001333457 A JP2001333457 A JP 2001333457A JP 2001333457 A JP2001333457 A JP 2001333457A JP 3682920 B2 JP3682920 B2 JP 3682920B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- resist layer
- pattern
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 48
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000000034 method Methods 0.000 claims description 32
- 230000002093 peripheral effect Effects 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 11
- 239000007772 electrode material Substances 0.000 claims description 9
- 230000005669 field effect Effects 0.000 description 20
- 238000011161 development Methods 0.000 description 10
- 230000018109 developmental process Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000010894 electron beam technology Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 239000004793 Polystyrene Substances 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- -1 amine compounds Chemical class 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
Description
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタの製造方法に関し、とくにゲート電極の製造方法に関する。
【０００２】
【従来の技術】
図１は従来例断面図であり、電界効果トランジスタの構造を表している。従来の電界効果トランジスタの構造は、図１を参照して、ＩｎＰ又はＧａＡｓ等の半導体基板１上に、電界効果トランジスタの動作層をメサ状に形成したメサ層２が設けられ、さらにメサ層２上にゲート電極３、ソース電極４及びドレイン電極５が設けられている。
【０００３】
図１に示したタイプの電界効果トランジスタのゲート電極３は、ゲート電極として実質的に動作するファインゲート部３Ａと、ゲート電極全体の抵抗を低減するためにファインゲート部３Ａ上に設けられたファインゲート部３Ａよりも幅広のオーバーゲート部３Ｂを備えている。
なお、メサ層２は、電界効果トランジスタの動作層、すなわちチャネル層をはじめ、そのトランジスタ動作に必要な周知の半導体構造を持っている。このように電界効果トランジスタの動作層をメサ状に形成することで、隣接する他の半導体デバイスとの間を分離する。
【０００４】
図２は従来例平面図であり、図１に示す電界効果トランジスタのゲート電極３の先端近傍を表している。なお、図１と同じ部位には同じ符号を付している。
上記のメサ層２を有するタイプの電界効果トランジスタでは、ゲート電極３の先端とメサ層２の周縁部（メサ層の外周を画定する境界）との位置関係は重要である。即ち、かかる電界効果トランジスタにあっては、図２に示すように、ゲート電極３（少なくとも実質的なゲート電極であるファインゲート部３Ａ）の先端は、メサ層２上からメサ層２周縁部を越えて突出し、メサ層２の外側周縁部に延在する。
【０００５】
このようにゲート電極３をメサ層２外側周縁部に延在するのは、メサ層２とゲート電極の位置合わせ誤差から発生する不都合を回避するためである。即ち、メサ層２の周縁部を画定するパターンとゲート電極３パターン、特にファインゲート部３Ａのパターンの露光は別工程で行われるため、メサ層２のパターンとゲート電極３パターンとの間に位置合わせ誤差が発生する。この誤差によって、ゲート電極３の先端がメサ層２の周縁部よりも内側に位置してしまうと、ゲート電極３が延在していない領域のメサ層２ではゲート電極３によるチャネル制御が行われないため、ソースおよびドレイン間のリークを生じてしまう。
【０００６】
このリークを回避するため、上述したようにゲート電極３（ファインゲート部３Ａ）をメサ層２外側に突出させる。従って、この突出部分の大きさは、メサ層２の周縁部を画定するパターンとゲート電極パターンとの位置合わせ誤差を加味して定められている。
【０００７】
【発明が解決しようとする課題】
上述した電界効果トランジスタは、製造歩留りの向上および電気的特性の安定化に対する要求が高い。
本発明は、歩留りおよび特性の安定した半導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明の発明者は、上述した電界効果トランジスタの不良について検討した。その結果、走査型電子顕微鏡（ＳＥＭ）による観測で、ゲート電極の先端がメサ層から剥れる場合があることを見出した。
図３は従来例の問題を説明する断面図であり、ＳＥＭにより観測されたメサ層周縁部近くで発生するゲート電極の剥離を表している。図３に明らかなように、ゲート電極を構成するファインゲート部３Ａおよびオーバーゲート部３Ｂがメサ層２から剥離している。このようにゲート電極が剥れた部分は、ゲート電極が正常に形成されている部分と比べてゲート電極によるチャネルの制御性が劣化するため、リークあるいはＩ−Ｖ特性の劣化等を引き起こし、製造歩留りの低下あるいは特性劣化の原因になる。
【０００９】
本発明の発明者は、このようなゲート電極の剥離は、メサ層２の外側で、ゲート電極がメサ層により片持ち支持された状態となることに起因していると推定している。即ち、ゲート電極は、蒸着等のゲート電極の製造工程、あるいは他の工程において容易にストレスを生じるため、このような片持ち梁の状態で支持されると支持端（メサ層２周縁部）に応力が集中し剥離すると推定している。なお、剥離に至らなくても、メサ層２の周縁部にストレスが印加されるため、ゲート電極３が設計通りに電界を印加することが困難になる。その結果、電界効果トランジスタの電気特性が変動する。
【００１０】
次に、従来の電界効果トランジスタではゲート電極の先端が片持ち支持となる理由を、ゲート電極の製造工程に基づき説明する。図４は従来例の製造工程を表す断面図であり、ゲート電極の製造工程を表している。先ず、図４（ａ）を参照して、あらかじめメサ層２が形成された基板１上に、ファインゲート部を形成するためのファインゲート部形成用レジスト１０（以下、「レジスト層１０」又は「ファインゲート部形成用レジスト１０」という。）を塗布する。なお、オーバーゲート部を形成するためには、これ以外にもレジスト層が必要であるが、ここでは説明を簡潔にするため省略している。
【００１１】
上記のレジスト層１０は、メサ層２上においてゲート電極形成に必要な厚さ（この場合はファインゲート部の高さ以上の厚さ）になるように形成される。いっぽう、メサ層２の外側におけるレジスト層１０の表面は、メサ層２の周縁部から外側に離れるに従って徐々に低くなる緩いスロープを描いて傾斜している。この傾斜は、レジスト層１０の塗布時の粘性やキュアの状況などによって定まるもので、メサ層２の周縁部で急激に段差が生じるように形成されることはない。
【００１２】
このため、メサ層２の外側周縁部（メサ層２の外側であってメサ層２の周縁部の近傍をいう。）におけるレジスト層１０の厚さは、メサ層２上のレジスト層１０よりも厚く形成され、厚膜部となるのである。
いっぽう、ゲート電極（ここではファインゲート部）パターンをレジスト層１０に形成するための露光量は、必要最小限にしたい要求がある。なぜなら、光学露光，電子ビーム露光に限らず、露光量を増大すると像が不鮮明になり、特にゲート電極のような非常に高度の微細技術が要求される部分においては、致命的になるためである。
【００１３】
しかし、上述したようにメサ層２の外側周縁部ではレジスト層１０の厚さが厚いため、ゲート電極パターンを必要最小限の露光量で露光し現像すると、図４（ｂ）を参照して、露光領域１０Ａの下に未露光領域１０Ｂが残ってしまう。
このレジスト層１０を現像して露光領域１０Ａを除去した後、レジスト層１０上にゲート電極材料を被着し、リフトオフしてゲート電極を形成する。このとき、未露光領域１０Ｂ上にゲート電極材料が被着され、その後のリフトオフによりこの未露光領域１０Ｂが除去される結果、上述のようにゲート電極が片持ち支持されてしまうのである。このように、ゲート電極が片持ち支持となる理由は、未露光領域１０Ｂがゲート電極材料の被着工程まで残存することにある。
【００１４】
なお、メサ層２から遠く離間した領域であれば、レジスト層１０の厚さはメサ層２上における厚さ同等となるので、ゲート電極のパターンをそこまで延長すれば、少なくともゲート電極の先端にはこのような未露光領域は形成されない。従って、ゲート電極は先端とメサ層上との両側で支持される。しかし、この方法ではゲート電極の先端をメサ層２から遠い位置にまで延長するので、トランジスタの専有面積が拡大してしまい、集積密度の観点から有利ではない。また、ゲート電極の寄生容量も増加してしまう。
【００１５】
以上の知見に基づき考案された本発明は、上述した問題を防止するために以下の構成を採用したものである。
本発明の半導体装置の製造方法に係る第一の構成は、メサ層が形成された半導体基板上に、前記メサ層上よりも厚い厚膜部を前記メサ層の外側周縁部に有するレジスト層を形成する工程と、前記レジスト層に対してゲート電極パターンを露光する第１露光工程と、前記ゲート電極パターンの先端部と重なるように前記厚膜部に開設され、底面に前記レジスト層の下地表面を露出する開口を画定する支持開口パターンを前記レジスト層に対して露光する第２露光工程と、前記レジスト層の現像により形成された前記ゲート電極パターンおよび前記支持開口パターンを有するレジストパターンを用い、ゲート電極材料をリフトオフしてゲート電極を形成する工程と、を有することを特徴として構成する。
【００１６】
すなわち、本構成では、支持開口パターンは、ゲート電極パターンの露光工程から独立した第２露光工程によって露光される。この支持開口パターンは、メサ層の外側周辺部に形成されるレジスト層の厚膜部に、下地を露出する開口を開設するために用いられる。さらに、この開口は、ゲート電極パターンの先端部と重なる位置に配置される。従って、この開口およびゲート電極パターンが形成されたレジストパターン上にゲート電極材料を被着し、リフトオフしてゲート電極を形成すると、ゲート電極の先端が開口を通してレジスト層の下地に接触するので、ゲート電極は先端とメサ層により両持ち梁状に支持される。従って、ゲート電極の片持ち支持が回避され、ゲート電極の剥離が抑制される。
【００１７】
なお、特に説明のない限り、本明細書において「下地」とは、レジスト層の下に位置する半導体基板の表面のほか、半導体基板上に形成されたバッファ層や表面保護絶縁膜など、実際にレジスト層の下地になる種々の層をいう。
本構成では、第２露光工程がゲート電極パターンの露光と独立してなされるので、支持開口パターンの露光量を多くし、かつゲート電極パターンの露光量を少なくすることができる。このため、露光量を多くして支持開口パターンにより形成される深い開口を確実に形成し、一方で露光量を少なくして精密なゲート電極パターンを形成することができる。従って、ゲート電極先端での支持が確実になり製造歩留りが向上しかつゲート電極の剥離に起因する特性のばらつきが抑制されるとともに、ゲート電極が精密に形成されるため特性のばらつきが小さい。
【００１８】
なお、ゲート電極の先端を支持するために、ゲート電極先端を支持する部分をゲート電極の形成に先立ち形成することが考えられる。この場合、支持開口パターンが形成されたレジストパターンを用いて、リフトオフ等によりゲート電極先端の支持部分を形成する。その後、再び塗布したレジスト層にゲート電極パターンを露光し、現像してリフトオフによりゲート電極を形成する。
【００１９】
しかし、この方法は、ゲート電極の形成のために露光・現像工程及びリフトオフ工程を２回繰り返す必要がある。このため製造工程が長くかつ複雑になる。さらに、この２回の露光では、それぞれ各別にメサ層のパターンと位置合わせするため、位置合わせ誤差が大きい。また、ゲート電極先端の支持部分をリフトオフで形成するためには断面が庇形状の開口を有するレジストパターンを形成することが好ましいが、レジストの厚さ分布が大きなメサ層の外側周縁部の厚膜部に庇形状のレジストパターンを形成することは難しい。このため、位置合わせ誤差をも考慮すると、メサ層周縁部から離れた位置に支持部分を形成しなければならない。これでは、電界効果トランジスタの面積が増加してしまう。
【００２０】
本構成では、支持開口パターンとゲート電極パターンとが形成されたレジストパターンを用いて、ゲート電極先端部の支持部分（支持開口パターンにより画定される開口を含む部分）とゲート電極とを一体に形成する。
この構成では、２回の露光、１回又は２回の現像、及び１回のリフトオフ工程によりゲート電極と支持部分が形成される。このため、製造工程が簡易である。また、２回の露光は、一度位置合わせをした後そのままの位置で露光することもできるので、この場合の位置合わせ誤差は１回の位置合わせ分に抑えられる。さらに、ゲート電極先端部の支持部分は、開口（支持開口パターンにより画定される開口）に埋め込まれたゲート電極材料から構成されるため、開口を庇形状に形成する必要がない。このため、開口を大きなレジスト膜厚分布を有するメサ層の外側周縁部にも形成することができるので、ゲート電極先端の支持部分をメサ層に近い位置に容易に形成することができる。従って、電界効果トランジスタの面積を小さくすることができる。なお、２回の露光は、その途中に位置合わせ等の他の工程を介在させず連続してもよい。これにより、露光時間、例えば電子ビーム露光の描画時間を最小に抑えることができる。
【００２１】
さらに、本構成では、ゲート電極とゲート電極先端の支持部分とを一体に形成するから、これらを別個に形成する場合に問題となる密着強度の問題が回避される。即ち、ゲート電極先端の支持部分を先に形成する場合は、後に形成されるゲート電極との密着性を強化するため、支持部分の上面あるいはゲート電極の下面に密着層を必要とする。従って、この密着層を支持部分上面に形成する堆積工程が必要になる。また、ゲート電極下面に設ける場合は、密着層がゲート電極の特性、例えばショットキー特性を損なわない材料を選択する必要がある。本構成によれば、かかる問題に対する配慮は不要であり、設計及び製造が容易になる。
【００２２】
本発明の第二の構成は、前記第２露光工程は、前記第１露光工程に先立ってなされることを特徴とする第一の構成の半導体装置の製造方法として構成する。すなわち、支持開口パターンはゲート電極パターンよりも先に露光されていても第一の構成と同様の効果は発揮できるのである。
本発明の第三の構成は、前記第１露光工程および前記第２露光工程によって露光された前記ゲート電極パターンと前記支持開口パターンは、同時に現像されることで、前記レジストパターンを形成することを特徴とする第一または第二の構成の半導体装置の製造方法として構成する。
【００２３】
本構成によれば、ゲート電極パターンと支持開口パターンを画定する２回の露光工程を必要とするが、その現像は、１回の現像工程により同時になされる。従って、各別に現像するよりも現像工程が短縮される。さらに、現像前に２回の露光が行われるから、この２回目の露光の位置合わせ工程を省き、誤差の累積の回避と工程短縮とを図ることもできる。
【００２４】
本発明の第四の構成は、前記第１露光工程および前記第２露光工程によって露光された前記ゲート電極パターンと前記支持開口パターンは、個別に現像されることで、前記レジストパターンを形成することを特徴とする第一または第二の構成の半導体装置の製造方法としてを構成する。
本構成によれば、レジスト層の厚い領域に形成される支持開口パターンと薄い領域に形成されるゲート電極パターンとを、それぞれ適切な現像量で制御することができるから、支持開口パターンにより画定される開口を確実に下地表面まで貫通させ、他方、ゲート電極パターンを精密に形成することができる。
【００２５】
本発明の第五の構成は、前記第２露光工程は、前記第１露光工程によって露光された前記ゲート電極パターンを現像した後に実施されることを特徴とする第一の構成の半導体装置の製造方法として構成する。
本構成では、現像によりゲート電極パターンが形成され薄くなったレジスト層に支持開口パターンが露光されるので、支持開口パターンを精密に形成することができる。
【００２６】
本発明の第六の構成は、前記第１露光工程は、前記第２露光工程によって露光された前記支持開口パターンを現像した後に実施されることを特徴とする第二の構成の半導体装置の製造方法として構成される。
本発明の第七の構成は、前記支持開口パターンのうち、すくなくとも前記レジスト層の下地を露出する領域は、前記ゲート電極のゲート長方向の長さよりも小さい幅で形成されることを特徴とする第一の構成の半導体装置の製造方法として構成する。
【００２７】
この構成では、ゲート電極の範囲内に支持開口（支持開口パターンにより画定されるレジスト層下地表面を表出する開口。以下同じ。）が制限される。このため、本来デバイス領域ではないメサ層の外側に支持開口がはみ出し、電界効果トランジスタの面積を増加することを回避することができる。
本発明の第八の構成は、前記支持開口パターンのうち、すくなくとも前記レジスト層の下地を露出する領域は、前記ゲート電極のゲート長方向の長さよりも大きい幅で形成されることを特徴とする第一の構成の半導体装置の製造方法として構成する。
【００２８】
この構成では、ゲート電極の先端をゲート長方向の長さより幅広の領域をもってレジスト層の下地に接触させることができる。従って、支持開口の面積が大きく、ゲート電極先端が確実に支持される。他方、支持開口はゲートの延在方向には突出しないので、電界効果トランジスタの面積は実質的には増加しない。
本発明の第九の構成は、前記ゲート電極は、ファインゲート部と、ファインゲート部上に設けられ、当該ファインゲート部よりも幅広であるオーバーゲート部を有することを特徴とする第一の構成の半導体装置の製造方法として構成する。
【００２９】
本発明の第十の構成は、前記ゲート電極パターンおよび前記支持開口パターンは、前記ファインゲート部に対応したパターンであることを特徴とする第九の構成の半導体装置の製造方法として構成する。
本発明の第十一の構成は、前記オーバーゲート部は、前記レジスト層上に設けられた上層レジスト層によってパターンニングされることを特徴とする第九の構成の半導体装置の製造方法として構成する。
【００３０】
本発明の第十二の構成は、前記上層レジスト層は、庇形状をもつ断面構造であることを特徴とする第十一の構成の半導体装置の製造方法として構成する。
本発明の第十三の構成は、前記上層レジスト層は、庇形状の側壁をなす第１上層レジスト層と庇形状の突出部をなす第２上層レジスト層とを備えることを特徴とする第十二の構成の半導体装置の製造方法として構成する。
【００３１】
【発明の実施の形態】
以下、本発明を実施形態例を参照して説明する。
第１の実施形態：
図５〜図１１は本発明の第１の実施形態例製造工程を表す断面図であり、電界効果トランジスタのゲート電極の周辺領域を表している。図５〜図１１の（ａ）はゲート長方向の断面を、（ｂ）はゲート電極の先端部における、ゲート長方向とは直角方向の断面を表している。図１２は、第１の実施形態例平面図であり、ゲート電極先端の形状を表している。
【００３２】
第１の実施形態例は、図１を参照して、基板１上に形成されたメサ層２上に、ファインゲート部３Ａ並びにオーバーゲート部３Ｂを積層したゲート電極３、ソース電極及びドレイン電極５を有する電界効果トランジスタの製造に関する。なお、本実施形態例では、メサ層２上の構造は従来例と同じなので、簡便にするため図１を参照して説明した。
【００３３】
図５を参照して、まず、あらかじめメサ層２が形成された半導体基板１上に第１レジスト層１０、第２レジスト層１１、第３レジスト層１２を公知のスピンコート法などによって形成する。各レジスト層の詳細は以下の通りである。
第１レジスト層１０：
材料：ポリメチルメタアクリレート（PMMA）系電子ビーム露光用レジストとして、たとえば、日本ゼオン社製ＺＥＰ2000（商品名）
厚み：３００ｎｍ
キュア温度／時間： １８５℃／１０分
第２レジスト層１１：
材料： アルカリ可溶性レジスト
たとえば、 MCC 社製PMGI（商品名）
厚み：５００ｎｍ
キュア温度／時間： １８５℃／５分
第３レジスト層１２：
材料： ポリスチレン 系電子ビーム露光用レジスト
たとえば、 日本ゼオン 社製ＺＥＰ５２０−Ａ７（商品名）
厚み：３００ｎｍ
キュア温度／時間： １８５℃／５分
以上のようにして形成された各レジスト層１０，１１，１２には、メサ層２の外側周縁部において、その厚みが大きい厚膜部が形成される。
【００３４】
つぎに、第３レジスト層１２に対し、電子ビーム露光法を使用してオーバーゲート部３Ｂ（図１中の３Ｂを参照）を画定するパターンを露光し、その後、現像処理（さらにはリンス処理など）することにより、第３レジスト層１２をオーバーゲート部３Ｂを画定するパターンが形成されたレジストパターンとする。このオーバーゲート部の先端は、図５（ｂ）に示すように、メサ層２よりも外側の領域に突出して形成される。
【００３５】
次いで、図６を参照して、図５に示す工程によって露出した第２レジスト層１１を第３レジスト層１２のオーバーゲート部のパターンを利用してエッチングする。このエッチングは、第１レジスト層および第３レジスト層とに対するエッチング選択性を持つエッチングによりなされ、横方向にサイドエッチングが生じるまで行われる。
【００３６】
このエッチング条件は以下の通りである。
エッチング液：水酸化テトラメチルアンモニウム(TMAH)水溶液
エッチング時間：３０秒
次いで、図７を参照して、図６に示す工程によって露出した第１レジスト層１０に対して、電子ビーム露光法を使用してファインゲートパターン３０を露光する。
【００３７】
この露光は、メサ層２上の第１レジスト層１０の厚みが露光できる必要最小限（ただし、第１レジスト層１０の膜厚分布などを加味した程度は折り込み済み）の露光量で実施される。
一例としては、以下の条件が挙げられる。
ドーズ量／加速電圧 ２００μＣ／５０ｋｅＶ
したがって、図７（ｂ）を参照して、第１レジスト層１０のメサ層２の外側周縁部には、ファインゲートパターン３０が露光された領域の直下に未露光領域（露光量が現像に十分でない領域）が生じる。
【００３８】
ついで、図８を参照して、メサ層２の外側周縁部に位置する第１レジスト層１０の厚膜部に対し、第１レジスト層１０の下地を露出するための支持開口パターン４０を露光する。この露光は、図７（ｂ）を参照して、ファインゲートパターン３０が露光された領域の直下に生じた未露光領域に対して、第１レジスト層１０の下面まで十分な露光がなされる露光量で実施される。
【００３９】
一例としては、以下の条件が挙げられる。
ドーズ量／加速電圧 １００μＣ／５０ｋｅＶ
次いで、図９を参照して、図７および図８に示す工程によって露光された第１レジスト層１０に対して現像処理（さらにはリンス処理など）することにより、ファインゲート部のパターンおよび、支持開口のパターンを形成する。
【００４０】
次いで、図１０を参照して、以上の工程によって形成されたレジストパターン上を含む基板上に、ゲート電極材料を被着する。
本実施形態例のゲート電極は、Ｔｉ層／Ｐｔ層／Ａｕ層の三層構造をもっている。各層の詳細は以下の通りである。
Ｔｉ層３−１：
厚さ： １０ｎｍ
成膜方法：蒸着法
Ｐｔ層３−２：
厚み： ５０ｎｍ
成膜方法：蒸着法
Ａｕ層３−３：
厚み： ４００ｎｍ
成膜方法：蒸着法
次いで、図１１を参照して、第１乃至第３レジスト層を除去することにより、第３レジスト層の表面に被着した電極材料を除去してゲート電極３を完成する。
【００４１】
この第１乃至第３レジスト層の除去条件は以下の通りである。
エッチャント： 芳香族系化合物およびアミン系化合物の混合液
剥離時間： １０分
以上の工程を経てゲート電極３が完成する。図１２を参照して、この図からも明らかなように、完成したゲート電極３には、支持開口パターン４０により画定された支持ゲート部３Ｃ（既述のゲート電極先端の支持部分に相当する。）が形成されている。
【００４２】
本実施形態例によれば、支持ゲート部３Ｃが形成されることによって、ゲート電極３の先端が支持ゲート部３Ｃにより支持されるので、ゲート電極３がメサ層２に片持ち支持された状態でなくなるため、ゲート電極３にかかるストレスが低減され、ゲート電極３の剥れなどが防止される。また、本実施形態例のゲート支持部３Ｃはメサ層２から離間して設けられているため、メサ層２の側面に動作層が露出していてもゲート支持部３Ｃによる短絡を防止することができる。
【００４３】
第２の実施形態例：
つぎに、本発明の第２の実施形態について説明する。図１３は本発明の第２の実施形態例平面図であり、ゲート電極先端の構造を表している。
図１３を参照して、本実施形態例では、図１２を参照して説明した支持ゲート０部３Ｃの平面形状をファインゲート部３Ａよりもゲート長方向に拡大している。
【００４４】
この構成により、支持ゲート部３Ｃと下地である半導体基板１との接触面積が拡大され、さらに強固にゲート電極３の先端を支持することができる。
第３の実施形態例：
つぎに、本発明の第３の実施形態について説明する。図１３は本発明の第２の実施形態例平面図であり、ゲート電極先端の構造を表している。
【００４５】
図１３を参照して説明した第２の実施形態例の支持ゲート部３Ｃの幅は、オーバーゲート３Ｂの幅よりも広く形成することができない。これは、支持ゲート部３Ｃは、リフトオフにより形成されるためオーバーゲート３Ｂを画定する第３のレジスト層の開口を超えて形成することはできないからである。本実施形態例では、オーバーゲート部３Ｂの一部を拡幅することで、支持ゲート部３Ｃの幅を広くしさらに大面積にするものである。
【００４６】
なお、本実施形態例では、支持ゲート部３Ｃの平面形状が、ゲート長方向に長手方向をもつ形状となっているが、これによって、ゲート長方向とは直角な方向、すなわち、ゲート電極の長手方向への専有面積の拡大を防止している。このため、本来はデバイス領域ではないメサ層２の外側に進出する面積を最低限とすることができる。
【００４７】
以上説明した各実施形態例では、オーバーゲート部を持つゲート電極を示したが、単にファインゲート部に相当するゲート電極だけを有する半導体装置に対して本発明を採用することが可能であることは、言うまでもない。
また、採用される半導体については、ＩｎＰやＧａＡｓ、ＧａＮあるいはＳｉであってもよく、また、ＨＥＭＴ構造あるいはバルクチャネル構造のいずれを採用することも可能である。
【００４８】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の先端にかかるストレスが低減されるため、安定したトランジスタ特性を得ることができ、また製造歩留りも向上する。
【図面の簡単な説明】
【図１】従来例断面図
【図２】従来例平面図
【図３】従来例の問題を説明する断面図
【図４】従来例の製造工程を表す断面図
【図５】本発明の第１の実施形態例製造工程を表す断面図（その１）
【図６】本発明の第１の実施形態例製造工程を表す断面図（その２）
【図７】本発明の第１の実施形態例製造工程を表す断面図（その３）
【図８】本発明の第１の実施形態例製造工程を表す断面図（その４）
【図９】本発明の第１の実施形態例製造工程を表す断面図（その５）
【図１０】本発明の第１の実施形態例製造工程を表す断面図（その６）
【図１１】本発明の第１の実施形態例製造工程を表す断面図（その７）
【図１２】本発明の第１の実施形態例平面図
【図１３】本発明の第２の実施形態例平面図
【図１４】本発明の第３の実施形態例平面図
【符号の説明】
【符号の説明】
１は基板
２はメサ層
３はゲート電極
３Ａはファインゲート部
３Ｂはオーバーゲート部
３Ｃは支持ゲート部（支持部分）
３−１はＴｉ層
３−２はＰｔ層
３−３はＡｕ層
４はソース電極
５はドレイン電極
１０はファインゲート部形成用レジスト（第１レジスト層）
１０Ａは露光領域
１０Ｂは未露光領域
１１は第２レジスト層（第１上層レジスト層）
１２は第３レジスト層（第２上層レジスト層）
３０はファインゲートパターン
４０は支持開口パターン
【発明の属する技術分野】
本発明は電界効果トランジスタの製造方法に関し、とくにゲート電極の製造方法に関する。
【０００２】
【従来の技術】
図１は従来例断面図であり、電界効果トランジスタの構造を表している。従来の電界効果トランジスタの構造は、図１を参照して、ＩｎＰ又はＧａＡｓ等の半導体基板１上に、電界効果トランジスタの動作層をメサ状に形成したメサ層２が設けられ、さらにメサ層２上にゲート電極３、ソース電極４及びドレイン電極５が設けられている。
【０００３】
図１に示したタイプの電界効果トランジスタのゲート電極３は、ゲート電極として実質的に動作するファインゲート部３Ａと、ゲート電極全体の抵抗を低減するためにファインゲート部３Ａ上に設けられたファインゲート部３Ａよりも幅広のオーバーゲート部３Ｂを備えている。
なお、メサ層２は、電界効果トランジスタの動作層、すなわちチャネル層をはじめ、そのトランジスタ動作に必要な周知の半導体構造を持っている。このように電界効果トランジスタの動作層をメサ状に形成することで、隣接する他の半導体デバイスとの間を分離する。
【０００４】
図２は従来例平面図であり、図１に示す電界効果トランジスタのゲート電極３の先端近傍を表している。なお、図１と同じ部位には同じ符号を付している。
上記のメサ層２を有するタイプの電界効果トランジスタでは、ゲート電極３の先端とメサ層２の周縁部（メサ層の外周を画定する境界）との位置関係は重要である。即ち、かかる電界効果トランジスタにあっては、図２に示すように、ゲート電極３（少なくとも実質的なゲート電極であるファインゲート部３Ａ）の先端は、メサ層２上からメサ層２周縁部を越えて突出し、メサ層２の外側周縁部に延在する。
【０００５】
このようにゲート電極３をメサ層２外側周縁部に延在するのは、メサ層２とゲート電極の位置合わせ誤差から発生する不都合を回避するためである。即ち、メサ層２の周縁部を画定するパターンとゲート電極３パターン、特にファインゲート部３Ａのパターンの露光は別工程で行われるため、メサ層２のパターンとゲート電極３パターンとの間に位置合わせ誤差が発生する。この誤差によって、ゲート電極３の先端がメサ層２の周縁部よりも内側に位置してしまうと、ゲート電極３が延在していない領域のメサ層２ではゲート電極３によるチャネル制御が行われないため、ソースおよびドレイン間のリークを生じてしまう。
【０００６】
このリークを回避するため、上述したようにゲート電極３（ファインゲート部３Ａ）をメサ層２外側に突出させる。従って、この突出部分の大きさは、メサ層２の周縁部を画定するパターンとゲート電極パターンとの位置合わせ誤差を加味して定められている。
【０００７】
【発明が解決しようとする課題】
上述した電界効果トランジスタは、製造歩留りの向上および電気的特性の安定化に対する要求が高い。
本発明は、歩留りおよび特性の安定した半導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明の発明者は、上述した電界効果トランジスタの不良について検討した。その結果、走査型電子顕微鏡（ＳＥＭ）による観測で、ゲート電極の先端がメサ層から剥れる場合があることを見出した。
図３は従来例の問題を説明する断面図であり、ＳＥＭにより観測されたメサ層周縁部近くで発生するゲート電極の剥離を表している。図３に明らかなように、ゲート電極を構成するファインゲート部３Ａおよびオーバーゲート部３Ｂがメサ層２から剥離している。このようにゲート電極が剥れた部分は、ゲート電極が正常に形成されている部分と比べてゲート電極によるチャネルの制御性が劣化するため、リークあるいはＩ−Ｖ特性の劣化等を引き起こし、製造歩留りの低下あるいは特性劣化の原因になる。
【０００９】
本発明の発明者は、このようなゲート電極の剥離は、メサ層２の外側で、ゲート電極がメサ層により片持ち支持された状態となることに起因していると推定している。即ち、ゲート電極は、蒸着等のゲート電極の製造工程、あるいは他の工程において容易にストレスを生じるため、このような片持ち梁の状態で支持されると支持端（メサ層２周縁部）に応力が集中し剥離すると推定している。なお、剥離に至らなくても、メサ層２の周縁部にストレスが印加されるため、ゲート電極３が設計通りに電界を印加することが困難になる。その結果、電界効果トランジスタの電気特性が変動する。
【００１０】
次に、従来の電界効果トランジスタではゲート電極の先端が片持ち支持となる理由を、ゲート電極の製造工程に基づき説明する。図４は従来例の製造工程を表す断面図であり、ゲート電極の製造工程を表している。先ず、図４（ａ）を参照して、あらかじめメサ層２が形成された基板１上に、ファインゲート部を形成するためのファインゲート部形成用レジスト１０（以下、「レジスト層１０」又は「ファインゲート部形成用レジスト１０」という。）を塗布する。なお、オーバーゲート部を形成するためには、これ以外にもレジスト層が必要であるが、ここでは説明を簡潔にするため省略している。
【００１１】
上記のレジスト層１０は、メサ層２上においてゲート電極形成に必要な厚さ（この場合はファインゲート部の高さ以上の厚さ）になるように形成される。いっぽう、メサ層２の外側におけるレジスト層１０の表面は、メサ層２の周縁部から外側に離れるに従って徐々に低くなる緩いスロープを描いて傾斜している。この傾斜は、レジスト層１０の塗布時の粘性やキュアの状況などによって定まるもので、メサ層２の周縁部で急激に段差が生じるように形成されることはない。
【００１２】
このため、メサ層２の外側周縁部（メサ層２の外側であってメサ層２の周縁部の近傍をいう。）におけるレジスト層１０の厚さは、メサ層２上のレジスト層１０よりも厚く形成され、厚膜部となるのである。
いっぽう、ゲート電極（ここではファインゲート部）パターンをレジスト層１０に形成するための露光量は、必要最小限にしたい要求がある。なぜなら、光学露光，電子ビーム露光に限らず、露光量を増大すると像が不鮮明になり、特にゲート電極のような非常に高度の微細技術が要求される部分においては、致命的になるためである。
【００１３】
しかし、上述したようにメサ層２の外側周縁部ではレジスト層１０の厚さが厚いため、ゲート電極パターンを必要最小限の露光量で露光し現像すると、図４（ｂ）を参照して、露光領域１０Ａの下に未露光領域１０Ｂが残ってしまう。
このレジスト層１０を現像して露光領域１０Ａを除去した後、レジスト層１０上にゲート電極材料を被着し、リフトオフしてゲート電極を形成する。このとき、未露光領域１０Ｂ上にゲート電極材料が被着され、その後のリフトオフによりこの未露光領域１０Ｂが除去される結果、上述のようにゲート電極が片持ち支持されてしまうのである。このように、ゲート電極が片持ち支持となる理由は、未露光領域１０Ｂがゲート電極材料の被着工程まで残存することにある。
【００１４】
なお、メサ層２から遠く離間した領域であれば、レジスト層１０の厚さはメサ層２上における厚さ同等となるので、ゲート電極のパターンをそこまで延長すれば、少なくともゲート電極の先端にはこのような未露光領域は形成されない。従って、ゲート電極は先端とメサ層上との両側で支持される。しかし、この方法ではゲート電極の先端をメサ層２から遠い位置にまで延長するので、トランジスタの専有面積が拡大してしまい、集積密度の観点から有利ではない。また、ゲート電極の寄生容量も増加してしまう。
【００１５】
以上の知見に基づき考案された本発明は、上述した問題を防止するために以下の構成を採用したものである。
本発明の半導体装置の製造方法に係る第一の構成は、メサ層が形成された半導体基板上に、前記メサ層上よりも厚い厚膜部を前記メサ層の外側周縁部に有するレジスト層を形成する工程と、前記レジスト層に対してゲート電極パターンを露光する第１露光工程と、前記ゲート電極パターンの先端部と重なるように前記厚膜部に開設され、底面に前記レジスト層の下地表面を露出する開口を画定する支持開口パターンを前記レジスト層に対して露光する第２露光工程と、前記レジスト層の現像により形成された前記ゲート電極パターンおよび前記支持開口パターンを有するレジストパターンを用い、ゲート電極材料をリフトオフしてゲート電極を形成する工程と、を有することを特徴として構成する。
【００１６】
すなわち、本構成では、支持開口パターンは、ゲート電極パターンの露光工程から独立した第２露光工程によって露光される。この支持開口パターンは、メサ層の外側周辺部に形成されるレジスト層の厚膜部に、下地を露出する開口を開設するために用いられる。さらに、この開口は、ゲート電極パターンの先端部と重なる位置に配置される。従って、この開口およびゲート電極パターンが形成されたレジストパターン上にゲート電極材料を被着し、リフトオフしてゲート電極を形成すると、ゲート電極の先端が開口を通してレジスト層の下地に接触するので、ゲート電極は先端とメサ層により両持ち梁状に支持される。従って、ゲート電極の片持ち支持が回避され、ゲート電極の剥離が抑制される。
【００１７】
なお、特に説明のない限り、本明細書において「下地」とは、レジスト層の下に位置する半導体基板の表面のほか、半導体基板上に形成されたバッファ層や表面保護絶縁膜など、実際にレジスト層の下地になる種々の層をいう。
本構成では、第２露光工程がゲート電極パターンの露光と独立してなされるので、支持開口パターンの露光量を多くし、かつゲート電極パターンの露光量を少なくすることができる。このため、露光量を多くして支持開口パターンにより形成される深い開口を確実に形成し、一方で露光量を少なくして精密なゲート電極パターンを形成することができる。従って、ゲート電極先端での支持が確実になり製造歩留りが向上しかつゲート電極の剥離に起因する特性のばらつきが抑制されるとともに、ゲート電極が精密に形成されるため特性のばらつきが小さい。
【００１８】
なお、ゲート電極の先端を支持するために、ゲート電極先端を支持する部分をゲート電極の形成に先立ち形成することが考えられる。この場合、支持開口パターンが形成されたレジストパターンを用いて、リフトオフ等によりゲート電極先端の支持部分を形成する。その後、再び塗布したレジスト層にゲート電極パターンを露光し、現像してリフトオフによりゲート電極を形成する。
【００１９】
しかし、この方法は、ゲート電極の形成のために露光・現像工程及びリフトオフ工程を２回繰り返す必要がある。このため製造工程が長くかつ複雑になる。さらに、この２回の露光では、それぞれ各別にメサ層のパターンと位置合わせするため、位置合わせ誤差が大きい。また、ゲート電極先端の支持部分をリフトオフで形成するためには断面が庇形状の開口を有するレジストパターンを形成することが好ましいが、レジストの厚さ分布が大きなメサ層の外側周縁部の厚膜部に庇形状のレジストパターンを形成することは難しい。このため、位置合わせ誤差をも考慮すると、メサ層周縁部から離れた位置に支持部分を形成しなければならない。これでは、電界効果トランジスタの面積が増加してしまう。
【００２０】
本構成では、支持開口パターンとゲート電極パターンとが形成されたレジストパターンを用いて、ゲート電極先端部の支持部分（支持開口パターンにより画定される開口を含む部分）とゲート電極とを一体に形成する。
この構成では、２回の露光、１回又は２回の現像、及び１回のリフトオフ工程によりゲート電極と支持部分が形成される。このため、製造工程が簡易である。また、２回の露光は、一度位置合わせをした後そのままの位置で露光することもできるので、この場合の位置合わせ誤差は１回の位置合わせ分に抑えられる。さらに、ゲート電極先端部の支持部分は、開口（支持開口パターンにより画定される開口）に埋め込まれたゲート電極材料から構成されるため、開口を庇形状に形成する必要がない。このため、開口を大きなレジスト膜厚分布を有するメサ層の外側周縁部にも形成することができるので、ゲート電極先端の支持部分をメサ層に近い位置に容易に形成することができる。従って、電界効果トランジスタの面積を小さくすることができる。なお、２回の露光は、その途中に位置合わせ等の他の工程を介在させず連続してもよい。これにより、露光時間、例えば電子ビーム露光の描画時間を最小に抑えることができる。
【００２１】
さらに、本構成では、ゲート電極とゲート電極先端の支持部分とを一体に形成するから、これらを別個に形成する場合に問題となる密着強度の問題が回避される。即ち、ゲート電極先端の支持部分を先に形成する場合は、後に形成されるゲート電極との密着性を強化するため、支持部分の上面あるいはゲート電極の下面に密着層を必要とする。従って、この密着層を支持部分上面に形成する堆積工程が必要になる。また、ゲート電極下面に設ける場合は、密着層がゲート電極の特性、例えばショットキー特性を損なわない材料を選択する必要がある。本構成によれば、かかる問題に対する配慮は不要であり、設計及び製造が容易になる。
【００２２】
本発明の第二の構成は、前記第２露光工程は、前記第１露光工程に先立ってなされることを特徴とする第一の構成の半導体装置の製造方法として構成する。すなわち、支持開口パターンはゲート電極パターンよりも先に露光されていても第一の構成と同様の効果は発揮できるのである。
本発明の第三の構成は、前記第１露光工程および前記第２露光工程によって露光された前記ゲート電極パターンと前記支持開口パターンは、同時に現像されることで、前記レジストパターンを形成することを特徴とする第一または第二の構成の半導体装置の製造方法として構成する。
【００２３】
本構成によれば、ゲート電極パターンと支持開口パターンを画定する２回の露光工程を必要とするが、その現像は、１回の現像工程により同時になされる。従って、各別に現像するよりも現像工程が短縮される。さらに、現像前に２回の露光が行われるから、この２回目の露光の位置合わせ工程を省き、誤差の累積の回避と工程短縮とを図ることもできる。
【００２４】
本発明の第四の構成は、前記第１露光工程および前記第２露光工程によって露光された前記ゲート電極パターンと前記支持開口パターンは、個別に現像されることで、前記レジストパターンを形成することを特徴とする第一または第二の構成の半導体装置の製造方法としてを構成する。
本構成によれば、レジスト層の厚い領域に形成される支持開口パターンと薄い領域に形成されるゲート電極パターンとを、それぞれ適切な現像量で制御することができるから、支持開口パターンにより画定される開口を確実に下地表面まで貫通させ、他方、ゲート電極パターンを精密に形成することができる。
【００２５】
本発明の第五の構成は、前記第２露光工程は、前記第１露光工程によって露光された前記ゲート電極パターンを現像した後に実施されることを特徴とする第一の構成の半導体装置の製造方法として構成する。
本構成では、現像によりゲート電極パターンが形成され薄くなったレジスト層に支持開口パターンが露光されるので、支持開口パターンを精密に形成することができる。
【００２６】
本発明の第六の構成は、前記第１露光工程は、前記第２露光工程によって露光された前記支持開口パターンを現像した後に実施されることを特徴とする第二の構成の半導体装置の製造方法として構成される。
本発明の第七の構成は、前記支持開口パターンのうち、すくなくとも前記レジスト層の下地を露出する領域は、前記ゲート電極のゲート長方向の長さよりも小さい幅で形成されることを特徴とする第一の構成の半導体装置の製造方法として構成する。
【００２７】
この構成では、ゲート電極の範囲内に支持開口（支持開口パターンにより画定されるレジスト層下地表面を表出する開口。以下同じ。）が制限される。このため、本来デバイス領域ではないメサ層の外側に支持開口がはみ出し、電界効果トランジスタの面積を増加することを回避することができる。
本発明の第八の構成は、前記支持開口パターンのうち、すくなくとも前記レジスト層の下地を露出する領域は、前記ゲート電極のゲート長方向の長さよりも大きい幅で形成されることを特徴とする第一の構成の半導体装置の製造方法として構成する。
【００２８】
この構成では、ゲート電極の先端をゲート長方向の長さより幅広の領域をもってレジスト層の下地に接触させることができる。従って、支持開口の面積が大きく、ゲート電極先端が確実に支持される。他方、支持開口はゲートの延在方向には突出しないので、電界効果トランジスタの面積は実質的には増加しない。
本発明の第九の構成は、前記ゲート電極は、ファインゲート部と、ファインゲート部上に設けられ、当該ファインゲート部よりも幅広であるオーバーゲート部を有することを特徴とする第一の構成の半導体装置の製造方法として構成する。
【００２９】
本発明の第十の構成は、前記ゲート電極パターンおよび前記支持開口パターンは、前記ファインゲート部に対応したパターンであることを特徴とする第九の構成の半導体装置の製造方法として構成する。
本発明の第十一の構成は、前記オーバーゲート部は、前記レジスト層上に設けられた上層レジスト層によってパターンニングされることを特徴とする第九の構成の半導体装置の製造方法として構成する。
【００３０】
本発明の第十二の構成は、前記上層レジスト層は、庇形状をもつ断面構造であることを特徴とする第十一の構成の半導体装置の製造方法として構成する。
本発明の第十三の構成は、前記上層レジスト層は、庇形状の側壁をなす第１上層レジスト層と庇形状の突出部をなす第２上層レジスト層とを備えることを特徴とする第十二の構成の半導体装置の製造方法として構成する。
【００３１】
【発明の実施の形態】
以下、本発明を実施形態例を参照して説明する。
第１の実施形態：
図５〜図１１は本発明の第１の実施形態例製造工程を表す断面図であり、電界効果トランジスタのゲート電極の周辺領域を表している。図５〜図１１の（ａ）はゲート長方向の断面を、（ｂ）はゲート電極の先端部における、ゲート長方向とは直角方向の断面を表している。図１２は、第１の実施形態例平面図であり、ゲート電極先端の形状を表している。
【００３２】
第１の実施形態例は、図１を参照して、基板１上に形成されたメサ層２上に、ファインゲート部３Ａ並びにオーバーゲート部３Ｂを積層したゲート電極３、ソース電極及びドレイン電極５を有する電界効果トランジスタの製造に関する。なお、本実施形態例では、メサ層２上の構造は従来例と同じなので、簡便にするため図１を参照して説明した。
【００３３】
図５を参照して、まず、あらかじめメサ層２が形成された半導体基板１上に第１レジスト層１０、第２レジスト層１１、第３レジスト層１２を公知のスピンコート法などによって形成する。各レジスト層の詳細は以下の通りである。
第１レジスト層１０：
材料：ポリメチルメタアクリレート（PMMA）系電子ビーム露光用レジストとして、たとえば、日本ゼオン社製ＺＥＰ2000（商品名）
厚み：３００ｎｍ
キュア温度／時間： １８５℃／１０分
第２レジスト層１１：
材料： アルカリ可溶性レジスト
たとえば、 MCC 社製PMGI（商品名）
厚み：５００ｎｍ
キュア温度／時間： １８５℃／５分
第３レジスト層１２：
材料： ポリスチレン 系電子ビーム露光用レジスト
たとえば、 日本ゼオン 社製ＺＥＰ５２０−Ａ７（商品名）
厚み：３００ｎｍ
キュア温度／時間： １８５℃／５分
以上のようにして形成された各レジスト層１０，１１，１２には、メサ層２の外側周縁部において、その厚みが大きい厚膜部が形成される。
【００３４】
つぎに、第３レジスト層１２に対し、電子ビーム露光法を使用してオーバーゲート部３Ｂ（図１中の３Ｂを参照）を画定するパターンを露光し、その後、現像処理（さらにはリンス処理など）することにより、第３レジスト層１２をオーバーゲート部３Ｂを画定するパターンが形成されたレジストパターンとする。このオーバーゲート部の先端は、図５（ｂ）に示すように、メサ層２よりも外側の領域に突出して形成される。
【００３５】
次いで、図６を参照して、図５に示す工程によって露出した第２レジスト層１１を第３レジスト層１２のオーバーゲート部のパターンを利用してエッチングする。このエッチングは、第１レジスト層および第３レジスト層とに対するエッチング選択性を持つエッチングによりなされ、横方向にサイドエッチングが生じるまで行われる。
【００３６】
このエッチング条件は以下の通りである。
エッチング液：水酸化テトラメチルアンモニウム(TMAH)水溶液
エッチング時間：３０秒
次いで、図７を参照して、図６に示す工程によって露出した第１レジスト層１０に対して、電子ビーム露光法を使用してファインゲートパターン３０を露光する。
【００３７】
この露光は、メサ層２上の第１レジスト層１０の厚みが露光できる必要最小限（ただし、第１レジスト層１０の膜厚分布などを加味した程度は折り込み済み）の露光量で実施される。
一例としては、以下の条件が挙げられる。
ドーズ量／加速電圧 ２００μＣ／５０ｋｅＶ
したがって、図７（ｂ）を参照して、第１レジスト層１０のメサ層２の外側周縁部には、ファインゲートパターン３０が露光された領域の直下に未露光領域（露光量が現像に十分でない領域）が生じる。
【００３８】
ついで、図８を参照して、メサ層２の外側周縁部に位置する第１レジスト層１０の厚膜部に対し、第１レジスト層１０の下地を露出するための支持開口パターン４０を露光する。この露光は、図７（ｂ）を参照して、ファインゲートパターン３０が露光された領域の直下に生じた未露光領域に対して、第１レジスト層１０の下面まで十分な露光がなされる露光量で実施される。
【００３９】
一例としては、以下の条件が挙げられる。
ドーズ量／加速電圧 １００μＣ／５０ｋｅＶ
次いで、図９を参照して、図７および図８に示す工程によって露光された第１レジスト層１０に対して現像処理（さらにはリンス処理など）することにより、ファインゲート部のパターンおよび、支持開口のパターンを形成する。
【００４０】
次いで、図１０を参照して、以上の工程によって形成されたレジストパターン上を含む基板上に、ゲート電極材料を被着する。
本実施形態例のゲート電極は、Ｔｉ層／Ｐｔ層／Ａｕ層の三層構造をもっている。各層の詳細は以下の通りである。
Ｔｉ層３−１：
厚さ： １０ｎｍ
成膜方法：蒸着法
Ｐｔ層３−２：
厚み： ５０ｎｍ
成膜方法：蒸着法
Ａｕ層３−３：
厚み： ４００ｎｍ
成膜方法：蒸着法
次いで、図１１を参照して、第１乃至第３レジスト層を除去することにより、第３レジスト層の表面に被着した電極材料を除去してゲート電極３を完成する。
【００４１】
この第１乃至第３レジスト層の除去条件は以下の通りである。
エッチャント： 芳香族系化合物およびアミン系化合物の混合液
剥離時間： １０分
以上の工程を経てゲート電極３が完成する。図１２を参照して、この図からも明らかなように、完成したゲート電極３には、支持開口パターン４０により画定された支持ゲート部３Ｃ（既述のゲート電極先端の支持部分に相当する。）が形成されている。
【００４２】
本実施形態例によれば、支持ゲート部３Ｃが形成されることによって、ゲート電極３の先端が支持ゲート部３Ｃにより支持されるので、ゲート電極３がメサ層２に片持ち支持された状態でなくなるため、ゲート電極３にかかるストレスが低減され、ゲート電極３の剥れなどが防止される。また、本実施形態例のゲート支持部３Ｃはメサ層２から離間して設けられているため、メサ層２の側面に動作層が露出していてもゲート支持部３Ｃによる短絡を防止することができる。
【００４３】
第２の実施形態例：
つぎに、本発明の第２の実施形態について説明する。図１３は本発明の第２の実施形態例平面図であり、ゲート電極先端の構造を表している。
図１３を参照して、本実施形態例では、図１２を参照して説明した支持ゲート０部３Ｃの平面形状をファインゲート部３Ａよりもゲート長方向に拡大している。
【００４４】
この構成により、支持ゲート部３Ｃと下地である半導体基板１との接触面積が拡大され、さらに強固にゲート電極３の先端を支持することができる。
第３の実施形態例：
つぎに、本発明の第３の実施形態について説明する。図１３は本発明の第２の実施形態例平面図であり、ゲート電極先端の構造を表している。
【００４５】
図１３を参照して説明した第２の実施形態例の支持ゲート部３Ｃの幅は、オーバーゲート３Ｂの幅よりも広く形成することができない。これは、支持ゲート部３Ｃは、リフトオフにより形成されるためオーバーゲート３Ｂを画定する第３のレジスト層の開口を超えて形成することはできないからである。本実施形態例では、オーバーゲート部３Ｂの一部を拡幅することで、支持ゲート部３Ｃの幅を広くしさらに大面積にするものである。
【００４６】
なお、本実施形態例では、支持ゲート部３Ｃの平面形状が、ゲート長方向に長手方向をもつ形状となっているが、これによって、ゲート長方向とは直角な方向、すなわち、ゲート電極の長手方向への専有面積の拡大を防止している。このため、本来はデバイス領域ではないメサ層２の外側に進出する面積を最低限とすることができる。
【００４７】
以上説明した各実施形態例では、オーバーゲート部を持つゲート電極を示したが、単にファインゲート部に相当するゲート電極だけを有する半導体装置に対して本発明を採用することが可能であることは、言うまでもない。
また、採用される半導体については、ＩｎＰやＧａＡｓ、ＧａＮあるいはＳｉであってもよく、また、ＨＥＭＴ構造あるいはバルクチャネル構造のいずれを採用することも可能である。
【００４８】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の先端にかかるストレスが低減されるため、安定したトランジスタ特性を得ることができ、また製造歩留りも向上する。
【図面の簡単な説明】
【図１】従来例断面図
【図２】従来例平面図
【図３】従来例の問題を説明する断面図
【図４】従来例の製造工程を表す断面図
【図５】本発明の第１の実施形態例製造工程を表す断面図（その１）
【図６】本発明の第１の実施形態例製造工程を表す断面図（その２）
【図７】本発明の第１の実施形態例製造工程を表す断面図（その３）
【図８】本発明の第１の実施形態例製造工程を表す断面図（その４）
【図９】本発明の第１の実施形態例製造工程を表す断面図（その５）
【図１０】本発明の第１の実施形態例製造工程を表す断面図（その６）
【図１１】本発明の第１の実施形態例製造工程を表す断面図（その７）
【図１２】本発明の第１の実施形態例平面図
【図１３】本発明の第２の実施形態例平面図
【図１４】本発明の第３の実施形態例平面図
【符号の説明】
【符号の説明】
１は基板
２はメサ層
３はゲート電極
３Ａはファインゲート部
３Ｂはオーバーゲート部
３Ｃは支持ゲート部（支持部分）
３−１はＴｉ層
３−２はＰｔ層
３−３はＡｕ層
４はソース電極
５はドレイン電極
１０はファインゲート部形成用レジスト（第１レジスト層）
１０Ａは露光領域
１０Ｂは未露光領域
１１は第２レジスト層（第１上層レジスト層）
１２は第３レジスト層（第２上層レジスト層）
３０はファインゲートパターン
４０は支持開口パターン
Claims (13)
- メサ層が形成された半導体基板上に、前記メサ層上よりも厚い厚膜部を前記メサ層の外側周縁部に有するレジスト層を形成する工程と、
前記レジスト層に対してゲート電極パターンを露光する第１露光工程と、
前記ゲート電極パターンの先端部と重なるように前記厚膜部に開設され、底面に前記レジスト層の下地表面を露出する開口を画定する支持開口パターンを前記レジスト層に対して露光する第２露光工程と、
前記レジスト層を現像して形成された前記ゲート電極パターンおよび前記支持開口パターンを有するレジストパターンを用い、ゲート電極材料をリフトオフしてゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第２露光工程は、前記第１露光工程に先立ってなされることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１露光工程および前記第２露光工程によって露光された前記ゲート電極パターンおよび前記支持開口パターンは、同時に現像されることで、前記レジストパターンを形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記第１露光工程および前記第２露光工程によって露光された前記ゲート電極パターンおよび前記支持開口パターンは、個別に現像されることで前記レジストパターンを形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記第２露光工程は、前記第１露光工程によって露光された前記ゲート電極パターンを現像した後に実施されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１露光工程は、前記第２露光工程によって露光された前記支持開口パターンを現像した後に実施されることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記支持開口パターンのうち、すくなくとも前記レジスト層の下地を露出する領域は、前記ゲート電極のゲート長方向の長さよりも小さい幅で形成されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記支持開口パターンのうち、すくなくとも前記レジスト層の下地を露出する領域は、前記ゲート電極のゲート長方向の長さよりも大きい幅で形成されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲート電極は、ファインゲート部と、前記ファインゲート部上に設けられ、前記ファインゲート部よりも幅広のオーバーゲート部とを有することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲート電極パターンおよび前記支持開口パターンは、前記ファインゲート部に対応したパターンであることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記オーバーゲート部は、前記レジスト層上に設けられた上層レジスト層によってパターニングされることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記上層レジスト層は、庇形状をもつ断面構造を有することを特徴とする請求項１１記載の半導体装置の製造方法。
- 前記上層レジスト層は、庇形状の側壁をなす第１上層レジスト層と、庇形状の突出部をなす第２上層レジスト層とを備えることを特徴とする請求項１２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333457A JP3682920B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
| US10/114,452 US6509252B1 (en) | 2001-10-30 | 2002-04-03 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333457A JP3682920B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142499A JP2003142499A (ja) | 2003-05-16 |
| JP3682920B2 true JP3682920B2 (ja) | 2005-08-17 |
Family
ID=19148712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001333457A Expired - Lifetime JP3682920B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6509252B1 (ja) |
| JP (1) | JP3682920B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205218B2 (en) * | 2002-06-05 | 2007-04-17 | Micron Technology, Inc. | Method including forming gate dielectrics having multiple lanthanide oxide layers |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679311A (en) * | 1985-12-12 | 1987-07-14 | Allied Corporation | Method of fabricating self-aligned field-effect transistor having t-shaped gate electrode, sub-micron gate length and variable drain to gate spacing |
| JPH0575139A (ja) * | 1991-09-12 | 1993-03-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH0669227A (ja) * | 1992-05-29 | 1994-03-11 | Texas Instr Inc <Ti> | 化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| US5550065A (en) * | 1994-11-25 | 1996-08-27 | Motorola | Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact |
| TW301061B (en) * | 1996-06-07 | 1997-03-21 | Ind Tech Res Inst | Manufacturing method of submicron T-type gate |
| JP3332851B2 (ja) * | 1998-04-22 | 2002-10-07 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP3534624B2 (ja) * | 1998-05-01 | 2004-06-07 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP2000150652A (ja) * | 1998-09-03 | 2000-05-30 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6291282B1 (en) * | 1999-02-26 | 2001-09-18 | Texas Instruments Incorporated | Method of forming dual metal gate structures or CMOS devices |
| JP3351383B2 (ja) * | 1999-04-21 | 2002-11-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001032064A (ja) * | 1999-07-23 | 2001-02-06 | Nippon Sheet Glass Co Ltd | ディスプレイ用基板の製造方法、及び該製造方法により製造されたディスプレイ用基板 |
| US6329256B1 (en) * | 1999-09-24 | 2001-12-11 | Advanced Micro Devices, Inc. | Self-aligned damascene gate formation with low gate resistance |
| US6258713B1 (en) * | 1999-12-03 | 2001-07-10 | United Microelectronics Corp. | Method for forming dual damascene structure |
-
2001
- 2001-10-30 JP JP2001333457A patent/JP3682920B2/ja not_active Expired - Lifetime
-
2002
- 2002-04-03 US US10/114,452 patent/US6509252B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003142499A (ja) | 2003-05-16 |
| US6509252B1 (en) | 2003-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5994194A (en) | Self-aligned base ohmic metal for an HBT device cross-reference to related applications | |
| EP0448307B1 (en) | Method of producing a conductive element | |
| US20030025208A1 (en) | Semiconductor device with mushroom electrode and manufacture method thereof | |
| US20080124852A1 (en) | Method of forming T- or gamma-shaped electrode | |
| JP4284639B2 (ja) | 半導体装置の製造方法 | |
| US8283221B2 (en) | Configuration and manufacturing method of low-resistance gate structures for semiconductor devices and circuits | |
| JP3682920B2 (ja) | 半導体装置の製造方法 | |
| JP2000039717A (ja) | レジストパターンの形成方法および半導体装置の製造方法 | |
| US6784036B2 (en) | Method for making semiconductor device | |
| JPH02140942A (ja) | 半導体装置の製造方法 | |
| JP3612533B2 (ja) | 半導体装置の製造方法 | |
| JP2003059944A (ja) | 電界効果トランジスタおよびこの製造方法 | |
| JP2002184788A (ja) | 大面積、高ゲート電流ｈｅｍｔダイオードの形成方法 | |
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| JP2019057638A (ja) | 電界効果トランジスタの製造方法 | |
| JP3106379B2 (ja) | 半導体装置の製造方法 | |
| JP3314770B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002184786A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04186640A (ja) | 半導体装置の製造方法 | |
| KR100272577B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JP2000307002A (ja) | 半導体装置の製造方法 | |
| JPH0974073A (ja) | 電極・配線形成方法 | |
| JPH06120253A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH02138751A (ja) | 半導体装置の製造方法 | |
| JPH03227518A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040511 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041012 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050520 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3682920 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090603 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100603 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110603 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120603 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130603 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |