JP2003142499A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】メサ層２の外側周縁部におけるレジスト層１０
の厚膜部がゲートパターンの露光によって未露光とな
り、ゲート電極材料被着後にゲート電極３の先端がメサ
層２によって片持ち支持されてしまう。 【解決手段】レジスト層１０の未露光部分に対して支持
開口パターン４０を露光しすることで、レジスト層１０
の厚膜部にゲート支持部が被着される支持開口を形成す
るようにする。
の厚膜部がゲートパターンの露光によって未露光とな
り、ゲート電極材料被着後にゲート電極３の先端がメサ
層２によって片持ち支持されてしまう。 【解決手段】レジスト層１０の未露光部分に対して支持
開口パターン４０を露光しすることで、レジスト層１０
の厚膜部にゲート支持部が被着される支持開口を形成す
るようにする。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タの製造方法に関し、とくにゲート電極の製造方法に関
する。
タの製造方法に関し、とくにゲート電極の製造方法に関
する。
【０００２】
【従来の技術】図１は従来例断面図であり、電界効果ト
ランジスタの構造を表している。従来の電界効果トラン
ジスタの構造は、図１を参照して、ＩｎＰ又はＧａＡｓ
等の半導体基板１上に、電界効果トランジスタの動作層
をメサ状に形成したメサ層２が設けられ、さらにメサ層
２上にゲート電極３、ソース電極４及びドレイン電極５
が設けられている。
ランジスタの構造を表している。従来の電界効果トラン
ジスタの構造は、図１を参照して、ＩｎＰ又はＧａＡｓ
等の半導体基板１上に、電界効果トランジスタの動作層
をメサ状に形成したメサ層２が設けられ、さらにメサ層
２上にゲート電極３、ソース電極４及びドレイン電極５
が設けられている。
【０００３】図１に示したタイプの電界効果トランジス
タのゲート電極３は、ゲート電極として実質的に動作す
るファインゲート部３Ａと、ゲート電極全体の抵抗を低
減するためにファインゲート部３Ａ上に設けられたファ
インゲート部３Ａよりも幅広のオーバーゲート部３Ｂを
備えている。なお、メサ層２は、電界効果トランジスタ
の動作層、すなわちチャネル層をはじめ、そのトランジ
スタ動作に必要な周知の半導体構造を持っている。この
ように電界効果トランジスタの動作層をメサ状に形成す
ることで、隣接する他の半導体デバイスとの間を分離す
る。
タのゲート電極３は、ゲート電極として実質的に動作す
るファインゲート部３Ａと、ゲート電極全体の抵抗を低
減するためにファインゲート部３Ａ上に設けられたファ
インゲート部３Ａよりも幅広のオーバーゲート部３Ｂを
備えている。なお、メサ層２は、電界効果トランジスタ
の動作層、すなわちチャネル層をはじめ、そのトランジ
スタ動作に必要な周知の半導体構造を持っている。この
ように電界効果トランジスタの動作層をメサ状に形成す
ることで、隣接する他の半導体デバイスとの間を分離す
る。
【０００４】図２は従来例平面図であり、図１に示す電
界効果トランジスタのゲート電極３の先端近傍を表して
いる。なお、図１と同じ部位には同じ符号を付してい
る。上記のメサ層２を有するタイプの電界効果トランジ
スタでは、ゲート電極３の先端とメサ層２の周縁部（メ
サ層の外周を画定する境界）との位置関係は重要であ
る。即ち、かかる電界効果トランジスタにあっては、図
２に示すように、ゲート電極３（少なくとも実質的なゲ
ート電極であるファインゲート部３Ａ）の先端は、メサ
層２上からメサ層２周縁部を越えて突出し、メサ層２の
外側周縁部に延在する。
界効果トランジスタのゲート電極３の先端近傍を表して
いる。なお、図１と同じ部位には同じ符号を付してい
る。上記のメサ層２を有するタイプの電界効果トランジ
スタでは、ゲート電極３の先端とメサ層２の周縁部（メ
サ層の外周を画定する境界）との位置関係は重要であ
る。即ち、かかる電界効果トランジスタにあっては、図
２に示すように、ゲート電極３（少なくとも実質的なゲ
ート電極であるファインゲート部３Ａ）の先端は、メサ
層２上からメサ層２周縁部を越えて突出し、メサ層２の
外側周縁部に延在する。
【０００５】このようにゲート電極３をメサ層２外側周
縁部に延在するのは、メサ層２とゲート電極の位置合わ
せ誤差から発生する不都合を回避するためである。即
ち、メサ層２の周縁部を画定するパターンとゲート電極
３パターン、特にファインゲート部３Ａのパターンの露
光は別工程で行われるため、メサ層２のパターンとゲー
ト電極３パターンとの間に位置合わせ誤差が発生する。
この誤差によって、ゲート電極３の先端がメサ層２の周
縁部よりも内側に位置してしまうと、ゲート電極３が延
在していない領域のメサ層２ではゲート電極３によるチ
ャネル制御が行われないため、ソースおよびドレイン間
のリークを生じてしまう。
縁部に延在するのは、メサ層２とゲート電極の位置合わ
せ誤差から発生する不都合を回避するためである。即
ち、メサ層２の周縁部を画定するパターンとゲート電極
３パターン、特にファインゲート部３Ａのパターンの露
光は別工程で行われるため、メサ層２のパターンとゲー
ト電極３パターンとの間に位置合わせ誤差が発生する。
この誤差によって、ゲート電極３の先端がメサ層２の周
縁部よりも内側に位置してしまうと、ゲート電極３が延
在していない領域のメサ層２ではゲート電極３によるチ
ャネル制御が行われないため、ソースおよびドレイン間
のリークを生じてしまう。
【０００６】このリークを回避するため、上述したよう
にゲート電極３（ファインゲート部３Ａ）をメサ層２外
側に突出させる。従って、この突出部分の大きさは、メ
サ層２の周縁部を画定するパターンとゲート電極パター
ンとの位置合わせ誤差を加味して定められている。
にゲート電極３（ファインゲート部３Ａ）をメサ層２外
側に突出させる。従って、この突出部分の大きさは、メ
サ層２の周縁部を画定するパターンとゲート電極パター
ンとの位置合わせ誤差を加味して定められている。
【０００７】
【発明が解決しようとする課題】上述した電界効果トラ
ンジスタは、製造歩留りの向上および電気的特性の安定
化に対する要求が高い。本発明は、歩留りおよび特性の
安定した半導体装置の製造方法を提供するものである。
ンジスタは、製造歩留りの向上および電気的特性の安定
化に対する要求が高い。本発明は、歩留りおよび特性の
安定した半導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明の発明者は、上述
した電界効果トランジスタの不良について検討した。そ
の結果、走査型電子顕微鏡（ＳＥＭ）による観測で、ゲ
ート電極の先端がメサ層から剥れる場合があることを見
出した。図３は従来例の問題を説明する断面図であり、
ＳＥＭにより観測されたメサ層周縁部近くで発生するゲ
ート電極の剥離を表している。図３に明らかなように、
ゲート電極を構成するファインゲート部３Ａおよびオー
バーゲート部３Ｂがメサ層２から剥離している。このよ
うにゲート電極が剥れた部分は、ゲート電極が正常に形
成されている部分と比べてゲート電極によるチャネルの
制御性が劣化するため、リークあるいはＩ−Ｖ特性の劣
化等を引き起こし、製造歩留りの低下あるいは特性劣化
の原因になる。
した電界効果トランジスタの不良について検討した。そ
の結果、走査型電子顕微鏡（ＳＥＭ）による観測で、ゲ
ート電極の先端がメサ層から剥れる場合があることを見
出した。図３は従来例の問題を説明する断面図であり、
ＳＥＭにより観測されたメサ層周縁部近くで発生するゲ
ート電極の剥離を表している。図３に明らかなように、
ゲート電極を構成するファインゲート部３Ａおよびオー
バーゲート部３Ｂがメサ層２から剥離している。このよ
うにゲート電極が剥れた部分は、ゲート電極が正常に形
成されている部分と比べてゲート電極によるチャネルの
制御性が劣化するため、リークあるいはＩ−Ｖ特性の劣
化等を引き起こし、製造歩留りの低下あるいは特性劣化
の原因になる。
【０００９】本発明の発明者は、このようなゲート電極
の剥離は、メサ層２の外側で、ゲート電極がメサ層によ
り片持ち支持された状態となることに起因していると推
定している。即ち、ゲート電極は、蒸着等のゲート電極
の製造工程、あるいは他の工程において容易にストレス
を生じるため、このような片持ち梁の状態で支持される
と支持端（メサ層２周縁部）に応力が集中し剥離すると
推定している。なお、剥離に至らなくても、メサ層２の
周縁部にストレスが印加されるため、ゲート電極３が設
計通りに電界を印加することが困難になる。その結果、
電界効果トランジスタの電気特性が変動する。
の剥離は、メサ層２の外側で、ゲート電極がメサ層によ
り片持ち支持された状態となることに起因していると推
定している。即ち、ゲート電極は、蒸着等のゲート電極
の製造工程、あるいは他の工程において容易にストレス
を生じるため、このような片持ち梁の状態で支持される
と支持端（メサ層２周縁部）に応力が集中し剥離すると
推定している。なお、剥離に至らなくても、メサ層２の
周縁部にストレスが印加されるため、ゲート電極３が設
計通りに電界を印加することが困難になる。その結果、
電界効果トランジスタの電気特性が変動する。
【００１０】次に、従来の電界効果トランジスタではゲ
ート電極の先端が片持ち支持となる理由を、ゲート電極
の製造工程に基づき説明する。図４は従来例の製造工程
を表す断面図であり、ゲート電極の製造工程を表してい
る。先ず、図４（ａ）を参照して、あらかじめメサ層２
が形成された基板１上に、ファインゲート部を形成する
ためのファインゲート部形成用レジスト１０（以下、
「レジスト層１０」又は「ファインゲート部形成用レジ
スト１０」という。）を塗布する。なお、オーバーゲー
ト部を形成するためには、これ以外にもレジスト層が必
要であるが、ここでは説明を簡潔にするため省略してい
る。
ート電極の先端が片持ち支持となる理由を、ゲート電極
の製造工程に基づき説明する。図４は従来例の製造工程
を表す断面図であり、ゲート電極の製造工程を表してい
る。先ず、図４（ａ）を参照して、あらかじめメサ層２
が形成された基板１上に、ファインゲート部を形成する
ためのファインゲート部形成用レジスト１０（以下、
「レジスト層１０」又は「ファインゲート部形成用レジ
スト１０」という。）を塗布する。なお、オーバーゲー
ト部を形成するためには、これ以外にもレジスト層が必
要であるが、ここでは説明を簡潔にするため省略してい
る。
【００１１】上記のレジスト層１０は、メサ層２上にお
いてゲート電極形成に必要な厚さ（この場合はファイン
ゲート部の高さ以上の厚さ）になるように形成される。
いっぽう、メサ層２の外側におけるレジスト層１０の表
面は、メサ層２の周縁部から外側に離れるに従って徐々
に低くなる緩いスロープを描いて傾斜している。この傾
斜は、レジスト層１０の塗布時の粘性やキュアの状況な
どによって定まるもので、メサ層２の周縁部で急激に段
差が生じるように形成されることはない。
いてゲート電極形成に必要な厚さ（この場合はファイン
ゲート部の高さ以上の厚さ）になるように形成される。
いっぽう、メサ層２の外側におけるレジスト層１０の表
面は、メサ層２の周縁部から外側に離れるに従って徐々
に低くなる緩いスロープを描いて傾斜している。この傾
斜は、レジスト層１０の塗布時の粘性やキュアの状況な
どによって定まるもので、メサ層２の周縁部で急激に段
差が生じるように形成されることはない。
【００１２】このため、メサ層２の外側周縁部（メサ層
２の外側であってメサ層２の周縁部の近傍をいう。）に
おけるレジスト層１０の厚さは、メサ層２上のレジスト
層１０よりも厚く形成され、厚膜部となるのである。い
っぽう、ゲート電極（ここではファインゲート部）パタ
ーンをレジスト層１０に形成するための露光量は、必要
最小限にしたい要求がある。なぜなら、光学露光，電子
ビーム露光に限らず、露光量を増大すると像が不鮮明に
なり、特にゲート電極のような非常に高度の微細技術が
要求される部分においては、致命的になるためである。
２の外側であってメサ層２の周縁部の近傍をいう。）に
おけるレジスト層１０の厚さは、メサ層２上のレジスト
層１０よりも厚く形成され、厚膜部となるのである。い
っぽう、ゲート電極（ここではファインゲート部）パタ
ーンをレジスト層１０に形成するための露光量は、必要
最小限にしたい要求がある。なぜなら、光学露光，電子
ビーム露光に限らず、露光量を増大すると像が不鮮明に
なり、特にゲート電極のような非常に高度の微細技術が
要求される部分においては、致命的になるためである。
【００１３】しかし、上述したようにメサ層２の外側周
縁部ではレジスト層１０の厚さが厚いため、ゲート電極
パターンを必要最小限の露光量で露光し現像すると、図
４（ｂ）を参照して、露光領域１０Ａの下に未露光領域
１０Ｂが残ってしまう。このレジスト層１０を現像して
露光領域１０Ａを除去した後、レジスト層１０上にゲー
ト電極材料を被着し、リフトオフしてゲート電極を形成
する。このとき、未露光領域１０Ｂ上にゲート電極材料
が被着され、その後のリフトオフによりこの未露光領域
１０Ｂが除去される結果、上述のようにゲート電極が片
持ち支持されてしまうのである。このように、ゲート電
極が片持ち支持となる理由は、未露光領域１０Ｂがゲー
ト電極材料の被着工程まで残存することにある。
縁部ではレジスト層１０の厚さが厚いため、ゲート電極
パターンを必要最小限の露光量で露光し現像すると、図
４（ｂ）を参照して、露光領域１０Ａの下に未露光領域
１０Ｂが残ってしまう。このレジスト層１０を現像して
露光領域１０Ａを除去した後、レジスト層１０上にゲー
ト電極材料を被着し、リフトオフしてゲート電極を形成
する。このとき、未露光領域１０Ｂ上にゲート電極材料
が被着され、その後のリフトオフによりこの未露光領域
１０Ｂが除去される結果、上述のようにゲート電極が片
持ち支持されてしまうのである。このように、ゲート電
極が片持ち支持となる理由は、未露光領域１０Ｂがゲー
ト電極材料の被着工程まで残存することにある。
【００１４】なお、メサ層２から遠く離間した領域であ
れば、レジスト層１０の厚さはメサ層２上における厚さ
同等となるので、ゲート電極のパターンをそこまで延長
すれば、少なくともゲート電極の先端にはこのような未
露光領域は形成されない。従って、ゲート電極は先端と
メサ層上との両側で支持される。しかし、この方法では
ゲート電極の先端をメサ層２から遠い位置にまで延長す
るので、トランジスタの専有面積が拡大してしまい、集
積密度の観点から有利ではない。また、ゲート電極の寄
生容量も増加してしまう。
れば、レジスト層１０の厚さはメサ層２上における厚さ
同等となるので、ゲート電極のパターンをそこまで延長
すれば、少なくともゲート電極の先端にはこのような未
露光領域は形成されない。従って、ゲート電極は先端と
メサ層上との両側で支持される。しかし、この方法では
ゲート電極の先端をメサ層２から遠い位置にまで延長す
るので、トランジスタの専有面積が拡大してしまい、集
積密度の観点から有利ではない。また、ゲート電極の寄
生容量も増加してしまう。
【００１５】以上の知見に基づき考案された本発明は、
上述した問題を防止するために以下の構成を採用したも
のである。本発明の半導体装置の製造方法に係る第一の
構成は、メサ層が形成された半導体基板上に、前記メサ
層上よりも厚い厚膜部を前記メサ層の外側周縁部に有す
るレジスト層を形成する工程と、前記レジスト層に対し
てゲート電極パターンを露光する第１露光工程と、前記
ゲート電極パターンの先端部と重なるように前記厚膜部
に開設され、底面に前記レジスト層の下地表面を露出す
る開口を画定する支持開口パターンを前記レジスト層に
対して露光する第２露光工程と、前記レジスト層の現像
により形成された前記ゲート電極パターンおよび前記支
持開口パターンを有するレジストパターンを用い、ゲー
ト電極材料をリフトオフしてゲート電極を形成する工程
と、を有することを特徴として構成する。
上述した問題を防止するために以下の構成を採用したも
のである。本発明の半導体装置の製造方法に係る第一の
構成は、メサ層が形成された半導体基板上に、前記メサ
層上よりも厚い厚膜部を前記メサ層の外側周縁部に有す
るレジスト層を形成する工程と、前記レジスト層に対し
てゲート電極パターンを露光する第１露光工程と、前記
ゲート電極パターンの先端部と重なるように前記厚膜部
に開設され、底面に前記レジスト層の下地表面を露出す
る開口を画定する支持開口パターンを前記レジスト層に
対して露光する第２露光工程と、前記レジスト層の現像
により形成された前記ゲート電極パターンおよび前記支
持開口パターンを有するレジストパターンを用い、ゲー
ト電極材料をリフトオフしてゲート電極を形成する工程
と、を有することを特徴として構成する。
【００１６】すなわち、本構成では、支持開口パターン
は、ゲート電極パターンの露光工程から独立した第２露
光工程によって露光される。この支持開口パターンは、
メサ層の外側周辺部に形成されるレジスト層の厚膜部
に、下地を露出する開口を開設するために用いられる。
さらに、この開口は、ゲート電極パターンの先端部と重
なる位置に配置される。従って、この開口およびゲート
電極パターンが形成されたレジストパターン上にゲート
電極材料を被着し、リフトオフしてゲート電極を形成す
ると、ゲート電極の先端が開口を通してレジスト層の下
地に接触するので、ゲート電極は先端とメサ層により両
持ち梁状に支持される。従って、ゲート電極の片持ち支
持が回避され、ゲート電極の剥離が抑制される。
は、ゲート電極パターンの露光工程から独立した第２露
光工程によって露光される。この支持開口パターンは、
メサ層の外側周辺部に形成されるレジスト層の厚膜部
に、下地を露出する開口を開設するために用いられる。
さらに、この開口は、ゲート電極パターンの先端部と重
なる位置に配置される。従って、この開口およびゲート
電極パターンが形成されたレジストパターン上にゲート
電極材料を被着し、リフトオフしてゲート電極を形成す
ると、ゲート電極の先端が開口を通してレジスト層の下
地に接触するので、ゲート電極は先端とメサ層により両
持ち梁状に支持される。従って、ゲート電極の片持ち支
持が回避され、ゲート電極の剥離が抑制される。
【００１７】なお、特に説明のない限り、本明細書にお
いて「下地」とは、レジスト層の下に位置する半導体基
板の表面のほか、半導体基板上に形成されたバッファ層
や表面保護絶縁膜など、実際にレジスト層の下地になる
種々の層をいう。本構成では、第２露光工程がゲート電
極パターンの露光と独立してなされるので、支持開口パ
ターンの露光量を多くし、かつゲート電極パターンの露
光量を少なくすることができる。このため、露光量を多
くして支持開口パターンにより形成される深い開口を確
実に形成し、一方で露光量を少なくして精密なゲート電
極パターンを形成することができる。従って、ゲート電
極先端での支持が確実になり製造歩留りが向上しかつゲ
ート電極の剥離に起因する特性のばらつきが抑制される
とともに、ゲート電極が精密に形成されるため特性のば
らつきが小さい。
いて「下地」とは、レジスト層の下に位置する半導体基
板の表面のほか、半導体基板上に形成されたバッファ層
や表面保護絶縁膜など、実際にレジスト層の下地になる
種々の層をいう。本構成では、第２露光工程がゲート電
極パターンの露光と独立してなされるので、支持開口パ
ターンの露光量を多くし、かつゲート電極パターンの露
光量を少なくすることができる。このため、露光量を多
くして支持開口パターンにより形成される深い開口を確
実に形成し、一方で露光量を少なくして精密なゲート電
極パターンを形成することができる。従って、ゲート電
極先端での支持が確実になり製造歩留りが向上しかつゲ
ート電極の剥離に起因する特性のばらつきが抑制される
とともに、ゲート電極が精密に形成されるため特性のば
らつきが小さい。
【００１８】なお、ゲート電極の先端を支持するため
に、ゲート電極先端を支持する部分をゲート電極の形成
に先立ち形成することが考えられる。この場合、支持開
口パターンが形成されたレジストパターンを用いて、リ
フトオフ等によりゲート電極先端の支持部分を形成す
る。その後、再び塗布したレジスト層にゲート電極パタ
ーンを露光し、現像してリフトオフによりゲート電極を
形成する。
に、ゲート電極先端を支持する部分をゲート電極の形成
に先立ち形成することが考えられる。この場合、支持開
口パターンが形成されたレジストパターンを用いて、リ
フトオフ等によりゲート電極先端の支持部分を形成す
る。その後、再び塗布したレジスト層にゲート電極パタ
ーンを露光し、現像してリフトオフによりゲート電極を
形成する。
【００１９】しかし、この方法は、ゲート電極の形成の
ために露光・現像工程及びリフトオフ工程を２回繰り返
す必要がある。このため製造工程が長くかつ複雑にな
る。さらに、この２回の露光では、それぞれ各別にメサ
層のパターンと位置合わせするため、位置合わせ誤差が
大きい。また、ゲート電極先端の支持部分をリフトオフ
で形成するためには断面が庇形状の開口を有するレジス
トパターンを形成することが好ましいが、レジストの厚
さ分布が大きなメサ層の外側周縁部の厚膜部に庇形状の
レジストパターンを形成することは難しい。このため、
位置合わせ誤差をも考慮すると、メサ層周縁部から離れ
た位置に支持部分を形成しなければならない。これで
は、電界効果トランジスタの面積が増加してしまう。
ために露光・現像工程及びリフトオフ工程を２回繰り返
す必要がある。このため製造工程が長くかつ複雑にな
る。さらに、この２回の露光では、それぞれ各別にメサ
層のパターンと位置合わせするため、位置合わせ誤差が
大きい。また、ゲート電極先端の支持部分をリフトオフ
で形成するためには断面が庇形状の開口を有するレジス
トパターンを形成することが好ましいが、レジストの厚
さ分布が大きなメサ層の外側周縁部の厚膜部に庇形状の
レジストパターンを形成することは難しい。このため、
位置合わせ誤差をも考慮すると、メサ層周縁部から離れ
た位置に支持部分を形成しなければならない。これで
は、電界効果トランジスタの面積が増加してしまう。
【００２０】本構成では、支持開口パターンとゲート電
極パターンとが形成されたレジストパターンを用いて、
ゲート電極先端部の支持部分（支持開口パターンにより
画定される開口を含む部分）とゲート電極とを一体に形
成する。この構成では、２回の露光、１回又は２回の現
像、及び１回のリフトオフ工程によりゲート電極と支持
部分が形成される。このため、製造工程が簡易である。
また、２回の露光は、一度位置合わせをした後そのまま
の位置で露光することもできるので、この場合の位置合
わせ誤差は１回の位置合わせ分に抑えられる。さらに、
ゲート電極先端部の支持部分は、開口（支持開口パター
ンにより画定される開口）に埋め込まれたゲート電極材
料から構成されるため、開口を庇形状に形成する必要が
ない。このため、開口を大きなレジスト膜厚分布を有す
るメサ層の外側周縁部にも形成することができるので、
ゲート電極先端の支持部分をメサ層に近い位置に容易に
形成することができる。従って、電界効果トランジスタ
の面積を小さくすることができる。なお、２回の露光
は、その途中に位置合わせ等の他の工程を介在させず連
続してもよい。これにより、露光時間、例えば電子ビー
ム露光の描画時間を最小に抑えることができる。
極パターンとが形成されたレジストパターンを用いて、
ゲート電極先端部の支持部分（支持開口パターンにより
画定される開口を含む部分）とゲート電極とを一体に形
成する。この構成では、２回の露光、１回又は２回の現
像、及び１回のリフトオフ工程によりゲート電極と支持
部分が形成される。このため、製造工程が簡易である。
また、２回の露光は、一度位置合わせをした後そのまま
の位置で露光することもできるので、この場合の位置合
わせ誤差は１回の位置合わせ分に抑えられる。さらに、
ゲート電極先端部の支持部分は、開口（支持開口パター
ンにより画定される開口）に埋め込まれたゲート電極材
料から構成されるため、開口を庇形状に形成する必要が
ない。このため、開口を大きなレジスト膜厚分布を有す
るメサ層の外側周縁部にも形成することができるので、
ゲート電極先端の支持部分をメサ層に近い位置に容易に
形成することができる。従って、電界効果トランジスタ
の面積を小さくすることができる。なお、２回の露光
は、その途中に位置合わせ等の他の工程を介在させず連
続してもよい。これにより、露光時間、例えば電子ビー
ム露光の描画時間を最小に抑えることができる。
【００２１】さらに、本構成では、ゲート電極とゲート
電極先端の支持部分とを一体に形成するから、これらを
別個に形成する場合に問題となる密着強度の問題が回避
される。即ち、ゲート電極先端の支持部分を先に形成す
る場合は、後に形成されるゲート電極との密着性を強化
するため、支持部分の上面あるいはゲート電極の下面に
密着層を必要とする。従って、この密着層を支持部分上
面に形成する堆積工程が必要になる。また、ゲート電極
下面に設ける場合は、密着層がゲート電極の特性、例え
ばショットキー特性を損なわない材料を選択する必要が
ある。本構成によれば、かかる問題に対する配慮は不要
であり、設計及び製造が容易になる。
電極先端の支持部分とを一体に形成するから、これらを
別個に形成する場合に問題となる密着強度の問題が回避
される。即ち、ゲート電極先端の支持部分を先に形成す
る場合は、後に形成されるゲート電極との密着性を強化
するため、支持部分の上面あるいはゲート電極の下面に
密着層を必要とする。従って、この密着層を支持部分上
面に形成する堆積工程が必要になる。また、ゲート電極
下面に設ける場合は、密着層がゲート電極の特性、例え
ばショットキー特性を損なわない材料を選択する必要が
ある。本構成によれば、かかる問題に対する配慮は不要
であり、設計及び製造が容易になる。
【００２２】本発明の第二の構成は、前記第２露光工程
は、前記第１露光工程に先立ってなされることを特徴と
する第一の構成の半導体装置の製造方法として構成す
る。すなわち、支持開口パターンはゲート電極パターン
よりも先に露光されていても第一の構成と同様の効果は
発揮できるのである。本発明の第三の構成は、前記第１
露光工程および前記第２露光工程によって露光された前
記ゲート電極パターンと前記支持開口パターンは、同時
に現像されることで、前記レジストパターンを形成する
ことを特徴とする第一または第二の構成の半導体装置の
製造方法として構成する。
は、前記第１露光工程に先立ってなされることを特徴と
する第一の構成の半導体装置の製造方法として構成す
る。すなわち、支持開口パターンはゲート電極パターン
よりも先に露光されていても第一の構成と同様の効果は
発揮できるのである。本発明の第三の構成は、前記第１
露光工程および前記第２露光工程によって露光された前
記ゲート電極パターンと前記支持開口パターンは、同時
に現像されることで、前記レジストパターンを形成する
ことを特徴とする第一または第二の構成の半導体装置の
製造方法として構成する。
【００２３】本構成によれば、ゲート電極パターンと支
持開口パターンを画定する２回の露光工程を必要とする
が、その現像は、１回の現像工程により同時になされ
る。従って、各別に現像するよりも現像工程が短縮され
る。さらに、現像前に２回の露光が行われるから、この
２回目の露光の位置合わせ工程を省き、誤差の累積の回
避と工程短縮とを図ることもできる。
持開口パターンを画定する２回の露光工程を必要とする
が、その現像は、１回の現像工程により同時になされ
る。従って、各別に現像するよりも現像工程が短縮され
る。さらに、現像前に２回の露光が行われるから、この
２回目の露光の位置合わせ工程を省き、誤差の累積の回
避と工程短縮とを図ることもできる。
【００２４】本発明の第四の構成は、前記第１露光工程
および前記第２露光工程によって露光された前記ゲート
電極パターンと前記支持開口パターンは、個別に現像さ
れることで、前記レジストパターンを形成することを特
徴とする第一または第二の構成の半導体装置の製造方法
としてを構成する。本構成によれば、レジスト層の厚い
領域に形成される支持開口パターンと薄い領域に形成さ
れるゲート電極パターンとを、それぞれ適切な現像量で
制御することができるから、支持開口パターンにより画
定される開口を確実に下地表面まで貫通させ、他方、ゲ
ート電極パターンを精密に形成することができる。
および前記第２露光工程によって露光された前記ゲート
電極パターンと前記支持開口パターンは、個別に現像さ
れることで、前記レジストパターンを形成することを特
徴とする第一または第二の構成の半導体装置の製造方法
としてを構成する。本構成によれば、レジスト層の厚い
領域に形成される支持開口パターンと薄い領域に形成さ
れるゲート電極パターンとを、それぞれ適切な現像量で
制御することができるから、支持開口パターンにより画
定される開口を確実に下地表面まで貫通させ、他方、ゲ
ート電極パターンを精密に形成することができる。
【００２５】本発明の第五の構成は、前記第２露光工程
は、前記第１露光工程によって露光された前記ゲート電
極パターンを現像した後に実施されることを特徴とする
第一の構成の半導体装置の製造方法として構成する。本
構成では、現像によりゲート電極パターンが形成され薄
くなったレジスト層に支持開口パターンが露光されるの
で、支持開口パターンを精密に形成することができる。
は、前記第１露光工程によって露光された前記ゲート電
極パターンを現像した後に実施されることを特徴とする
第一の構成の半導体装置の製造方法として構成する。本
構成では、現像によりゲート電極パターンが形成され薄
くなったレジスト層に支持開口パターンが露光されるの
で、支持開口パターンを精密に形成することができる。
【００２６】本発明の第六の構成は、前記第１露光工程
は、前記第２露光工程によって露光された前記支持開口
パターンを現像した後に実施されることを特徴とする第
二の構成の半導体装置の製造方法として構成される。本
発明の第七の構成は、前記支持開口パターンのうち、す
くなくとも前記レジスト層の下地を露出する領域は、前
記ゲート電極のゲート長方向の長さよりも小さい幅で形
成されることを特徴とする第一の構成の半導体装置の製
造方法として構成する。
は、前記第２露光工程によって露光された前記支持開口
パターンを現像した後に実施されることを特徴とする第
二の構成の半導体装置の製造方法として構成される。本
発明の第七の構成は、前記支持開口パターンのうち、す
くなくとも前記レジスト層の下地を露出する領域は、前
記ゲート電極のゲート長方向の長さよりも小さい幅で形
成されることを特徴とする第一の構成の半導体装置の製
造方法として構成する。
【００２７】この構成では、ゲート電極の範囲内に支持
開口（支持開口パターンにより画定されるレジスト層下
地表面を表出する開口。以下同じ。）が制限される。こ
のため、本来デバイス領域ではないメサ層の外側に支持
開口がはみ出し、電界効果トランジスタの面積を増加す
ることを回避することができる。本発明の第八の構成
は、前記支持開口パターンのうち、すくなくとも前記レ
ジスト層の下地を露出する領域は、前記ゲート電極のゲ
ート長方向の長さよりも大きい幅で形成されることを特
徴とする第一の構成の半導体装置の製造方法として構成
する。
開口（支持開口パターンにより画定されるレジスト層下
地表面を表出する開口。以下同じ。）が制限される。こ
のため、本来デバイス領域ではないメサ層の外側に支持
開口がはみ出し、電界効果トランジスタの面積を増加す
ることを回避することができる。本発明の第八の構成
は、前記支持開口パターンのうち、すくなくとも前記レ
ジスト層の下地を露出する領域は、前記ゲート電極のゲ
ート長方向の長さよりも大きい幅で形成されることを特
徴とする第一の構成の半導体装置の製造方法として構成
する。
【００２８】この構成では、ゲート電極の先端をゲート
長方向の長さより幅広の領域をもってレジスト層の下地
に接触させることができる。従って、支持開口の面積が
大きく、ゲート電極先端が確実に支持される。他方、支
持開口はゲートの延在方向には突出しないので、電界効
果トランジスタの面積は実質的には増加しない。本発明
の第九の構成は、前記ゲート電極は、ファインゲート部
と、ファインゲート部上に設けられ、当該ファインゲー
ト部よりも幅広であるオーバーゲート部を有することを
特徴とする第一の構成の半導体装置の製造方法として構
成する。
長方向の長さより幅広の領域をもってレジスト層の下地
に接触させることができる。従って、支持開口の面積が
大きく、ゲート電極先端が確実に支持される。他方、支
持開口はゲートの延在方向には突出しないので、電界効
果トランジスタの面積は実質的には増加しない。本発明
の第九の構成は、前記ゲート電極は、ファインゲート部
と、ファインゲート部上に設けられ、当該ファインゲー
ト部よりも幅広であるオーバーゲート部を有することを
特徴とする第一の構成の半導体装置の製造方法として構
成する。
【００２９】本発明の第十の構成は、前記ゲート電極パ
ターンおよび前記支持開口パターンは、前記ファインゲ
ート部に対応したパターンであることを特徴とする第九
の構成の半導体装置の製造方法として構成する。本発明
の第十一の構成は、前記オーバーゲート部は、前記レジ
スト層上に設けられた上層レジスト層によってパターン
ニングされることを特徴とする第九の構成の半導体装置
の製造方法として構成する。
ターンおよび前記支持開口パターンは、前記ファインゲ
ート部に対応したパターンであることを特徴とする第九
の構成の半導体装置の製造方法として構成する。本発明
の第十一の構成は、前記オーバーゲート部は、前記レジ
スト層上に設けられた上層レジスト層によってパターン
ニングされることを特徴とする第九の構成の半導体装置
の製造方法として構成する。
【００３０】本発明の第十二の構成は、前記上層レジス
ト層は、庇形状をもつ断面構造であることを特徴とする
第十一の構成の半導体装置の製造方法として構成する。
本発明の第十三の構成は、前記上層レジスト層は、庇形
状の側壁をなす第１上層レジスト層と庇形状の突出部を
なす第２上層レジスト層とを備えることを特徴とする第
十二の構成の半導体装置の製造方法として構成する。
ト層は、庇形状をもつ断面構造であることを特徴とする
第十一の構成の半導体装置の製造方法として構成する。
本発明の第十三の構成は、前記上層レジスト層は、庇形
状の側壁をなす第１上層レジスト層と庇形状の突出部を
なす第２上層レジスト層とを備えることを特徴とする第
十二の構成の半導体装置の製造方法として構成する。
【００３１】
【発明の実施の形態】以下、本発明を実施形態例を参照
して説明する。 第１の実施形態：図５〜図１１は本発明の第１の実施形
態例製造工程を表す断面図であり、電界効果トランジス
タのゲート電極の周辺領域を表している。図５〜図１１
の（ａ）はゲート長方向の断面を、（ｂ）はゲート電極
の先端部における、ゲート長方向とは直角方向の断面を
表している。図１２は、第１の実施形態例平面図であ
り、ゲート電極先端の形状を表している。
して説明する。 第１の実施形態：図５〜図１１は本発明の第１の実施形
態例製造工程を表す断面図であり、電界効果トランジス
タのゲート電極の周辺領域を表している。図５〜図１１
の（ａ）はゲート長方向の断面を、（ｂ）はゲート電極
の先端部における、ゲート長方向とは直角方向の断面を
表している。図１２は、第１の実施形態例平面図であ
り、ゲート電極先端の形状を表している。
【００３２】第１の実施形態例は、図１を参照して、基
板１上に形成されたメサ層２上に、ファインゲート部３
Ａ並びにオーバーゲート部３Ｂを積層したゲート電極
３、ソース電極及びドレイン電極５を有する電界効果ト
ランジスタの製造に関する。なお、本実施形態例では、
メサ層２上の構造は従来例と同じなので、簡便にするた
め図１を参照して説明した。
板１上に形成されたメサ層２上に、ファインゲート部３
Ａ並びにオーバーゲート部３Ｂを積層したゲート電極
３、ソース電極及びドレイン電極５を有する電界効果ト
ランジスタの製造に関する。なお、本実施形態例では、
メサ層２上の構造は従来例と同じなので、簡便にするた
め図１を参照して説明した。
【００３３】図５を参照して、まず、あらかじめメサ層
２が形成された半導体基板１上に第１レジスト層１０、
第２レジスト層１１、第３レジスト層１２を公知のスピ
ンコート法などによって形成する。各レジスト層の詳細
は以下の通りである。 第１レジスト層１０： 材料：ポリメチルメタアクリレート（PMMA）系電子ビー
ム露光用レジストとして、たとえば、日本ゼオン社製Ｚ
ＥＰ2000（商品名） 厚み：３００ｎｍ キュア温度／時間： １８５℃／１０分 第２レジスト層１１： 材料： アルカリ可溶性レジストたとえば、 MCC 社製
PMGI（商品名） 厚み：５００ｎｍ キュア温度／時間： １８５℃／５分 第３レジスト層１２： 材料： ポリスチレン 系電子ビーム露光用レジストた
とえば、 日本ゼオン 社製ＺＥＰ５２０−Ａ７（商品
名） 厚み：３００ｎｍ キュア温度／時間： １８５℃／５分 以上のようにして形成された各レジスト層１０，１１，
１２には、メサ層２の外側周縁部において、その厚みが
大きい厚膜部が形成される。
２が形成された半導体基板１上に第１レジスト層１０、
第２レジスト層１１、第３レジスト層１２を公知のスピ
ンコート法などによって形成する。各レジスト層の詳細
は以下の通りである。 第１レジスト層１０： 材料：ポリメチルメタアクリレート（PMMA）系電子ビー
ム露光用レジストとして、たとえば、日本ゼオン社製Ｚ
ＥＰ2000（商品名） 厚み：３００ｎｍ キュア温度／時間： １８５℃／１０分 第２レジスト層１１： 材料： アルカリ可溶性レジストたとえば、 MCC 社製
PMGI（商品名） 厚み：５００ｎｍ キュア温度／時間： １８５℃／５分 第３レジスト層１２： 材料： ポリスチレン 系電子ビーム露光用レジストた
とえば、 日本ゼオン 社製ＺＥＰ５２０−Ａ７（商品
名） 厚み：３００ｎｍ キュア温度／時間： １８５℃／５分 以上のようにして形成された各レジスト層１０，１１，
１２には、メサ層２の外側周縁部において、その厚みが
大きい厚膜部が形成される。
【００３４】つぎに、第３レジスト層１２に対し、電子
ビーム露光法を使用してオーバーゲート部３Ｂ（図１中
の３Ｂを参照）を画定するパターンを露光し、その後、
現像処理（さらにはリンス処理など）することにより、
第３レジスト層１２をオーバーゲート部３Ｂを画定する
パターンが形成されたレジストパターンとする。このオ
ーバーゲート部の先端は、図５（ｂ）に示すように、メ
サ層２よりも外側の領域に突出して形成される。
ビーム露光法を使用してオーバーゲート部３Ｂ（図１中
の３Ｂを参照）を画定するパターンを露光し、その後、
現像処理（さらにはリンス処理など）することにより、
第３レジスト層１２をオーバーゲート部３Ｂを画定する
パターンが形成されたレジストパターンとする。このオ
ーバーゲート部の先端は、図５（ｂ）に示すように、メ
サ層２よりも外側の領域に突出して形成される。
【００３５】次いで、図６を参照して、図５に示す工程
によって露出した第２レジスト層１１を第３レジスト層
１２のオーバーゲート部のパターンを利用してエッチン
グする。このエッチングは、第１レジスト層および第３
レジスト層とに対するエッチング選択性を持つエッチン
グによりなされ、横方向にサイドエッチングが生じるま
で行われる。
によって露出した第２レジスト層１１を第３レジスト層
１２のオーバーゲート部のパターンを利用してエッチン
グする。このエッチングは、第１レジスト層および第３
レジスト層とに対するエッチング選択性を持つエッチン
グによりなされ、横方向にサイドエッチングが生じるま
で行われる。
【００３６】このエッチング条件は以下の通りである。
エッチング液：水酸化テトラメチルアンモニウム(TMAH)
水溶液 エッチング時間：３０秒 次いで、図７を参照して、図６に示す工程によって露出
した第１レジスト層１０に対して、電子ビーム露光法を
使用してファインゲートパターン３０を露光する。
水溶液 エッチング時間：３０秒 次いで、図７を参照して、図６に示す工程によって露出
した第１レジスト層１０に対して、電子ビーム露光法を
使用してファインゲートパターン３０を露光する。
【００３７】この露光は、メサ層２上の第１レジスト層
１０の厚みが露光できる必要最小限（ただし、第１レジ
スト層１０の膜厚分布などを加味した程度は折り込み済
み）の露光量で実施される。一例としては、以下の条件
が挙げられる。 ドーズ量／加速電圧 ２００μＣ／５０ｋｅＶ したがって、図７（ｂ）を参照して、第１レジスト層１
０のメサ層２の外側周縁部には、ファインゲートパター
ン３０が露光された領域の直下に未露光領域（露光量が
現像に十分でない領域）が生じる。
１０の厚みが露光できる必要最小限（ただし、第１レジ
スト層１０の膜厚分布などを加味した程度は折り込み済
み）の露光量で実施される。一例としては、以下の条件
が挙げられる。 ドーズ量／加速電圧 ２００μＣ／５０ｋｅＶ したがって、図７（ｂ）を参照して、第１レジスト層１
０のメサ層２の外側周縁部には、ファインゲートパター
ン３０が露光された領域の直下に未露光領域（露光量が
現像に十分でない領域）が生じる。
【００３８】ついで、図８を参照して、メサ層２の外側
周縁部に位置する第１レジスト層１０の厚膜部に対し、
第１レジスト層１０の下地を露出するための支持開口パ
ターン４０を露光する。この露光は、図７（ｂ）を参照
して、ファインゲートパターン３０が露光された領域の
直下に生じた未露光領域に対して、第１レジスト層１０
の下面まで十分な露光がなされる露光量で実施される。
周縁部に位置する第１レジスト層１０の厚膜部に対し、
第１レジスト層１０の下地を露出するための支持開口パ
ターン４０を露光する。この露光は、図７（ｂ）を参照
して、ファインゲートパターン３０が露光された領域の
直下に生じた未露光領域に対して、第１レジスト層１０
の下面まで十分な露光がなされる露光量で実施される。
【００３９】一例としては、以下の条件が挙げられる。
ドーズ量／加速電圧 １００μＣ／５０ｋｅＶ
次いで、図９を参照して、図７および図８に示す工程に
よって露光された第１レジスト層１０に対して現像処理
（さらにはリンス処理など）することにより、ファイン
ゲート部のパターンおよび、支持開口のパターンを形成
する。
よって露光された第１レジスト層１０に対して現像処理
（さらにはリンス処理など）することにより、ファイン
ゲート部のパターンおよび、支持開口のパターンを形成
する。
【００４０】次いで、図１０を参照して、以上の工程に
よって形成されたレジストパターン上を含む基板上に、
ゲート電極材料を被着する。本実施形態例のゲート電極
は、Ｔｉ層／Ｐｔ層／Ａｕ層の三層構造をもっている。
各層の詳細は以下の通りである。 Ｔｉ層３−１： 厚さ： １０ｎｍ 成膜方法：蒸着法 Ｐｔ層３−２： 厚み： ５０ｎｍ 成膜方法：蒸着法 Ａｕ層３−３： 厚み： ４００ｎｍ 成膜方法：蒸着法 次いで、図１１を参照して、第１乃至第３レジスト層を
除去することにより、第３レジスト層の表面に被着した
電極材料を除去してゲート電極３を完成する。
よって形成されたレジストパターン上を含む基板上に、
ゲート電極材料を被着する。本実施形態例のゲート電極
は、Ｔｉ層／Ｐｔ層／Ａｕ層の三層構造をもっている。
各層の詳細は以下の通りである。 Ｔｉ層３−１： 厚さ： １０ｎｍ 成膜方法：蒸着法 Ｐｔ層３−２： 厚み： ５０ｎｍ 成膜方法：蒸着法 Ａｕ層３−３： 厚み： ４００ｎｍ 成膜方法：蒸着法 次いで、図１１を参照して、第１乃至第３レジスト層を
除去することにより、第３レジスト層の表面に被着した
電極材料を除去してゲート電極３を完成する。
【００４１】この第１乃至第３レジスト層の除去条件は
以下の通りである。 エッチャント： 芳香族系化合物およびアミン系化合物
の混合液 剥離時間： １０分 以上の工程を経てゲート電極３が完成する。図１２を参
照して、この図からも明らかなように、完成したゲート
電極３には、支持開口パターン４０により画定された支
持ゲート部３Ｃ（既述のゲート電極先端の支持部分に相
当する。）が形成されている。
以下の通りである。 エッチャント： 芳香族系化合物およびアミン系化合物
の混合液 剥離時間： １０分 以上の工程を経てゲート電極３が完成する。図１２を参
照して、この図からも明らかなように、完成したゲート
電極３には、支持開口パターン４０により画定された支
持ゲート部３Ｃ（既述のゲート電極先端の支持部分に相
当する。）が形成されている。
【００４２】本実施形態例によれば、支持ゲート部３Ｃ
が形成されることによって、ゲート電極３の先端が支持
ゲート部３Ｃにより支持されるので、ゲート電極３がメ
サ層２に片持ち支持された状態でなくなるため、ゲート
電極３にかかるストレスが低減され、ゲート電極３の剥
れなどが防止される。また、本実施形態例のゲート支持
部３Ｃはメサ層２から離間して設けられているため、メ
サ層２の側面に動作層が露出していてもゲート支持部３
Ｃによる短絡を防止することができる。
が形成されることによって、ゲート電極３の先端が支持
ゲート部３Ｃにより支持されるので、ゲート電極３がメ
サ層２に片持ち支持された状態でなくなるため、ゲート
電極３にかかるストレスが低減され、ゲート電極３の剥
れなどが防止される。また、本実施形態例のゲート支持
部３Ｃはメサ層２から離間して設けられているため、メ
サ層２の側面に動作層が露出していてもゲート支持部３
Ｃによる短絡を防止することができる。
【００４３】第２の実施形態例：つぎに、本発明の第２
の実施形態について説明する。図１３は本発明の第２の
実施形態例平面図であり、ゲート電極先端の構造を表し
ている。図１３を参照して、本実施形態例では、図１２
を参照して説明した支持ゲート０部３Ｃの平面形状をフ
ァインゲート部３Ａよりもゲート長方向に拡大してい
る。
の実施形態について説明する。図１３は本発明の第２の
実施形態例平面図であり、ゲート電極先端の構造を表し
ている。図１３を参照して、本実施形態例では、図１２
を参照して説明した支持ゲート０部３Ｃの平面形状をフ
ァインゲート部３Ａよりもゲート長方向に拡大してい
る。
【００４４】この構成により、支持ゲート部３Ｃと下地
である半導体基板１との接触面積が拡大され、さらに強
固にゲート電極３の先端を支持することができる。 第３の実施形態例：つぎに、本発明の第３の実施形態に
ついて説明する。図１３は本発明の第２の実施形態例平
面図であり、ゲート電極先端の構造を表している。
である半導体基板１との接触面積が拡大され、さらに強
固にゲート電極３の先端を支持することができる。 第３の実施形態例：つぎに、本発明の第３の実施形態に
ついて説明する。図１３は本発明の第２の実施形態例平
面図であり、ゲート電極先端の構造を表している。
【００４５】図１３を参照して説明した第２の実施形態
例の支持ゲート部３Ｃの幅は、オーバーゲート３Ｂの幅
よりも広く形成することができない。これは、支持ゲー
ト部３Ｃは、リフトオフにより形成されるためオーバー
ゲート３Ｂを画定する第３のレジスト層の開口を超えて
形成することはできないからである。本実施形態例で
は、オーバーゲート部３Ｂの一部を拡幅することで、支
持ゲート部３Ｃの幅を広くしさらに大面積にするもので
ある。
例の支持ゲート部３Ｃの幅は、オーバーゲート３Ｂの幅
よりも広く形成することができない。これは、支持ゲー
ト部３Ｃは、リフトオフにより形成されるためオーバー
ゲート３Ｂを画定する第３のレジスト層の開口を超えて
形成することはできないからである。本実施形態例で
は、オーバーゲート部３Ｂの一部を拡幅することで、支
持ゲート部３Ｃの幅を広くしさらに大面積にするもので
ある。
【００４６】なお、本実施形態例では、支持ゲート部３
Ｃの平面形状が、ゲート長方向に長手方向をもつ形状と
なっているが、これによって、ゲート長方向とは直角な
方向、すなわち、ゲート電極の長手方向への専有面積の
拡大を防止している。このため、本来はデバイス領域で
はないメサ層２の外側に進出する面積を最低限とするこ
とができる。
Ｃの平面形状が、ゲート長方向に長手方向をもつ形状と
なっているが、これによって、ゲート長方向とは直角な
方向、すなわち、ゲート電極の長手方向への専有面積の
拡大を防止している。このため、本来はデバイス領域で
はないメサ層２の外側に進出する面積を最低限とするこ
とができる。
【００４７】以上説明した各実施形態例では、オーバー
ゲート部を持つゲート電極を示したが、単にファインゲ
ート部に相当するゲート電極だけを有する半導体装置に
対して本発明を採用することが可能であることは、言う
までもない。また、採用される半導体については、Ｉｎ
ＰやＧａＡｓ、ＧａＮあるいはＳｉであってもよく、ま
た、ＨＥＭＴ構造あるいはバルクチャネル構造のいずれ
を採用することも可能である。
ゲート部を持つゲート電極を示したが、単にファインゲ
ート部に相当するゲート電極だけを有する半導体装置に
対して本発明を採用することが可能であることは、言う
までもない。また、採用される半導体については、Ｉｎ
ＰやＧａＡｓ、ＧａＮあるいはＳｉであってもよく、ま
た、ＨＥＭＴ構造あるいはバルクチャネル構造のいずれ
を採用することも可能である。
【００４８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の先端にかかるストレスが低減されるため、安
定したトランジスタ特性を得ることができ、また製造歩
留りも向上する。
ート電極の先端にかかるストレスが低減されるため、安
定したトランジスタ特性を得ることができ、また製造歩
留りも向上する。
【図１】従来例断面図
【図２】従来例平面図
【図３】従来例の問題を説明する断面図
【図４】従来例の製造工程を表す断面図
【図５】本発明の第１の実施形態例製造工程を表す断面
図（その１）
図（その１）
【図６】本発明の第１の実施形態例製造工程を表す断面
図（その２）
図（その２）
【図７】本発明の第１の実施形態例製造工程を表す断面
図（その３）
図（その３）
【図８】本発明の第１の実施形態例製造工程を表す断面
図（その４）
図（その４）
【図９】本発明の第１の実施形態例製造工程を表す断面
図（その５）
図（その５）
【図１０】本発明の第１の実施形態例製造工程を表す断
面図（その６）
面図（その６）
【図１１】本発明の第１の実施形態例製造工程を表す断
面図（その７）
面図（その７）
【図１２】本発明の第１の実施形態例平面図
【図１３】本発明の第２の実施形態例平面図
【図１４】本発明の第３の実施形態例平面図
１は基板
２はメサ層
３はゲート電極
３Ａはファインゲート部
３Ｂはオーバーゲート部
３Ｃは支持ゲート部（支持部分）
３−１はＴｉ層
３−２はＰｔ層
３−３はＡｕ層
４はソース電極
５はドレイン電極
１０はファインゲート部形成用レジスト（第１レジスト
層） １０Ａは露光領域 １０Ｂは未露光領域 １１は第２レジスト層（第１上層レジスト層） １２は第３レジスト層（第２上層レジスト層） ３０はファインゲートパターン ４０は支持開口パターン
層） １０Ａは露光領域 １０Ｂは未露光領域 １１は第２レジスト層（第１上層レジスト層） １２は第３レジスト層（第２上層レジスト層） ３０はファインゲートパターン ４０は支持開口パターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 牧山 剛三
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 大桐 克美
山梨県中巨摩郡昭和町大字紙漉阿原1000番
地 富士通カンタムデバイス株式会社内
Ｆターム(参考） 5F046 AA11 AA20
5F102 FA00 GJ03 GK04 GK05 GQ01
GS02 GS03 GS04 GT01 GT03
HC11 HC19 HC29
Claims (13)
- 【請求項１】 メサ層が形成された半導体基板上に、前
記メサ層上よりも厚い厚膜部を前記メサ層の外側周縁部
に有するレジスト層を形成する工程と、 前記レジスト層に対してゲート電極パターンを露光する
第１露光工程と、 前記ゲート電極パターンの先端部と重なるように前記厚
膜部に開設され、底面に前記レジスト層の下地表面を露
出する開口を画定する支持開口パターンを前記レジスト
層に対して露光する第２露光工程と、 前記レジスト層を現像して形成された前記ゲート電極パ
ターンおよび前記支持開口パターンを有するレジストパ
ターンを用い、ゲート電極材料をリフトオフしてゲート
電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２露光工程は、前記第１露光工程
に先立ってなされることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記第１露光工程および前記第２露光工
程によって露光された前記ゲート電極パターンおよび前
記支持開口パターンは、同時に現像されることで、前記
レジストパターンを形成することを特徴とする請求項１
または２記載の半導体装置の製造方法。 - 【請求項４】 前記第１露光工程および前記第２露光工
程によって露光された前記ゲート電極パターンおよび前
記支持開口パターンは、個別に現像されることで前記レ
ジストパターンを形成することを特徴とする請求項１ま
たは２記載の半導体装置の製造方法。 - 【請求項５】 前記第２露光工程は、前記第１露光工程
によって露光された前記ゲート電極パターンを現像した
後に実施されることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項６】 前記第１露光工程は、前記第２露光工程
によって露光された前記支持開口パターンを現像した後
に実施されることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項７】 前記支持開口パターンのうち、すくなく
とも前記レジスト層の下地を露出する領域は、前記ゲー
ト電極のゲート長方向の長さよりも小さい幅で形成され
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項８】 前記支持開口パターンのうち、すくなく
とも前記レジスト層の下地を露出する領域は、前記ゲー
ト電極のゲート長方向の長さよりも大きい幅で形成され
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項９】 前記ゲート電極は、ファインゲート部
と、前記ファインゲート部上に設けられ、前記ファイン
ゲート部よりも幅広のオーバーゲート部とを有すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項１０】 前記ゲート電極パターンおよび前記支
持開口パターンは、前記ファインゲート部に対応したパ
ターンであることを特徴とする請求項９記載の半導体装
置の製造方法。 - 【請求項１１】 前記オーバーゲート部は、前記レジス
ト層上に設けられた上層レジスト層によってパターニン
グされることを特徴とする請求項９記載の半導体装置の
製造方法。 - 【請求項１２】 前記上層レジスト層は、庇形状をもつ
断面構造を有することを特徴とする請求項１１記載の半
導体装置の製造方法。 - 【請求項１３】 前記上層レジスト層は、庇形状の側壁
をなす第１上層レジスト層と、庇形状の突出部をなす第
２上層レジスト層とを備えることを特徴とする請求項１
２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333457A JP3682920B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
| US10/114,452 US6509252B1 (en) | 2001-10-30 | 2002-04-03 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333457A JP3682920B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142499A true JP2003142499A (ja) | 2003-05-16 |
| JP3682920B2 JP3682920B2 (ja) | 2005-08-17 |
Family
ID=19148712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001333457A Expired - Lifetime JP3682920B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6509252B1 (ja) |
| JP (1) | JP3682920B2 (ja) |
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|---|---|---|---|---|
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| JPH0669227A (ja) * | 1992-05-29 | 1994-03-11 | Texas Instr Inc <Ti> | 化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| US5550065A (en) * | 1994-11-25 | 1996-08-27 | Motorola | Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact |
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| JP3534624B2 (ja) * | 1998-05-01 | 2004-06-07 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP2000150652A (ja) * | 1998-09-03 | 2000-05-30 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6291282B1 (en) * | 1999-02-26 | 2001-09-18 | Texas Instruments Incorporated | Method of forming dual metal gate structures or CMOS devices |
| JP3351383B2 (ja) * | 1999-04-21 | 2002-11-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001032064A (ja) * | 1999-07-23 | 2001-02-06 | Nippon Sheet Glass Co Ltd | ディスプレイ用基板の製造方法、及び該製造方法により製造されたディスプレイ用基板 |
| US6329256B1 (en) * | 1999-09-24 | 2001-12-11 | Advanced Micro Devices, Inc. | Self-aligned damascene gate formation with low gate resistance |
| US6258713B1 (en) * | 1999-12-03 | 2001-07-10 | United Microelectronics Corp. | Method for forming dual damascene structure |
-
2001
- 2001-10-30 JP JP2001333457A patent/JP3682920B2/ja not_active Expired - Lifetime
-
2002
- 2002-04-03 US US10/114,452 patent/US6509252B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3682920B2 (ja) | 2005-08-17 |
| US6509252B1 (en) | 2003-01-21 |
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