JP2002184786A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電界効果トランジスタで、ソース抵抗、ゲー
ト抵抗、ゲート・ドレイン容量の低減、耐圧の向上のた
めに、T型のゲート電極をリセス内のソース側に近い所
望の位置に高精度かつ均一に形成する。 【解決手段】 ソース領域あるいはドレイン領域に直接
あるいは間接に描画のための位置合わせを行い、ゲート
電極を形成するトランジスタ製造プロセスにおいて、ゲ
ート電極と半導体との接触部分の形状を規定する層に、
半導体基板に達するソース側に配置された直線上の溝
と、半導体基板に達するドレイン側に配置された複数の
点状の穴とを形成する工程と、等方性エッチングによ
り、ソース−ゲート間のリセス形状と、ゲート−ドレイ
ン間のリセス形状と、を形成する工程と、上記の化合物
半導体基板表面に垂直あるいは斜め方向から金属原子あ
るいは粒子を上記の溝に堆積する工程と、を含むことを
特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界効果トラン
ジスタの製造方法に関しており、特に化合物半導体を用
いた電界効果トランジスタのゲート部分の加工に関して
いる。

【０００２】

【従来の技術】高周波領域でよく使われているＨＥＭＴ
（高電子移動度電界効果トランジスタ）では、良く知ら
れているように、ゲート抵抗を下げるため、Ｔ字型ゲー
トが使われている。また、ソース−ドレイン間の耐電圧
を改善するために、ソース−ゲート間の距離よりも、ゲ
ート−ドレイン間の距離を大きくしてリセス構造とする
ことも、よく行われている。

【０００３】このように、Ｔ字型ゲートで、ドレイン部
分にリセス構造を持った電界効果トランジスタの製造法
としては、特開平１１−００８２５６号公報に記載され
た発明がある。この方法は、活性層上に、形成すべきリ
セスの幅に応じた幅の開口部を有する第１膜（例えば、
窒化膜）を形成し、さらに、その上に、第１膜を構成す
る材料よりも活性層との間の密着性が悪い材料からな
り、形成すべきゲート電極のゲート長と等しい幅の開口
部が第１膜の開口部に含まれる位置に設けられた第２膜
（例えば、レジスト）が形成された構造を形成し、当該
構造に対して、リセスエッチング（リセス形成工程）を
行う、とするものである。

【０００４】しかし、この方法では、開口部形成のため
の位置合わせ誤差が常に存在するため、その誤差以下の
位置精度でコントロールできないため、特にリセス距離
がその誤差程度になると作製することが不可能になる、
という欠点がある。

【０００５】また、特開平１０−１０７２６１号公報に
記載された発明があり、ソース電極及びドレイン電極の
上に形成されるレジスト材料の開口部の面積を相異させ
ることにより、ゲート電極に対応する領域のキャップ層
を除去する際のソース電極側及びドレイン電極側へのサ
イドエッチ量を変化させる、とすることにより、上記の
構造を実現するものである。

【０００６】また、特開平１１−１８６２８９号公報に
記載された発明があり、これは、チャネル領域、ドレイ
ン電極、およびソース電極が形成されたＧａＡｓ基板上
にレジスト膜を形成し、このレジスト膜にチャネル領域
の一部表面を底部とする断面形状がオーバーハング状の
ゲート溝と、ドレイン電極の一部表面を底部とする断面
形状がオーバーハング状のドレイン溝とを形成してから
エッチング液に浸積してエッチングを行った後、Ａｌを
全面に蒸着してからレジスト膜を除去する、とするもの
である。

【０００７】また、特開平１０−０９８１８０号公報に
記載された発明があり、ソース電極及びドレイン電極の
上に形成されるレジスト材料の開口部の面積を相異させ
ることにより、ゲート電極に対応する領域のキャップ層
を除去する際のソース電極側及びドレイン電極側へのサ
イドエッチ量を変化させる、とすることにより、上記の
構造を実現するものである。

【０００８】しかし、これらの方法では、ソース側とド
レイン側のサイドエッチング量の差を大きくとることが
困難である、という欠点がある。

【０００９】さらに、特開平１０−１２５６９６号公報
に記載された発明があり、これは、『半絶縁性半導体基
板上に、バッファ層、活性層、エッチングストッパ層、
キャップ層を設け、その上に２つの第１の開口を有する
第１のレジスト膜を形成する。キャップ層をエッチング
して２つの開口下でつながるリセスを形成する。第２の
レジスト膜を形成し、両レジストの界面に難溶性のレジ
スト混合層を形成する。第２のレジスト膜を露光・現像
して、一方の第１の開口上にアンダーカット形状の第２
の開口を形成する。ゲート金属の堆積とリフトオフによ
りゲート電極を形成する。』、とすることにより、上記
の構造を実現するものである。

【００１０】しかし、この方法では、レジストがリセス
エッチング表面にも塗布されてしまうため、２回目のレ
ジスト現像後、もう一度半導体表面をエッチングする必
要があり、この際、新たにサイドエッチングが進行して
しまう、という欠点の他に、ドレイン側のサイドエッチ
ング量をT型ゲートの傘状の部分よりも内側に作ること
が困難である、という欠点がある。

【００１１】

【発明が解決しようとする課題】従来の電界効果トラン
ジスタの製造方法では、上記したように、１）位置合わ
せ誤差が常に存在するため、その誤差以下の位置精度で
コントロールできないため、特にリセス距離がその誤差
程度になると作製することが不可能になる、２）ソース
側とドレイン側のサイドエッチング量の差を大きくとる
ことが困難である、３）レジストがリセスエッチング表
面にも塗布されてしまうため、２回目のレジスト現像
後、もう一度半導体表面をエッチングする必要があり、
この際新たにサイドエッチングが進行してしまう、ま
た、４）ドレイン側のサイドエッチング量をT型ゲート
の傘状の部分よりも内側に作ることが不可能である、な
どの欠点があった。

【００１２】この発明は上記に鑑み提案されたもので、
電界効果トランジスタの特性、具体的にはソース抵抗、
ゲート抵抗、ゲート-ドレイン容量の低減、ソース-ドレ
イン耐圧の向上のために、T型のゲート電極をリセス内
のソース側に近い所望の位置に高精度かつ均一に形成す
ることができる電界効果トランジスタの製造方法を提供
することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、電界効果トランジスタの製造方法に
関しており、化合物半導体基板上に、ソース領域とドレ
イン領域を形成した後に、該ソース領域あるいはドレイ
ン領域に直接あるいは間接に描画のための位置合わせを
行い、ゲート電極を形成するトランジスタ製造プロセス
において、ゲート電極と半導体との接触部分の形状を規
定する層に、半導体基板に達するソース側に配置された
直線上の溝と、半導体基板に達するドレイン側に配置さ
れた複数の点状の穴とを形成する工程と、等方性エッチ
ングにより、ソース−ゲート間のリセス形状と、ゲート
−ドレイン間のリセス形状と、を形成する工程と、上記
の化合物半導体基板表面に垂直方向の運動量成分をもっ
た金属原子あるいは粒子を上記の溝に堆積する工程と、
を含むことを特徴としている。

【００１４】また、第２の発明は、上記の第１の発明の
発明に比べて、上記の複数の点状の穴を通じた半導体基
板への堆積をより少なくするために、化合物半導体基板
上に、ソース領域とドレイン領域を形成した後に、該ソ
ース領域あるいはドレイン領域に直接あるいは間接に描
画のための位置合わせを行い、ゲート電極を形成するト
ランジスタ製造プロセスにおいて、ゲート電極と半導体
との接触部分の形状を規定する層に、半導体基板に達す
るソース側に配置された直線上の溝と、半導体基板に達
するドレイン側に配置された複数の点状の穴とを形成す
る工程と、等方性エッチングにより、ソース−ゲート間
のリセス形状と、ゲート−ドレイン間のリセス形状と、
を形成する工程と、上記の化合物半導体基板表面に垂直
方向の運動量成分と、半導体表面に平行で上記の直線上
の溝に直交する運動量成分、よりも大きな、上記の化合
物半導体基板表面に平行で上記の直線上の溝に平行な運
動量成分、をもった金属原子あるいは粒子を上記の溝に
堆積する工程と、を含むことを特徴としている。

【００１５】また、第３の発明は、リフトオフ法を適用
するために、第１の発明の構成に加えて、上記のゲート
電極と半導体との接触部分の形状を規定する層に、第１
のレジストを用い、その上部に第２レジスト層、さらに
その上部に第３レジスト層を形成し、それぞれの溝の幅
は、第１のレジスト層の溝＜第３レジスト層の溝＜第２
レジスト層の溝、となるように形成することを特徴とし
ている。

【００１６】また、第４の発明は、複数の点状の穴に上
記の堆積物が堆積しづらくするために、第１の発明の構
成に加えて、上記の半導体基板に達するドレイン側に配
置された複数の点状の穴の形状は、溝に直交する方向の
サイズが、溝に平行する方向のサイズより大きいことを
特徴としている。

【００１７】また、第５の発明は、第１の発明の構成に
加えて、ソース−ドレイン間の耐圧を改善するために、
上記の半導体基板に達するドレイン側に配置された複数
の点状の穴の配列は、溝に平行する方向に並ぶ行につい
て、複数の行を含むことを特徴としている。

【００１８】また、第６の発明は、第１の発明の構成に
加えて、ソース−ドレイン間の耐圧を改善するために、
上記の当方性エッチングにより生ずる半導体基板表面に
平行する方向のエッチングの長さは、上記のドレイン側
に配置された複数の点状の穴の配列の間隔の半分の長さ
よりも長いことを特徴としている。

【００１９】また、第７の発明は、第１の発明の構成に
加えて、引出し電極が断線無しに形成される様にするた
めに、上記の上記の化合物半導体基板表面に平行で上記
の直線上の溝に平行な運動量成分は、ゲート配線の接続
された一端から、ゲート配線の接続されていない他端に
向かうことを特徴としている。

【００２０】また、第８の発明は、第１の発明の構成に
加えて、上記の溝に堆積する上記の金属原子あるいは粒
子群の運動量方向と上記の化合物半導体基板表面とのな
す角度は、上記のドレイン側に配置された複数の点状の
穴の底部を見込めない角度であることを特徴としてい
る。

【００２１】

【発明の実施の形態】以下にこの発明の実施の形態を図
面に基づいて詳細に説明する。ただし、以下の説明にお
いて、同様の機能を持つ構成や同様の物質については、
同じ符号を付して説明する。

【００２２】まず、図１は、本発明の第１の実施形態を
示す図である。図１は、製造プロセス途中の電界効果ト
ランジスタの断面を示す図で、半導体基板は、厚さ600
ミクロンのInP半絶縁性半導体基板１、厚さ300ｎｍのIn
AlAs層２、厚さ15ｎｍのInGaAs層３、厚さ10ｎｍのInAl
As層４、厚さ6nmのInP層５、厚さ25ｎｍのInGaAs層６、
からなっており、InGaAs層６に厚さ0.25ミクロンのAuGe
/Ni/Auで形成したソース電極１１やドレイン電極７が接
合されており、また、上記の半導体InGaAs層６には厚さ
12ｎｍのシリコン酸化膜１２がつけられており、その上
には、厚さ180ｎｍのレジスト層８（日本ゼオンＺＥ
Ｐ）があり、さらにその上部には、厚さ450ｎｍのレジ
スト層９（Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ Ｃｈｅ
ｍｉｃａｌＣｏｒｐ．ＰＭＧＩ）が付けられており、最
上部には、厚さ240ｎｍのレジスト層１０（日本ゼオン
ＺＥＰ）がつけられた膜構成をもったものに、既に２回
のパターニングを施したものの模式的断面図を示してい
る。

【００２３】上記のパターニングを具体的に説明する
と、図１（ａ）に示した様に、Ｔ型ゲート電極形成のた
めのレジストパターン形成の際、最上層、中間層を、市
販の電子ビーム装置を用いて露光し、現像したあと、最
下層レジスト（レジストの厚さをｄとする）にゲート電
極パターンと、ゲート電極パターンのドレイン側にそれ
よりも微細な複数のスリットパターン（パターンサイズ
をａとし、奥行きをｂとする）をソースとドレイン間の
所望の位置（ゲート電極パターンからの距離をｌ（エ
ル）とする）に形成する。

【００２４】次に図１（ｂ）に示した様に、反応性イオ
ンエッチング（ＲＩＥ）プロセスによりシリコン酸化膜
を開口し、それに引き続いて、リセス構造にするための
エッチング（リセスエッチング）を行う。リセスエッチ
ングは、クエン酸を用いたウェットエッチングによるも
ので、リセスエッチング時間を変えた場合の断面を示す
図３（ｂ）および（ｃ）から分かる様に、パターンサイ
ズには依存せずそれぞれのパターンを中心として、ソー
ス側・ドレイン側および手前・奥行き方向に対称に進行
する（このときのサイドエッチング量をｒとする）。こ
のため、ｒ＝ｌ/２となった時点でソース側とドレイン
側のリセス領域はつながる。この状態のＳＥＭ像を図７
（ａ）に断面図を、図７（ｂ）に鳥瞰図を示す。ゲート
電極からソース側のエッチング量はｒで決定され、ゲー
ト電極からドレイン側へ伸びる間隙の長さは（ｌ＋ａ＋
ｒ）で決定されるため、ソース側およびドレイン側それ
ぞれの方向に伸びる間隙の長さは独立に制御できること
になる。この際、サイドエッチング速度（リセス速度）
は、エッチング時間にして４〜５分までは、ほぼ一定で
あった。従って、この間のサイドエッチング量ｒについ
ては、エッチング時間で正確に制御できることが明らか
である。

【００２５】次に、図１（ｃ）、および図２に示す様
に、ゲート電極を形成するための金属（Ti/Pt/Au）ビー
ムを手前（ゲート電極配線側）から奥に向かって垂直方
向から角度α＞tan^-1（ｂ/ｄ）となる角度で真空蒸着す
る。ここで、図２は、図１（ｃ）の平面図を示す。これ
により、微細スリットパターン直下の半導体表面にはゲ
ート金属が蒸着されず、ゲートパターン直下の半導体表
面のみに蒸着される。蒸着した膜の厚さが、ｂ（ｓｉｎ
^-1α）となった時点で微細パターンは完全に金属で閉じ
られてしまうため、それ以降は微細スリットパターン部
分には金属は入射しないため、ゲート金属を垂直方向か
ら蒸着してもよい。その後、レジスト層８、９、１０を
同時に除去することにより、ゲート電極として寄与しな
い余分な金属膜を除去することができる。この方法はリ
フトオフとして良く知られている。

【００２６】上記の説明では、ゲート金属を、一端は斜
め方向から蒸着した後、垂直方向から蒸着したが、ドレ
イン側に配置された複数の点状の穴が、充分微細な場合
は、当初から、垂直方向から蒸着し、その穴を通って半
導体基板表面にゲート金属が達しても、堆積した金属は
半導体基板表面に底辺を持つ三角形上に積もるため、ゲ
ート電極とは分離され、トランジスタ特性が悪化するこ
とはない。

【００２７】以上に示したプロセスにより、非対称なリ
セス構造を有するトランジスタが実現される。図４は、
エッチング状態を見るために、上記で説明したプロセス
により形成したリセス構造の上部の膜を除去したものの
ＡＦＭ像である。ここで、スリットの間隔（図４（ａ）
のｃ）をサイドエッチング量（図４（ａ）のｒ）よりも
小さくしておけば、リセス構造の境界部分の凹凸は、サ
イドエッチング量ｒの１０％程度以内に抑えられる。ま
た、半導体表面の凹凸は、図４（ｃ）から分かる様に、
１ｎｍ以下に抑えられている。ちなみに、図４（ｃ）
は、図４（ｂ）の四角部分でスキャンした測定による平
均値である。

【００２８】上記したプロセスにおいて、レジストと半
導体表面の間のシリコン酸化膜としては、蒸着によるシ
リコン酸化膜を使用することが均一なサイドエッチング
を行なう上で有効である。その理由は通常のCVD法で形
成されたシリコン酸化膜に比べて、半導体基板と蒸着に
よるシリコン酸化膜との密着性が弱く、そのためサイド
エッチングがシリコン酸化膜の開口寸法（レジストのパ
ターンサイズ）に依存せず、同じく進行するからであ
る。

【００２９】シリコン酸化膜にＴＥＯＳ膜を用いた場合
のリセスエッチング量のゲート長依存性を示すＴＥＭ像
を図５に示す。通常のCVD膜では、図５（ａ）から
（ｃ）に示した様に、半導体とシリコン酸化膜との密着
性が強く、パターンサイズが小さくなるとサイドエッチ
ング量が小さくなる傾向が実験的に観測されている。

【００３０】また、微細パターンのシリコン酸化膜のエ
ッチングには、レジストパターンをマスクとしてCF4等
を用いたガスエッチングを行うことが望ましい。この場
合は、レジスト自体もエッチングされ、その形状が変化
するため、シリコン酸化膜を10nm程度に薄くして、エッ
チング時間を短縮することが重要である。

【００３１】以上の説明で明らかな様に、本発明では、
ソース電極側のリセス構造を形成するパターニングと、
ドレイン電極側のリセス構造を形成するパターニングと
の位置合わせが不要であり、また、パターニングデータ
を選択し、エッチング時間を制御してエッチング量を決
めることにより、容易にソース側・ドレイン側のリセス
構造を任意に選ぶことが可能であり、また、リセス構造
を形成するレジスト塗布工程が１回のみなので、エッチ
ングされた半導体表面がレジストにさらされることがな
いためレジストによる汚染を抑制することができる。

【００３２】次に、図６に、本発明の第２の実施形態を
示す。図６（ａ）は、上記の第１の実施形態における半
導体基板と同様の構造を持った半導体基板に、厚さ0.25
ミクロンのAuGe/Ni/Auで形成したソース電極１１（やド
レイン電極７が接合されており、また、上記の半導体In
GaAs層６には厚さ12ｎｍのシリコン酸化膜１２がつけら
れており、その上には、厚さ180ｎｍのレジスト層８
（日本ゼオン、ＺＥＰ）を持った構成にゲート電極パタ
ーンと、ゲート電極パターンのドレイン側にそれよりも
微細な複数のスリットパターンを設けたものの模式的断
面図を示している。

【００３３】この図６（ａ）の構成に、上記で説明した
リセスエッチングを施し、次に図６（ｃ）に示す様にゲ
ート電極を形成するための金属（Ti/Pt/Au）ビームを手
前（ゲート電極配線側）から奥に向かって垂直方向から
角度α＞tan-1（ｂ/ｄ）となる角度で真空蒸着する。こ
の時の条件は、上述の第１の実施形態と同じ条件で良
い。次に、既に良く知られたレジスト１４を用いたフォ
トリソグラフィーにより、ゲート電極を形成するもので
ある。

【００３４】この方法の利点は第一の実施形態と比較し
て、最下層の露光条件に最上層・中間層の露光が影響を
与えないため、より微細なパターンを形成できること、
電子線を用いないため、チャネル部分にパターニングの
際の電子線による悪影響を防ぐことができることであ
る。

【００３５】

【発明の効果】この発明は上記した構成からなるので、
以下に説明するような効果を奏することができる。

【００３６】まず、第１の発明により、ドレイン側に配
置された複数の点状の穴が十分に微細な場合は、斜め方
向からの蒸着を行なわずに、垂直方向からの蒸着を行な
えるため、装置が簡単になり、制御性が増した。

【００３７】また、第２の発明により、ソース−ゲート
間のリセス形状と、ゲート−ドレイン間のリセス形状と
を独立して制御でき、しかも、高精度かつ均一に形成で
きるようになったため、ソース抵抗、ドレイン抵抗、ゲ
ートとドレイン間容量、ソース−ドレイン間耐圧が精度
良く制御可能となり、電界効果トランジスタの特性を最
適化できる様になった。

【００３８】また、第３の発明により、第１あるいは第
２の発明の効果に加え、リフトオフプロセスが使えるよ
うになった。

【００３９】また、第４乃至第６の発明のいずれかの発
明により、第１あるいは第２の発明の効果の制御性がさ
らに向上した。

【００４０】また、第７の発明により、第１あるいは第
２の発明の効果に加え、引出し電極の断線が減少した。

【００４１】また、第８の発明により、ドレイン近くの
リセス領域にゲート電極に接続された領域が形成されづ
らくなり、第１あるいは第２の発明の効果を減少させる
要因の一つを防ぐことができるようになった。

【図面の簡単な説明】

【図１】順に、（ａ）、（ｂ）、（ｃ）は、製造プロセ
ス途中の電界効果トランジスタの断面を示す図である。

【図２】図１（ｃ）の平面図を示す図である。

【図３】リセスエッチングを変えた場合の断面を示す図
で、（ａ）は現像直後、エッチング前であり、（ｂ）は
２分間のリセスエッチング後であり、（ｃ）は３分間の
リセスエッチング後の断面を示すＳＥＭ像である。

【図４】（ａ）は、形成したリセス構造の上部の膜を除
去したもののＡＦＭ像を示す図で、（ｂ）は、半導体表
面の凹凸についての測定領域を示す図で、（ｃ）は、そ
の測定結果を示す図である。

【図５】シリコン酸化膜にＴＥＯＳ膜を用いた場合のリ
セスエッチング量のゲート長依存性を示すＴＥＭ像であ
る。

【図６】本発明の第２の実施形態を示す図である。

【図７】ソース側とドレイン側のリセス領域がつながっ
た状態のＳＥＭ像を示す図で、（ａ）は断面図を、
（ｂ）は鳥瞰図を示す。

【符号の説明】

１ ＩｎＰ半絶縁性半導体基板 ２ ＩｎＡｌＡｓバッファー層３ ＩｎＧａＡｓチャネ
ル層 ４ ＩｎＡｌＡｓ障壁層 ５ ＩｎＰエッチングストッパー層 ６ ＩｎＧａＡｓキャップ層 ７ ドレイン電極 ８ ＺＥＰ ９ ＰＭＧＩ １０ ＺＥＰ １１ ソース電極 １２ シリコン酸化膜 １３ ゲート電極 １４ ネガレジスト

Claims (8)

【特許請求の範囲】
1. 【請求項１】 化合物半導体基板上に、ソース領域とド
   レイン領域を形成した後に、該ソース領域あるいはドレ
   イン領域に直接あるいは間接に描画のための位置合わせ
   を行い、ゲート電極を形成するトランジスタ製造プロセ
   スにおいて、 ゲート電極と半導体との接触部分の形状を規定する層
   に、半導体基板に達するソース側に配置された直線上の
   溝と、半導体基板に達するドレイン側に配置された複数
   の点状の穴とを形成する工程と、 等方性エッチングにより、ソース−ゲート間のリセス形
   状と、ゲート−ドレイン間のリセス形状と、を形成する
   工程と、 上記の化合物半導体基板表面に垂直方向の運動量成分を
   もった金属原子あるいは粒子を上記の溝に堆積する工程
   と、を含むことを特徴とする電界効果トランジスタの製
   造方法。
2. 【請求項２】 化合物半導体基板上に、ソース領域とド
   レイン領域を形成した後に、該ソース領域あるいはドレ
   イン領域に直接あるいは間接に描画のための位置合わせ
   を行い、ゲート電極を形成するトランジスタ製造プロセ
   スにおいて、 ゲート電極と半導体との接触部分の形状を規定する層
   に、半導体基板に達するソース側に配置された直線上の
   溝と、半導体基板に達するドレイン側に配置された複数
   の点状の穴とを形成する工程と、 等方性エッチングにより、ソース−ゲート間のリセス形
   状と、ゲート−ドレイン間のリセス形状と、を形成する
   工程と、 上記の化合物半導体基板表面に垂直方向の運動量成分
   と、半導体表面に平行で上記の直線上の溝に直交する運
   動量成分、よりも大きな、上記の化合物半導体基板表面
   に平行で上記の直線上の溝に平行な運動量成分、をもっ
   た金属原子あるいは粒子を上記の溝に堆積する工程と、
   を含むことを特徴とする電界効果トランジスタの製造方
   法。
3. 【請求項３】 上記のゲート電極と半導体との接触部分
   の形状を規定する層に、第１のレジストを用い、その上
   部に第２レジスト層、さらにその上部に第３レジスト層
   を形成し、それぞれの溝の幅は、第１のレジスト層の溝
   ＜第３レジスト層の溝＜第２レジスト層の溝、となるよ
   うに形成することを特徴とする請求項１あるいは２に記
   載の電界効果トランジスタの製造方法。
4. 【請求項４】 上記の半導体基板に達するドレイン側に
   配置された複数の点状の穴の形状は、溝に直交する方向
   のサイズが、溝に平行する方向のサイズより大きいこと
   を特徴とする請求項１あるいは２に記載の電界効果トラ
   ンジスタの製造方法。
5. 【請求項５】 上記の半導体基板に達するドレイン側に
   配置された複数の点状の穴の配列は、溝に平行する方向
   に並ぶ行について、複数の行を含むことを特徴とする請
   求項１あるいは２に記載の電界効果トランジスタの製造
   方法。
6. 【請求項６】 上記の等方性エッチングにより生ずる半
   導体基板表面に平行する方向のエッチングの長さは、上
   記のドレイン側に配置された複数の点状の穴の配列の間
   隔の半分の長さよりも長いことを特徴とする請求項１あ
   るいは２に記載の電界効果トランジスタの製造方法。
7. 【請求項７】 上記の化合物半導体基板表面に平行で上
   記の直線上の溝に平行な運動量成分は、ゲート配線の接
   続された一端から、ゲート配線の接続されていない他端
   に向かうことを特徴とする請求項１あるいは２に記載の
   電界効果トランジスタの製造方法。
8. 【請求項８】 上記の溝に堆積する上記の金属原子ある
   いは粒子群の運動量方向と上記の化合物半導体基板表面
   とのなす角度は、上記のドレイン側に配置された複数の
   点状の穴の底部を見込めない角度であることを特徴とす
   る請求項１あるいは２に記載の電界効果トランジスタの
   製造方法。