JPH11150129A

JPH11150129A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JPH11150129A
Application number: JP23248198A
Authority: JP
Inventors: Yoshiharu Anda; 義治按田; Toshinobu Matsuno; 年伸松野; Manabu Yanagihara; 学柳原; Mitsuru Tanabe; 充田邊; Toshiaki Matsui; 敏明松井; Nobumitsu Hirose; 信光広瀬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-09-11
Filing date: 1998-08-19
Publication date: 1999-06-02

Abstract

(57)【要約】【課題】頂部と該頂部から下方に延びる脚部とからな
るＴ型のゲート電極を製造する際に、高スループット及
び高安定度を達成しつつ、ゲート電極の脚部に頂部側部
分の径が大きくなる良好な順テーパ形状を得られるよう
にする。【解決手段】基板２１の上にＥＢ露光用のＰＭＭＡか
らなり、膜厚が２００ｎｍ程度のレジスト膜３５を塗布
し、該下層のレジスト膜３５の上にｉ線露光用の上層の
レジスト膜３６を塗布する。その後、上層のレジスト膜
３６と下層のレジスト膜３５との界面に両レジスト膜が
混合してなるミキシング層３７が形成される。次に、上
層のレジスト膜３６の頂部形成領域３６ａを除く領域に
対してｉ線露光を行ない現像を行なって上層開口部３６
ｂを得ると共に、ミキシング層３７及び下層のレジスト
膜３５の脚部形成領域３５ａに対してＥＢ露光を行ない
現像を行なうことにより、順テーパ形状を有する下層開
口部３５ｂを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のうち
の電界効果型トランジスタ、特に、０．１μｍ〜０．２
μｍ程度の微細なゲート長を有する電界効果型トランジ
スタのＴ型のゲート電極及びその製造方法に関する。

【０００２】

【従来の技術】近年、無線通信を用いた情報通信技術は
ますます進展しており、とりわけ、広大な周波数資源を
有する周波数が３０ＧＨｚ以上のミリ波帯の高周波を無
線ＬＡＮや自動車衝突防止用レーダー等に応用すること
が期待されている。

【０００３】ミリ波帯を扱うような超高周波デバイスを
実現させるにはゲート長を短縮する必要があり、具体的
には、０．１μｍ〜０．２μｍのゲート長形成技術が必
須となる。現在、電子ビーム（以下、ＥＢと略称す
る。）露光を用いる方法が一般的であるが、ゲート長を
短縮していくと、それにつれてゲート抵抗が上昇し、高
周波帯域においてゲインが低下したり耐ノイズ特性が劣
化したりする一因となる。このゲート長の短縮と低ゲー
ト抵抗化との双方を実現する手段としてゲートの基板面
に接触する下部を微細化し且つ該下部よりも上部の断面
積を大きくする、いわゆるＴ型のゲート構造又はマッシ
ュルーム型のゲート構造が有効であり、超高周波ＦＥＴ
では広く用いられている。

【０００４】（第１の従来例）以下、従来のＴ型ゲート
電極を有する半導体装置の製造方法について図面を参照
しながら説明する。なお、本願においては、Ｔ型形状を
有するゲート電極を、低抵抗化を図るために相対的に大
きく形成されている上部側を頂部と呼び、該頂部から下
方に延び、短ゲート長化を図るために相対的に小さく形
成されている下部側を脚部と呼ぶこととする。

【０００５】図８及び図９は従来の多層レジストを用い
たＥＢ露光によるＴ型ゲート電極の製造工程の工程順の
断面構成を示している。ここではＥＢレジストとして広
く用いられており、感度がそれぞれ異なる２層のポリメ
チルメタクリレート（以下、ＰＭＭＡと略称する。）を
用いた例を示す。

【０００６】まず、図８（ａ）に示すように、半導体基
板１０１の上に、高分子量で且つ低感度のＰＭＭＡから
なる下層のレジスト膜１０２を塗布し、続いて、低分子
量で且つ高感度のＰＭＭＡからなる上層のレジスト膜１
０３を塗布する。その後、図８（ｂ）に示すように、上
層のレジスト膜１０３におけるゲート電極の頂部形成領
域１０３ａに対して１回目のＥＢ露光を行ない、図８
（ｃ）に示すように、上層のレジスト膜１０３に対して
現像を行なうことにより、上層のレジスト膜１０３に頂
部形成領域１０３ａのレジストが除去されてなる開口部
１０３ｂを形成する。

【０００７】次に、図８（ｄ）に示すように、下層のレ
ジスト膜１０２におけるゲート電極の脚部形成領域１０
２ａに対して２回目のＥＢ露光を行なった後、図９
（ａ）に示すように、下層のレジスト膜１０２に対して
現像を行なって、下層のレジスト膜１０２に脚部形成領
域１０２ａのレジストが除去されてなる開口部１０２ｂ
を形成する。これにより、上層のレジスト膜１０３の開
口部１０３ｂ及び下層のレジスト膜１０２の開口部１０
２ｂにＴ型ゲート電極形成用のレジストパターンが得ら
れる。

【０００８】次に、図９（ｂ）に示すように、半導体基
板１０１の上に全面にわたって金属膜１０４Ａを蒸着
し、続いて、上層のレジスト膜１０３及び下層のレジス
ト膜１０２をリフトオフすることにより、金属膜１０４
ＡからなるＴ型ゲート電極１０４Ｂを得る。

【０００９】このように、１層目には高分子量で低感度
且つ高解像度のＰＭＭＡからなる下層レジスト１０２を
用いると共に、２層目には低分子量で且つ高感度のＰＭ
ＭＡからなる上層レジスト膜１０３を用いているため、
上層のレジスト膜１０３を露光する際に下層のレジスト
１０２への影響を低減しつつ、脚部がサブクォーターミ
クロンで且つ頂部が相対的に大きいＴ型ゲート電極１０
４Ｂを形成することができる。

【００１０】前記第１の従来例では２度のＥＢ露光が必
要であるが、１度のＥＢ露光でＴ型ゲートパターンを形
成する方法も提案されている。

【００１１】また、レジストが２層ではなく、リフトオ
フをより容易にするためにオーバーハングを形成しやす
い３層のレジストを用いた例もある。

【００１２】（第２の従来例）以下、従来のＴ型ゲート
電極を有する半導体装置の製造方法について図面を参照
しながら説明する。

【００１３】図１０は従来の単層レジストを用いたＥＢ
露光によるＴ型ゲート電極の製造工程の工程順の断面構
成を示している。まず、図１０（ａ）に示すように、半
導体基板１０５の上に全面にわたってＳｉＯ₂ 又はＳｉ
Ｎ等からなる絶縁膜１０６を堆積した後、該絶縁膜１０
６の上にＥＢ露光用レジストの、例えば、ＰＭＭＡから
なる第１のレジスト膜１０７を塗布する。その後、第１
のレジスト膜１０７の上面におけるゲート電極の脚部形
成領域に対してＥＢ露光を行なった後、第１のレジスト
膜１０７に対して現像を行なって、第１のレジスト膜１
０７に脚部形成領域用でレジストが除去されてなる開口
部１０７ａを形成する。

【００１４】次に、第１のレジスト膜１０７をマスクと
して、絶縁膜１０６に対してＣＦ₄等のガスを用いたド
ライエッチングを行なうことにより、図１０（ｂ）に示
すように、絶縁膜１０６におけるゲート電極の脚部形成
領域に開口部１０６ａを形成する。その後、第１のレジ
スト膜１０７を除去し、図１０（ｃ）に示すように、半
導体基板１０５の上に全面にわたって、紫外線のうちの
ｉ線に感光する第２のレジスト膜１０８を塗布し、その
後、第２のレジスト膜１０８におけるゲート電極の頂部
形成領域に対してｉ線を用いてパターンニングを行な
い、所定の現像を行なって開口部１０８ａを形成する。
これにより、第２のレジスト膜１０８の開口部１０８ａ
及び絶縁膜１０６の開口部１０６ａにＴ型のゲート電極
形成用パターンが得られる。

【００１５】次に、図１０（ｄ）に示すように、半導体
基板１０５の上に全面にわたって金属膜を蒸着し、続い
て、第２のレジスト膜１０８をリフトオフすることによ
り、金属膜からなるＴ型ゲート電極１０９を得る。

【００１６】

【発明が解決しようとする課題】しかしながら、前記従
来のＴ型ゲート電極の製造方法は、以下に説明するよう
に種々の問題を有している。

【００１７】まず、第１の従来例においては、上層のレ
ジスト膜１０３及び下層のレジスト膜１０２が共にＥＢ
露光用であるため、上層のレジスト膜１０３に対して行
なう１回目の露光の際に、上層のレジスト膜１０３と接
する下層のレジスト膜１０２の上部が弱く露光される。
その結果、下層のレジスト膜１０２における開口部１０
２ｂは上方が広がる順テーパ形状となるため、Ｔ型ゲー
ト電極１０４Ｂにおける頂部と脚部との接続が良好とな
るものの、ＥＢ露光を２度行なう必要があるため、現状
のＥＢ露光装置ではスループットが大幅に低下するとい
う問題を有している。また、上層のレジスト膜１０３に
対して行なう露光や現像によって生じる下層のレジスト
膜１０２の感光や、現像による膜減りが生じるため、こ
れらを抑制するような制御も必要となる。

【００１８】また、一度の露光で上層及び下層のレジス
ト膜に対して同時に露光する方法を採るならば、上層の
レジスト膜を介して下層のレジスト膜を露光するため、
最適なＴ型形状を得るには、上層と下層とのパターン形
状及びパターン寸法を同時に満足する露光パターンや現
像条件を求める必要があり、このため、最適化が困難と
なり且つゲート電極のＴ型形状が不安定となる。

【００１９】一方、単層のＥＢ露光用のレジストを用い
る第２の従来例では、上層と下層とからなる２層のレジ
スト膜を用いる製造方法の問題を回避することができる
ため、プロセスのスループット及び電極のＴ型形状の安
定度の面では有利となる。しかしながら、脚部形成用で
且つ頂部支持用の絶縁膜１０６は、開口部１０６ａの内
壁面が基板面に対してほぼ垂直となるため、ゲート電極
形成用の金属膜を開口部１０６ａ及び１０８ａに充填す
る際に、該開口部１０６ａの底面に金属膜が堆積しつつ
ある脚部が上端部に達して絶縁膜１０６の上面に堆積し
つつある頂部と接続されるよりも先に、開口部１０６ａ
の上端部が金属膜によってふさがれやすくなるので、Ｔ
型ゲート電極１０９の頂部と脚部との接続が不充分とな
るという問題を有している。この方法では、０．１μｍ
程度のゲート長を持つＴ型ゲート電極１０９を製造する
のは困難であり、ゲート抵抗も大きくなる。また、Ｔ型
ゲート電極１０９の脚部は、絶縁膜１０６に形成された
開口部１０６ａにゲート電極形成用の金属膜が充填され
てなるため、Ｔ型ゲート電極１０９の脚部の周辺部に空
気と比べて誘電率が大きい絶縁膜１０６が存在するの
で、ゲート容量が大きくなるという問題を有している。

【００２０】このように、第１の従来例に示す多層ＥＢ
レジストを用いる製造方法においては、Ｔ型ゲート電極
の脚部のテーパ形状は順方向となって好ましいものの、
スループットやＴ型ゲート電極の安定度が低く、一方、
第２の従来例に示す単層ＥＢレジストを用いる製造方法
においては、スループットは好ましいものの、ゲート電
極の脚部のテーパ形状が不充分であり、ゲート抵抗が大
きく且つゲート容量が大きいといったトレードオフの関
係にある。

【００２１】本発明は、頂部と該頂部から下方に延びる
脚部とからなるＴ型のゲート電極を製造する際に、高ス
ループット及び高安定度を達成しつつ、ゲート電極の脚
部に頂部側部分の径が大きくなる良好な順テーパ形状を
得られるようにすることを目的とする。

【００２２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板上に、電子ビームに対して反
応する下層のレジスト膜と、紫外線に対して反応する上
層のレジスト膜とを順次塗布し、その後、上層のレジス
ト膜を紫外線露光し且つパターンニングを行なって上層
開口部を形成し、続いて、下層のレジスト膜の上面にお
ける上層開口部に露出する領域を電子ビーム露光し且つ
パターンニングを行なって下層開口部を形成するもので
ある。

【００２３】本発明に係る半導体装置は、半導体基板上
に形成され、頂部と該頂部から下方に延びる脚部とから
なるＴ型のゲート電極を備え、Ｔ型のゲート電極は、脚
部の頂部側部分における基板面に平行な断面積が頂部側
に徐々に大きくなるように形成されている。

【００２４】本発明の半導体装置によると、Ｔ型のゲー
ト電極が、脚部の頂部側部分における基板面に平行な断
面積が頂部側に徐々に大きくなるように形成されている
ため、Ｔ型のゲート電極の脚部における頂部側部分が上
方に向かって径が大きくなる順テーパ形状となるので、
頂部と脚部との機械的且つ電気的接続が良好となって、
低ゲート抵抗化且つ短ゲート長化の両立を図ることがで
きる。

【００２５】本発明に係る半導体装置の製造方法は、半
導体基板上に、頂部と該頂部から下方に延びる脚部とか
らなるＴ型のゲート電極を形成する半導体装置の製造方
法であって、半導体基板の上に電子ビームに対して反応
する下層のレジスト膜を塗布する下層レジスト膜塗布工
程と、下層のレジスト膜の上に紫外線に対して反応する
上層のレジスト膜を塗布する上層レジスト膜塗布工程
と、上層のレジスト膜に対して紫外線を照射することに
より、上層のレジスト膜におけるゲート電極の頂部形成
領域をパターンニングした後、パターンニングされた上
層のレジスト膜を現像することにより、上層のレジスト
膜における頂部形成領域に上層開口部を形成する上層開
口部形成工程と、下層のレジスト膜の上面における上層
開口部に露出する領域に対して電子ビームを照射するこ
とにより、下層のレジスト膜におけるゲート電極の脚部
形成領域をパターンニングした後、パターンニングされ
た下層のレジスト膜を現像することにより、下層のレジ
スト膜における脚部形成領域の頂部形成領域側に、該頂
部形成領域に向かうにつれて開口径が徐々に大きくなる
下層開口部を形成する下層開口部形成工程と、半導体基
板の上における前記下層開口部及び上層開口部にゲート
電極形成用の導体膜を充填することにより、該導体膜か
らなるＴ型のゲート電極を形成するゲート電極形成工程
とを備えている。

【００２６】本発明の半導体装置の製造方法によると、
半導体基板上に、電子ビームに対して反応する下層のレ
ジスト膜と、紫外線に対して反応する上層のレジスト膜
とを順次塗布し、上層のレジスト膜に対して紫外線を照
射して上層のレジスト膜におけるゲート電極の頂部形成
領域をパターンニングした後、パターンニングされた上
層のレジスト膜を現像することにより、上層のレジスト
膜における頂部形成領域に上層開口部を形成する。続い
て、下層のレジスト膜の上面における上層開口部に露出
する領域に対して電子ビームを照射することにより、下
層のレジスト膜におけるゲート電極の脚部形成領域をパ
ターンニングした後、パターンニングされた下層のレジ
スト膜を現像することにより、下層のレジスト膜におけ
る脚部形成領域の頂部形成領域側に、該頂部形成領域に
向かうにつれて開口径が徐々に大きくなる下層開口部を
形成する。従って、電子ビーム露光を下層のレジスト膜
に対してのみ行なうため、スループットが大幅に低下す
ることがなく、また、電子ビーム露光用のレジスト膜を
複数層積層した場合に生じる膜減りに対する制御が不用
となる。さらに、ゲート電極の脚部形成領域となる下層
開口部の頂部形成領域側は、該頂部形成領域に向かうに
つれて開口径が徐々に大きくなるように形成されている
ため、Ｔ型のゲート電極の脚部における頂部側が上方に
向けて径が大きくなる順テーパ形状となるので、頂部と
脚部との機械的且つ電気的接続が良好となって、低ゲー
ト抵抗化且つ短ゲート長化の両立を図ることができる。

【００２７】本発明の半導体装置の製造方法において、
上層開口部形成工程が、下層のレジスト膜と上層のレジ
スト膜との界面に、該下層のレジスト膜と該上層のレジ
スト膜とが混合されてなるミキシング層を形成する工程
を含むことが好ましい。

【００２８】本発明の半導体装置の製造方法において、
上層のレジスト膜が化学増幅型のレジストからなること
が好ましい。

【００２９】本発明の半導体装置の製造方法において、
下層のレジスト膜がポリメチルメタクリレートを含むレ
ジストからなり、上層のレジスト膜がプロピレングリコ
ールモノメチルエーテルアセテートを含むレジストから
なることが好ましい。

【００３０】本発明の半導体装置の製造方法は、上層開
口部形成工程と下層レジスト膜露光工程との間に、上層
のレジスト膜に対してベーキングを行なう工程をさらに
備えていることが好ましい。

【００３１】本発明の半導体装置の製造方法において、
下層開口部形成工程が、下層のレジスト膜及び上層のレ
ジスト膜に対してドライエッチングを行なうことによ
り、下層のレジスト膜及び上層のレジスト膜の残滓を除
去する工程を含むことが好ましい。

【００３２】本発明の半導体装置の製造方法において、
下層レジスト膜塗布工程が、下層のレジスト膜を塗布す
るよりも前に、半導体基板上に絶縁膜からなる密着層を
堆積する工程を含むことが好ましい。

【００３３】

【発明の実施の形態】本願発明者らは、スループットの
向上を図りつつ、Ｔ型のゲート電極における頂部と脚部
との接合部の改善、つまり、脚部における頂部側の断面
が上方に向かって広がる順テーパ形状を容易に且つ確実
に形成する形成方法について種々の検討を重ねた結果、
以下に述べる知見を得ている。

【００３４】すなわち、半導体基板上に、ＥＢ露光用の
下層のレジスト膜と、ｉ線露光用の上層のレジスト膜と
を順次塗布した後、上層のレジスト膜をｉ線露光して上
層開口部を形成し、さらに、下層のレジスト膜の上面に
おける上層開口部に露出する領域をＥＢ露光して下層開
口部を形成する。このとき、ある種のＥＢ露光用の下層
のレジスト膜とｉ線露光用の上層のレジスト膜とを組み
合わせると、上層のレジスト膜における下層のレジスト
膜側に、上層のレジスト膜と下層のレジスト膜とが混合
してなるミキシング層が形成される。このミキシング層
に対してＥＢ露光を行なうと、該ミキシング層に順テー
パ形状を有する開口部が形成されるというものである。
従って、上層開口部及び下層開口部にゲート電極形成用
の導体膜を充填することにより、脚部における頂部側の
断面が上方に向かって広がる順テーパ形状を容易に且つ
確実に形成できる。

【００３５】（第１の実施形態）以下、本発明の第１の
実施形態について図面を参照しながら説明する。

【００３６】図１は本発明の第１の実施形態に係る半導
体装置の断面構成を示している。図１に示す半導体装置
は、サブクォタ−ミクロンのＴ型ゲート電極を有するヘ
テロ接合型電界効果トランジスタである。半絶縁性Ｇａ
Ａｓからなる基板１１の上には、厚さが１μｍのアンド
ープＧａＡｓからなり、基板１１と該基板１１上に成長
するエピタキシャル層との格子不整合を緩和するための
バッファ層１２と、厚さが１０ｎｍのアンドープＩｎ
_0.2 Ｇａ_0.8 Ａｓからなり、キャリアが走行するチャネ
ル層１３と、厚さが３ｎｍのアンドープＡｌ_0.25Ｇａ
_0.75Ａｓからなるバリア層１４と、ｎ型不純物イオンと
なるＳｉがドーズ量５．０×１０¹²ｃｍ^-2となるように
１原子層のみプレナードーピングされてなるキャリア供
給層１５と、厚さが３０ｎｍのアンドープＡｌ_0.25Ｇａ
_0.75Ａｓからなり、ゲート電極とショットキー接触する
ショットキー層１６と、厚さが５０ｎｍのｎ型ＧａＡｓ
からなり、ソース・ドレインとオーミック接触するキャ
ップ層１７とが順次エピタキシャル成長している。

【００３７】ショットキー層１６におけるリセス部に
は、Ｔｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０ｎｍ／４００ｎ
ｍ）が積層されてなり、頂部１８ａと該頂部１８ａから
下方に延びる脚部１８ｂとからなるＴ型ゲート電極１８
が形成されている。このＴ型ゲート電極１８の脚部１８
ｂは、脚部１８ｂの頂部１８ａ側部分における基板面に
平行な断面積が徐々に大きくなるように形成されてい
る。なお、Ｔ型ゲート電極１８には、Ａｌ／Ｔｉの積層
体を用いてもよい。

【００３８】キャップ層１７におけるＴ型ゲート電極１
８のゲート長方向側には、Ａｕ等を含む金属膜からなる
ソース電極１９及びドレイン電極２０がそれぞれ形成さ
れている。

【００３９】このように、本実施形態によると、頂部１
８ａと該頂部１８ａから下方に延びる脚部１８ｂとから
なるＴ型ゲート電極１８は、脚部１８ｂの頂部１８ａ側
部分における基板面に平行な断面積が頂部１８ａ側に徐
々に大きくなるように形成されているため、脚部１８ｂ
の頂部１８ａ側が上方に向かって広がる順テーパ形状と
なるので、頂部１８ａと脚部１８ｂとの機械的且つ電気
的接続が良好となる。その結果、安定して短ゲート長化
を図れるようになり、低抵抗で且つ高周波特性に優れた
電界効果トランジスタを実現できる。

【００４０】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。

【００４１】図２〜図４は第１の実施形態に係る半導体
装置の製造方法におけるＴ型ゲート電極の製造工程の工
程順の断面構成を示している。エピタキシャル基板に
は、図２（ａ）に示すように、主面上にエピタキシャル
層３１が形成された半絶縁性ＧａＡｓからなる基板２１
を用いる。このエピタキシャル層３１は、下側から順に
エピタキシャル成長により形成され、厚さが１μｍのア
ンドープＧａＡｓからなるバッファ層２２と、厚さが１
０ｎｍのアンドープＩｎ_0.2 Ｇａ_0.8 Ａｓからなるチャ
ネル層２３と、厚さが３ｎｍのアンドープＡｌ_0.25Ｇａ
_0.75Ａｓからなるバリア層２４と、ｎ型不純物イオンと
なるＳｉがドーズ量５．０×１０¹²ｃｍ^-2となるように
１原子層のみプレナードーピングされてなるキャリア供
給層２５と、厚さが３０ｎｍのアンドープＡｌ_0.25Ｇａ
_0.75Ａｓからなるショットキー層２６と、厚さが５０ｎ
ｍのｎ型ＧａＡｓからなるキャップ層２７とから構成さ
れている。

【００４２】次に、図２（ｂ）に示すように、基板２１
における素子分離領域２１ａに対してホウ素イオン又は
酸素イオンを注入することにより素子間の分離を行な
う。ここで、素子分離領域２１ａに対してメサエッチン
グを行なって素子分離領域２１ａを除去することにより
素子間の分離を行なってもよい。その後、エピタキシャ
ル層３１の上に、ソース・ドレイン形成領域に開口部３
２ａを有するレジストパターン３２を形成した後、基板
２１の上に全面にわたって、例えば、Ａｕを含む金属膜
を蒸着させ、レジストパターン３２をリフトオフするこ
とにより、図２（ｃ）に示すように、基板２１における
エピタキシャル層３１の上に互いに間隔をおき、金属膜
からなるソース電極３３及びドレイン電極３４をそれぞ
れ形成する。なお、図２（ｂ）以降においては、基板２
１上におけるエピタキシャル層３１の各半導体層を省略
して記すこととする。

【００４３】次に、図３（ａ）に示すように、基板２１
の上に全面にわたってＥＢ露光用のＰＭＭＡからなる下
層のレジスト膜３５を塗布し、該下層のレジスト膜３５
に対して所定のベーキングを行なう。下層のレジスト膜
３５の膜厚は、Ｔ型ゲート電極の脚部の高さ寸法を規制
し、脚部を高くするとゲート電極と基板及びオーミック
電極間の寄生容量が低減するため、該膜厚は、高周波帯
域におけるトランジスタの動作特性に大きな影響を与え
る。一方、下層のレジスト膜３５の膜厚を厚くしすぎる
とゲート長とのアスペクト比が大きくなるため、Ｔ型ゲ
ート電極の脚部と頂部との接続が不充分となるので、ゲ
ート抵抗が増加する。従って、本実施形態においては、
下層のレジスト膜３５の膜厚を２００ｎｍ〜２５０ｎｍ
程度としている。

【００４４】次に、図３（ｂ）に示すように、基板２１
の上に全面にわたって、波長が３６５ｎｍの紫外線であ
るｉ線に対して感光するｉ線露光用の上層のレジスト膜
３６を塗布する。ここで、上層のレジスト膜３６には、
東京応化（株）製のネガ型レジストであるプロピレング
リコールモノメチルエーテルアセテート（ＰＧＭＥＡ）
を主成分とする商品名ＴＬＯＲ−Ｎ００１（以下、ＴＬ
ＯＲと略称する。）を用いる。上層のレジスト膜３６の
膜厚はＴ型ゲート電極の頂部の高さ寸法を規制する。一
般に、ゲート電極形成用の金属膜はゲート抵抗を低減す
るためには５００ｎｍ以上の膜厚にする必要があり、こ
こでは、上層のレジスト膜３６の膜厚を０．５μｍ〜
１．５μｍ程度としている。なお、このＴＬＯＲは化学
増幅型のレジストであって、塗布後には、プリベーキン
グ処理、露光処理、露光後ベーキング（ＰＥＢ，Post E
xposure Baking）処理及び現像処理を順次行なう必要が
ある。その結果、図３（ｂ）に示すように、上層のレジ
スト膜３６を塗布した後のいずれかの処理において、上
層のレジスト膜３６における下層のレジスト膜３５側
に、上層のレジスト膜３６と下層のレジスト膜３５とが
混合してなるミキシング層３７が形成されると思われ
る。

【００４５】次に、図３（ｃ）に示すように、上層のレ
ジスト膜３６に対して所定のプリベーキングを行なった
後、ステッパを用いて、上層のレジスト膜３６における
Ｔ型ゲート電極の頂部形成領域３６ａを除く領域に対し
てｉ線露光を行ない、続いて、ＰＥＢベーキングを行な
って、上層のレジスト膜３６用の現像液であるテトラメ
チルアンモニウムハイドロオキサイド（以下、ＴＭＡＨ
と略称する。）溶液を用いて上層のレジスト膜３６を現
像する。ここで、下層のレジスト膜３５及びミキシング
層３７はＴＭＡＨ溶液に侵されることがない。

【００４６】これにより、図３（ｄ）に示すように、上
層のレジスト膜３６には、頂部形成領域３６ａのレジス
トが除去されてなる上層開口部３６ｂが形成される。次
に、上層のレジスト膜３６に対してベーキングを行なう
ことにより、上層のレジスト膜３６が、以下に述べる下
層のレジスト膜３５用の現像液に溶解しにくくなるよう
にする。その後、ＥＢ露光装置を用いて、ミキシング層
３７及び下層のレジスト膜３５におけるＴ型ゲート電極
の脚部形成領域３５ａに対してＥＢ露光を行なう。

【００４７】続いて、図４（ａ）に示すように、下層の
レジスト膜３５用の現像液であるメチルイソブチルケト
ン（以下、ＭＩＢＫと略称する。）とイソプロパノール
（以下、ＩＰＡと略称する。）との混合液を用いて下層
のレジスト膜３５を現像すると、該下層のレジスト膜３
５には、脚部形成領域３５ａのレジストが除去されてな
る下層開口部３５ｂが形成される。ここで、一般に、下
層のレジスト膜３５は下方が広がる逆テーパー形状とな
るように現像されるが、下層のレジスト膜３５と上層の
レジスト膜３６との界面にミキシング層３７が形成され
ているため、下層開口部３５ｂはこのミキシング層３７
に形成される開口部が順テーパ形状となるように現像さ
れる。その結果、Ｔ型ゲート電極の脚部における頂部側
が順テーパ形状となる。

【００４８】その後、Ｏ₂ プラズマを用いて、下層のレ
ジスト膜３５における下層開口部３５ｂに対してドライ
エッチングを行なって、ミキシング層３７の残留物であ
ると思われるレジストの残滓を除去する。これにより、
次工程で行なうリセスエッチングが確実に行なえるよう
になるため、ショットキー接触の接触不良を防止でき
る。ここで、ＰＭＭＡからなる下層のレジスト膜３５は
通常のポジレジストと比べてドライエッチングに対する
耐性が小さいため、パターンサイズが広がったり、下層
のレジスト膜３５の膜厚の減少によってＴ型ゲート電極
の頂部が基板面に接近したりすること等が考えられるの
で、該ドライエッチングはエッチング条件の最適化を充
分に行なう必要がある。

【００４９】次に、図４（ｂ）に示すように、エピタキ
シャル層３１におけるキャップ層に対してリセスエッチ
ングを行なってショットキー層を露出させるリセス部３
１ａを形成した後、図４（ｃ）に示すように、ＥＢ蒸着
法を用いて、基板２１の上に全面にわたってＴｉ／Ｐｔ
／Ａｕ（５０ｎｍ／５０ｎｍ／４００ｎｍ）からなるゲ
ート電極形成用の金属膜３８Ａを順次蒸着する。その
後、図４（ｄ）に示すように、下層のレジスト膜３５及
び上層のレジスト膜３６をリフトオフすることにより、
金属膜３８Ａからなり、頂部３８ａと該頂部３８ａから
下方に延びる脚部３８ｂとから構成されるＴ型ゲート電
極３８Ｂを形成する。

【００５０】このように、本実施形態に係る半導体装置
の製造方法によると、Ｔ型ゲート電極３８Ｂの脚部形成
領域３５ａを形成するための下層のレジスト膜３５に
は、ＥＢ露光用のＰＭＭＡを用いると共に、Ｔ型ゲート
電極３８Ｂの頂部形成領域３６ａを形成するための上層
のレジスト膜３６には、ｉ線露光用のＰＧＭＥＡを主成
分とするＴＬＯＲを用いているため、上層のレジスト膜
３６における下層のレジスト膜３５側に、上層のレジス
ト膜３６と下層のレジスト膜３５とが混合してなるミキ
シング層３７が形成されることになる。ミキシング層３
７及び下層のレジスト膜３５に対してＥＢ露光を行なっ
て、脚部形成領域３５ａである下層開口部３５ｂを設け
ると、該ミキシング層３７には、上方に広がる順テーパ
形状を持つ開口部が形成される。従って、このような形
状を有する下層開口部３５ｂを用いてＴ型ゲート電極３
８Ｂを形成すると、該Ｔ型ゲート電極３８Ｂには、頂部
３８ａ側部分が上方に向かって径が大きくなる順テーパ
形状を有する脚部３８ｂを容易に且つ確実に形成できる
ため、頂部３８ａと脚部３８ｂとの機械的且つ電気的な
接続が確実に行なえるので、低ゲート抵抗化及び短ゲー
ト長化をスループットを低下させることなく、確実に実
現することができる。

【００５１】また、ＴＬＯＲはネガ型レジストであるた
め、図３（ｃ）に示すように、露光されない頂部形成領
域３６ａは、上方が狭まる逆テーパ形状となり、オーバ
ハング状態が得られやすいため、図４（ｃ）に示すゲー
ト電極形成用の金属膜３８Ａを蒸着する際に、金属膜３
８Ａにおける、上層開口部３６ｂの底面に堆積する部分
と上層のレジスト膜３６の上に蒸着される部分との接続
部の膜厚が薄くなるので、金属膜３８Ａの該接続部を容
易に切り離せるようになり、その結果、リフトオフ時に
頂部３８ａの側端部に発生しやすいバリを抑制できる。

【００５２】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００５３】図５〜図７は本発明の第２の実施形態に係
る半導体装置の製造方法におけるＴ型ゲート電極の製造
工程の工程順の断面構成を示している。本実施形態にお
いても、図２（ａ）に示すような第１の実施形態で用い
た基板と同様の、主面にエピタキシャル層３１が形成さ
れた基板２１を用いる。従って、第１の実施形態で示し
た構成部材と同一の構成部材には同一の符号を付すこと
とする。

【００５４】まず、図５（ａ）に示すように、基板２１
における素子分離領域２１ａに対してホウ素イオンや酸
素イオンを注入して素子間の分離を行なう。ここで、素
子間の分離には、該素子分離領域２１ａに対してメサエ
ッチングを行なってもよい。その後、膜厚が３０ｎｍ程
度のＳｉＯ₂ 又はＳｉＮ等からなり、密着層としての保
護絶縁膜４０を堆積する。保護絶縁膜４０の膜厚はＴ型
ゲート電極の脚部の高さ寸法の一部となるため薄いほど
良い。

【００５５】次に、図５（ｂ）に示すように、エピタキ
シャル層３１の上に、ソース・ドレイン形成領域に開口
部３２ａを有するレジストパターン３２を形成した後、
基板２１の上に全面にわたってＡｕを含む金属膜を蒸着
させ、レジストパターン３２をリフトオフして、図５
（ｃ）に示すように、基板２１におけるエピタキシャル
層３１の上に互いに間隔をおき、金属膜からなるソース
電極３３及びドレイン電極３４をそれぞれ形成する。

【００５６】次に、図５（ｄ）に示すように、基板２１
の上に全面にわたってＥＢ露光用のＰＭＭＡからなる下
層のレジスト膜３５を塗布し、該下層のレジスト膜３５
に対して所定のベーキングを行なう。下層のレジスト膜
３５の膜厚は、保護絶縁膜４０の膜厚と合わせてＴ型ゲ
ート電極の脚部の高さ寸法を規制し、脚部を高くすると
ゲート電極と基板及びオーミック電極間の寄生容量が低
減するため、該膜厚は、高周波帯域における動作特性に
大きな影響を与える。一方、下層のレジスト膜３５の膜
厚を厚くしすぎるとゲート長とのアスペクト比が大きく
なるため、Ｔ型ゲート電極の脚部と頂部との接続が不充
分となるので、ゲート抵抗が増加する。従って、ここで
は、下層のレジスト膜３５の膜厚を２００ｎｍ〜２５０
ｎｍ程度としている。

【００５７】次に、図６（ａ）に示すように、基板２１
の上に全面にわたって、ｉ線露光用の上層のレジスト膜
３６を塗布する。ここで、上層のレジスト膜３６には、
ネガ型レジストであるプロピレングリコールモノメチル
エーテルアセテート（ＰＧＭＥＡ）を主成分とするＴＬ
ＯＲを用いる。上層のレジスト膜３６の膜厚はＴ型ゲー
ト電極の頂部の高さ寸法を規制しており、一般にゲート
電極形成用の金属膜の膜厚はゲート抵抗を低減するため
に５００ｎｍ以上に堆積する必要があり、ここでは、上
層のレジスト膜３６の膜厚を０．５μｍ〜１．５μｍ程
度としている。その後、上層のレジスト膜３６における
下層のレジスト膜３５側に、上層のレジスト膜３６と下
層のレジスト膜３５とが混合してなるミキシング層３７
が形成される。

【００５８】次に、図６（ｂ）に示すように、上層のレ
ジスト膜３６に対して所定のプリベーキングを行なった
後、ステッパを用いて、上層のレジスト膜３６における
Ｔ型ゲート電極の頂部形成領域３６ａを除く領域に対し
てｉ線露光を行ない、続いて、露光後ベーキングを行な
って、上層のレジスト膜３６用の現像液であるＴＭＡＨ
溶液を用いて上層のレジスト膜３６を現像する。ここ
で、下層のレジスト膜３５及びミキシング層３７はＴＭ
ＡＨ溶液には侵されない。

【００５９】これにより、図６（ｃ）に示すように、上
層のレジスト膜３６には、頂部形成領域３６ａのレジス
トが除去されてなる上層開口部３６ｂが形成される。次
に、上層のレジスト膜３６に対してベーキングを行なう
ことにより、上層のレジスト膜３６が、下層のレジスト
膜３５用の現像液であるＭＩＢＫとＩＰＡとの混合溶液
に対して溶解しにくくなるようにする。その後、ＥＢ露
光装置を用いて、ミキシング層３７及び下層のレジスト
膜３５におけるＴ型ゲート電極の脚部形成領域３５ａに
対してＥＢ露光を行なう。

【００６０】続いて、図６（ｄ）に示すように、ＭＩＢ
ＫとＩＰＡとの混合溶液を用いて下層のレジスト膜３５
を現像することにより、該下層のレジスト膜３５におけ
る脚部形成領域３５ａのレジストが除去されてなる下層
開口部３５ｂを形成する。ここで、一般に、下層のレジ
スト膜３５は下方が広がる逆テーパー形状となるように
現像されるが、下層のレジスト膜３５と上層のレジスト
膜３６との界面にミキシング層３７が形成されているた
め、下層開口部３５ｂはこのミキシング層３７に形成さ
れる開口部が順テーパ形状となるように現像される。そ
の結果、Ｔ型ゲート電極の脚部における頂部側が順テー
パ形状となる。

【００６１】その後、Ｏ₂ プラズマを用いて、下層のレ
ジスト膜３５における下層開口部３５ｂに対してドライ
エッチングを行なって、ミキシング層３７の残留物であ
ると思われるレジストの残滓を除去する。これにより、
次工程で行なうリセスエッチングが確実に行なえるよう
になるため、ショットキー接触の接触不良を防止でき
る。

【００６２】次に、図７（ａ）に示すように、ＣＦ₄ 等
のガスを用いて、下層のレジスト膜３５における下層開
口部３５ｂをマスクとして保護絶縁膜４０に対してドラ
イエッチングを行なうことにより、Ｔ型ゲート電極の脚
部形成領域の一部となる開口部４０ａを形成する。ここ
で、ＰＭＭＡからなる下層のレジスト膜３５は通常のポ
ジレジストと比べてドライエッチングに対する耐性が小
さいため、パターンサイズが広がったり、下層のレジス
ト膜３５の膜厚の減少によってＴ型ゲート電極の頂部が
基板面に接近したりすること等が考えられるので、該ド
ライエッチングはエッチング条件の最適化を充分に行な
う必要がある。

【００６３】次に、図７（ｂ）に示すように、エピタキ
シャル層３１におけるキャップ層に対してウエットエッ
チングによるリセスエッチングを行なってショットキー
層を露出させるリセス部３１ａを形成した後、図７
（ｃ）に示すように、ＥＢ蒸着法を用いて、基板２１の
上に全面にわたってＴｉ／Ｐｔ／Ａｕ（５０ｎｍ／５０
ｎｍ／４００ｎｍ）からなるゲート電極形成用の金属膜
３８Ａを順次蒸着する。その後、図７（ｄ）に示すよう
に、下層のレジスト膜３５及び上層のレジスト膜３６を
リフトオフすることにより、金属膜３８Ａからなり、頂
部３８ａと該頂部３８ａから下方に延びる脚部３８ｂと
から構成されるＴ型ゲート電極３８Ｂを形成する。

【００６４】このように、本実施形態に係る半導体装置
の製造方法によると、第１の実施形態と同様に、下層の
レジスト膜３５にＥＢ露光用のＰＭＭＡを用いると共
に、上層のレジスト膜３６にｉ線露光用のＰＧＭＥＡを
主成分とするＴＬＯＲを用いると、上層のレジスト膜３
６における下層のレジスト膜３５側に、上層のレジスト
膜３６と下層のレジスト膜３５とが混合してなるミキシ
ング層３７が形成される。このため、Ｔ型ゲート電極３
８Ｂの脚部形成領域３５ａを形成するためのミキシング
層３７及び下層のレジスト膜３５に対してＥＢ露光を行
なって、脚部形成領域３５ａである下層開口部３５ｂを
設けると、該ミキシング層３７には、上方に広がる順テ
ーパ形状を持つ開口部が形成される。従って、このよう
な形状を有する下層開口部３５ｂを用いてＴ型ゲート電
極３８Ｂを形成すると、該Ｔ型ゲート電極３８Ｂには、
頂部３８ａ側部分が上方に向かって径が大きくなる順テ
ーパ形状を有する脚部３８ｂを容易に且つ確実に形成で
きる。その結果、頂部３８ａと脚部３８ｂとの機械的且
つ電気的な接続が確実に行なえるため、低ゲート抵抗化
及び短ゲート長化をスループットを低下させることな
く、確実に実現することができる。

【００６５】さらに、ＰＭＭＡからなる下層のレジスト
膜３５は、一般に、ｉ線露光用のポジ型レジストに比べ
て半導体基板に対する密着性が低い。この密着性の低さ
はドライエッチングを用いるリセスエッチングにおいて
は問題にならないが、ウェットエッチングを用いたリセ
スエッチングを行なう場合には、リセス液がソース電極
３３やドレイン電極３４と基板との間に浸入し、電気特
性の劣化を引き起こす可能性がある。

【００６６】従って、本実施形態のように、半導体基板
２１上のエピタキシャル層３１の上面にＳｉＯ₂ 又はＳ
ｉＮ等からなる保護絶縁膜４０を形成すれば、下層のレ
ジスト膜３５の基板に対する密着性が向上するため、リ
セスエッチングにドライエッチングよりも簡便で且つ制
御性が高いウエットエッチングを用いたとしても、ＦＥ
Ｔの特性に悪影響を与えることがない。

【００６７】

【発明の効果】本発明に係る半導体装置は、Ｔ型のゲー
ト電極が、脚部の頂部側部分における基板面に平行な断
面積が頂部側に徐々に大きくなるように形成されている
ため、Ｔ型のゲート電極の脚部における頂部側部分が上
方に向かって径が大きくなる順テーパ形状となるので、
頂部と脚部との機械的且つ電気的接続が良好となって、
低ゲート抵抗化且つ短ゲート長化の両立を図ることがで
きる。その結果、高周波帯域においても安定した動作を
行なえる。

【００６８】本発明に係る半導体装置の製造方法は、Ｅ
Ｂ露光を下層のレジスト膜に対してのみ行なうため、ス
ループットが大幅に低下することがなく、また、ＥＢ露
光用のレジスト膜を複数積層した場合の、膜減りの制御
が不用となる。さらに、ゲート電極の脚部形成領域とな
る下層開口部は、頂部形成領域に向かうにつれて開口径
が徐々に大きくなるように形成されているため、Ｔ型の
ゲート電極の脚部における頂部側部分が上方に向かって
径が大きくなる順テーパ形状となるので、頂部と脚部と
の機械的且つ電気的接続が良好となって、低ゲート抵抗
化且つ短ゲート長化の両立を図ることができる。その結
果、高周波帯域においても、安定した動作を行なえる半
導体装置を高スループットを保ちながら実現することが
できる。

【００６９】本発明の半導体装置の製造方法において、
上層開口部形成工程が、下層のレジスト膜と上層のレジ
スト膜との界面に、該下層のレジスト膜と該上層のレジ
スト膜とが混合されてなるミキシング層を形成する工程
を含むと、該ミキシング層に対してＥＢ露光を行なえ
ば、露光後に形成される開口部が上方に向かって広がる
順テーパ形状となるので、Ｔ型のゲート電極の脚部にお
ける頂部側を確実に順テーパ形状とすることができる。

【００７０】本発明の半導体装置の製造方法において、
上層のレジスト膜が化学増幅型のレジストからなると、
ゲート電極の脚部形成領域となる下層開口部の頂部形成
領域側が該頂部形成領域に向かうにつれて開口径が徐々
に大きくなる順テーパ形状を確実に形成することができ
る。

【００７１】本発明の半導体装置の製造方法において、
下層のレジスト膜がポリメチルメタクリレートを含むレ
ジストからなり、上層のレジスト膜がプロピレングリコ
ールモノメチルエーテルアセテートを含むレジストから
なると、ゲート電極の脚部形成領域となる下層開口部の
頂部形成領域側が該頂部形成領域に向かうにつれて開口
径が徐々に大きくなる順テーパ形状を確実に形成するこ
とができる。

【００７２】本発明の半導体装置の製造方法は、上層開
口部形成工程と下層レジスト膜露光工程との間に、上層
のレジスト膜に対してベーキングを行なう工程をさらに
備えていると、上層開口部が形成された上層のレジスト
膜が、下層のレジスト膜用の現像液に溶解しにくくなる
ため、Ｔ型のゲート電極の頂部を確実に形成することが
できる。

【００７３】本発明の半導体装置の製造方法において、
下層開口部形成工程が、下層のレジスト膜及び上層のレ
ジスト膜に対してドライエッチングを行なうことによ
り、下層のレジスト膜及び上層のレジスト膜の残滓を除
去する工程を含むと、半導体基板におけるリセス部に対
してリセスエッチングを確実に行なえるため、半導体基
板のリセス部とゲート電極の脚部とのショットキー接触
の接触不良を防止できる。

【００７４】本発明の半導体装置の製造方法において、
下層レジスト膜塗布工程が、下層のレジスト膜を塗布す
るよりも前に、半導体基板上に絶縁膜からなる密着層を
堆積する工程を含むと、下層のレジスト膜が、半導体基
板の基板面に対する密着性が低いＥＢ露光用のレジスト
であっても基板面に対する密着性が向上するため、リセ
スエッチングをウエットエッチングで行なう際に、該密
着層が、リセス液がソース・ドレイン電極部の下側に侵
入することを防止するので、半導体装置の電気特性に悪
影響を与えることがない。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。

【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。

【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。

【図５】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。

【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。

【図７】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。

【図８】第１の従来例に係る半導体装置の製造方法にお
けるＴ型ゲート電極の製造工程を示す工程順の構成断面
図である。

【図９】第１の従来例に係る半導体装置の製造方法にお
けるＴ型ゲート電極の製造工程を示す工程順の構成断面
図である。

【図１０】第２の従来例に係る半導体装置の製造方法に
おけるＴ型ゲート電極の製造工程を示す工程順の構成断
面図である。

【符号の説明】

１１基板１２バッファ層１３チャネル層１４バリア層１５キャリア供給層１６ショットキー層１７キャップ層１８Ｔ型ゲート電極１８ａ頂部１８ｂ脚部１９ソース電極２０ドレイン電極２１基板２１ａ素子分離領域２２バッファ層２３チャネル層２４バリア層２５キャリア供給層２６ショットキー層２７キャップ層３１エピタキシャル層３１ａリセス部３２レジストパターン３２ａ開口部３３ソース電極３４ドレイン電極３５下層のレジスト膜３５ａ脚部形成領域３５ｂ下層開口部３６上層のレジスト膜３６ａ頂部形成領域３６ｂ上層開口部３７ミキシング層３８Ａ金属膜３８ＢＴ型ゲート電極３８ａ頂部３８ｂ脚部４０保護絶縁膜（密着層）

───────────────────────────────────────────────────── フロントページの続き (72)発明者田邊充大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者松井敏明東京都小金井市貫井北町４丁目２−１郵政省通信総合研究所内 (72)発明者広瀬信光東京都小金井市貫井北町４丁目２−１郵政省通信総合研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成され、頂部と該頂部
から下方に延びる脚部とからなるＴ型のゲート電極を備
え、前記Ｔ型のゲート電極は、前記脚部の頂部側部分におけ
る基板面に平行な断面積が前記頂部側に徐々に大きくな
るように形成されていることを特徴とする半導体装置。
【請求項２】半導体基板の上に、頂部と該頂部から下
方に延びる脚部とからなるＴ型のゲート電極を形成する
半導体装置の製造方法であって、前記半導体基板の上に電子ビームに対して反応する下層
のレジスト膜を塗布する下層レジスト膜塗布工程と、前記下層のレジスト膜の上に紫外線に対して反応する上
層のレジスト膜を塗布する上層レジスト膜塗布工程と、前記上層のレジスト膜に対して紫外線を照射することに
より、前記上層のレジスト膜における前記ゲート電極の
頂部形成領域をパターンニングした後、パターンニング
された前記上層のレジスト膜を現像することにより、前
記上層のレジスト膜における前記頂部形成領域に上層開
口部を形成する上層開口部形成工程と、前記下層のレジスト膜の上面における前記上層開口部に
露出する領域に対して電子ビームを照射することによ
り、前記下層のレジスト膜における前記ゲート電極の脚
部形成領域をパターンニングした後、パターンニングさ
れた前記下層のレジスト膜を現像することにより、前記
下層のレジスト膜における前記脚部形成領域の前記頂部
形成領域側に、該頂部形成領域に向かうにつれて開口径
が徐々に大きくなる下層開口部を形成する下層開口部形
成工程と、前記半導体基板の上における前記下層開口部及び上層開
口部にゲート電極形成用の導体膜を充填することによ
り、前記導体膜からなるＴ型のゲート電極を形成するゲ
ート電極形成工程とを備えていることを特徴とする半導
体装置の製造方法。
【請求項３】前記上層開口部形成工程は、前記下層のレジスト膜と前記上層のレジスト膜との界面
に、該下層のレジスト膜と該上層のレジスト膜とが混合
されてなるミキシング層を形成する工程を含むことを特
徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】前記上層のレジスト膜は化学増幅型のレ
ジストからなることを特徴とする請求項２に記載の半導
体装置の製造方法。
【請求項５】前記下層のレジスト膜はポリメチルメタ
クリレートを含むレジストからなり、前記上層のレジスト膜はプロピレングリコールモノメチ
ルエーテルアセテートを含むレジストからなることを特
徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】前記上層開口部形成工程と前記下層開口
部形成工程との間に、前記上層のレジスト膜に対してベ
ーキングを行なう工程をさらに備えていることを特徴と
する請求項２に記載の半導体装置の製造方法。
【請求項７】前記下層開口部形成工程は、前記下層のレジスト膜及び上層のレジスト膜に対してド
ライエッチングを行なうことにより、前記下層のレジス
ト膜及び上層のレジスト膜の残滓を除去する工程を含む
ことを特徴とする請求項２に記載の半導体装置の製造方
法。
【請求項８】前記下層レジスト膜塗布工程は、前記下層のレジスト膜を塗布するよりも前に、前記半導
体基板の上に絶縁膜からなる密着層を堆積する工程を含
むことを特徴とする請求項２に記載の半導体装置の製造
方法。