JPH04186640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04186640A JPH04186640A JP31254190A JP31254190A JPH04186640A JP H04186640 A JPH04186640 A JP H04186640A JP 31254190 A JP31254190 A JP 31254190A JP 31254190 A JP31254190 A JP 31254190A JP H04186640 A JPH04186640 A JP H04186640A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にＧａＡ
ｓ電界効果トランジスタ（ＦＥＴ）、高電子移動度トラ
ンジスタ（ＨＥＭＴ）等のゲート電極を形成する方法に
関するものである。
ｓ電界効果トランジスタ（ＦＥＴ）、高電子移動度トラ
ンジスタ（ＨＥＭＴ）等のゲート電極を形成する方法に
関するものである。
一般に高周波電界効果トランジスタの高性能化のために
はゲート長（Ｌｇ）の短縮、ゲート抵抗（Ｒｇ）の減少
が求められている。このため、ゲート電極の下部側を細
く上部側を広くした、いわゆるＴ形ゲート構造か考案さ
れている。また、高耐圧の要求からゲートリセス構造も
同時に採用した構造が求められているか、その製造は困
難である。このため、ゲートリセス内にＳｉＮまたはＳ
ｉＯＮのスペーサ層を用いたＴ形ゲート化が試みられて
いる。
はゲート長（Ｌｇ）の短縮、ゲート抵抗（Ｒｇ）の減少
が求められている。このため、ゲート電極の下部側を細
く上部側を広くした、いわゆるＴ形ゲート構造か考案さ
れている。また、高耐圧の要求からゲートリセス構造も
同時に採用した構造が求められているか、その製造は困
難である。このため、ゲートリセス内にＳｉＮまたはＳ
ｉＯＮのスペーサ層を用いたＴ形ゲート化が試みられて
いる。
第２図（ａ）〜（ｆ）は従来の方法による、ゲートリセ
ス内にＴ形ゲート電極を形成する工程を示す工程断面図
である。図において、ｌは基板、２は活性層、３はソー
ス電極、４はドレイン電極、５はゲート電極、６，１２
はＳｉＮまたはＳｉＯＮのスペーサ層、６’、１２’
はＳｉＮまたはＳｉＯＮのスペーサ層の残り、７．１１
はレジスト、９はゲートリセスである。
ス内にＴ形ゲート電極を形成する工程を示す工程断面図
である。図において、ｌは基板、２は活性層、３はソー
ス電極、４はドレイン電極、５はゲート電極、６，１２
はＳｉＮまたはＳｉＯＮのスペーサ層、６’、１２’
はＳｉＮまたはＳｉＯＮのスペーサ層の残り、７．１１
はレジスト、９はゲートリセスである。
次に、従来方法による工程の説明を行う。
まず半導体基板１上に成長された活性層２上にソース電
極３およびドレイン電極４を形成し、ウェハ全面にＳｉ
ＮまたはＳｉＯＮのスペーサ層６を形成する。その後、
ゲートリセス形成用レジストパターン７をマスクに前記
スペーサ層６をエツチング除去する（第２図（ａ））。
極３およびドレイン電極４を形成し、ウェハ全面にＳｉ
ＮまたはＳｉＯＮのスペーサ層６を形成する。その後、
ゲートリセス形成用レジストパターン７をマスクに前記
スペーサ層６をエツチング除去する（第２図（ａ））。
次に、前記開孔されたスペーサ層６をマスクとして活性
層２をエツチングし、ゲートリセス９を形成しく第２図
（ｂ））、レジスト７を除去した後、ゲートリセス９か
埋まるようにＳｉＮまたはＳｉＯＮのスペーサ層１２を
形成する（第２図（Ｃ））。ドライエツチングでスペー
サ層１２の厚み分を除去すると、段差部にスペーサ層１
２の残り１２′か、ゲートリセス９の両隅に残る（第２
図（ｄ））。次いで、ゲートリセス９部以外の部分にゲ
ート電極形成用レジストパターン１１を形成し、ゲート
電極用金属５，５′を蒸着で形成する（第２図（ｅ））
。最後に、リフトオフ法により不要金属５′及びレジス
ト１１を除去し、その後ドライエツチングによりスペー
サ層を除去してＴ形ゲート電極５を得て、ＦＥＴ構造を
形成する（第２図（ｆ））。
層２をエツチングし、ゲートリセス９を形成しく第２図
（ｂ））、レジスト７を除去した後、ゲートリセス９か
埋まるようにＳｉＮまたはＳｉＯＮのスペーサ層１２を
形成する（第２図（Ｃ））。ドライエツチングでスペー
サ層１２の厚み分を除去すると、段差部にスペーサ層１
２の残り１２′か、ゲートリセス９の両隅に残る（第２
図（ｄ））。次いで、ゲートリセス９部以外の部分にゲ
ート電極形成用レジストパターン１１を形成し、ゲート
電極用金属５，５′を蒸着で形成する（第２図（ｅ））
。最後に、リフトオフ法により不要金属５′及びレジス
ト１１を除去し、その後ドライエツチングによりスペー
サ層を除去してＴ形ゲート電極５を得て、ＦＥＴ構造を
形成する（第２図（ｆ））。
従来、ゲートリセス構造てＴ形ゲートを形成するには第
２図のような工程で行われていたのて、Ｔ形ゲート形成
後にスペーサ層１２の残り１２゛かゲートリセス９内に
残り、ゲート電極とＧａＡＳ活性層の間のＳｉＮまたは
ＳｉＯＮ等の誘電体膜による寄生容量か増加してＦＥＴ
等の高周波特性を損ね、ゲート長短縮の効果を低減する
という問題点があった。
２図のような工程で行われていたのて、Ｔ形ゲート形成
後にスペーサ層１２の残り１２゛かゲートリセス９内に
残り、ゲート電極とＧａＡＳ活性層の間のＳｉＮまたは
ＳｉＯＮ等の誘電体膜による寄生容量か増加してＦＥＴ
等の高周波特性を損ね、ゲート長短縮の効果を低減する
という問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ゲートリセス内に残存層か形成されること
なく、ゲート長の短縮とゲート抵抗の減少が可能な半導
体装置の製造方法を得ることを目的とする。
れたもので、ゲートリセス内に残存層か形成されること
なく、ゲート長の短縮とゲート抵抗の減少が可能な半導
体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、リセス構造で
のＴ形ゲートで寄生容量の増加を抑制して、ゲート長短
縮とゲート抵抗の減少を得るため、ゲートリセス内に誘
電体層を用いず、レジストてリセスを埋め戻し、そのレ
ジストの開孔をダミーゲート蒸着金属をマスクにして写
真製版により行う。このためスペーサ層をマスクとして
ゲートリセス形成後ダミーゲート金属を蒸着し、その後
、前記スペーサ層開孔幅より広い開孔の上部電極用レジ
ストパターンを形成し、ダミーゲート金属およびスペー
サ層をエツチングしゲート金属の蒸着・リフトオフによ
りゲートリセス内にＴ形ゲートを形成し、さらにダミー
ゲート金属およびスペーサ層をドライエツチング除去す
るようにしたものである。
のＴ形ゲートで寄生容量の増加を抑制して、ゲート長短
縮とゲート抵抗の減少を得るため、ゲートリセス内に誘
電体層を用いず、レジストてリセスを埋め戻し、そのレ
ジストの開孔をダミーゲート蒸着金属をマスクにして写
真製版により行う。このためスペーサ層をマスクとして
ゲートリセス形成後ダミーゲート金属を蒸着し、その後
、前記スペーサ層開孔幅より広い開孔の上部電極用レジ
ストパターンを形成し、ダミーゲート金属およびスペー
サ層をエツチングしゲート金属の蒸着・リフトオフによ
りゲートリセス内にＴ形ゲートを形成し、さらにダミー
ゲート金属およびスペーサ層をドライエツチング除去す
るようにしたものである。
また、下層膜より上層膜の方にエツチングレートの遅い
膜を用いるのは、２層スペーサ膜によってリセス構造を
制御するためである。
膜を用いるのは、２層スペーサ膜によってリセス構造を
制御するためである。
この発明における半導体装置の製造方法によれば、リセ
ス構造でのＴ形ゲートで寄生容量の増加を抑制してゲー
ト長短縮とゲート抵抗の減少かてき、高耐圧の電界効果
トランジスタを提供できる。
ス構造でのＴ形ゲートで寄生容量の増加を抑制してゲー
ト長短縮とゲート抵抗の減少かてき、高耐圧の電界効果
トランジスタを提供できる。
以下、この発明の実施例を図について説明する。
第１図（ａ）〜（社）は本発明の実施例による半導体装
置の製造方法を示す工程断面図であり、図において、１
は基板、２は活性層、３はソース電極、４はドレイン電
極、５はゲート電極、６はＳｉＮまたはＳｉＯＮのスペ
ーサ層、１０はこのスペーサ層６よりエツチングレート
の遅いＳｉＮまたはＳｉＯＮのスペーサ層、７，１１は
レジスト、８はダミーゲート形成用蒸着金属、９はゲー
トリセスである。
置の製造方法を示す工程断面図であり、図において、１
は基板、２は活性層、３はソース電極、４はドレイン電
極、５はゲート電極、６はＳｉＮまたはＳｉＯＮのスペ
ーサ層、１０はこのスペーサ層６よりエツチングレート
の遅いＳｉＮまたはＳｉＯＮのスペーサ層、７，１１は
レジスト、８はダミーゲート形成用蒸着金属、９はゲー
トリセスである。
次に、この実施例による製造工程の説明を行う。
なお、以下の説明では、特許請求の範囲第２項に相当す
る工程、即ち、半導体基板の一方の主面上にソース・ド
レイン電極を形成した後、ウェハ全面に下層膜より上層
膜のエツチングレートが遅いＳｉＮまたはＳｉＯＮのス
ペーサ層を形成する工程と、特許請求の範囲第３項に相
当する工程、即ち、レジストパターンをマスクとして蒸
着金属および２層のスペーサ層を除去する工程の後、酸
素アッシング等によりレジスト薄化をする工程とを含め
て説明する。
る工程、即ち、半導体基板の一方の主面上にソース・ド
レイン電極を形成した後、ウェハ全面に下層膜より上層
膜のエツチングレートが遅いＳｉＮまたはＳｉＯＮのス
ペーサ層を形成する工程と、特許請求の範囲第３項に相
当する工程、即ち、レジストパターンをマスクとして蒸
着金属および２層のスペーサ層を除去する工程の後、酸
素アッシング等によりレジスト薄化をする工程とを含め
て説明する。
まず、半導体基板ｌ上に成長された活性層２上にソース
電極３およびドレイン電極４を形成し、ウェハ全面にＳ
ｉＮまたはＳｉＯＮのスペーサ層６およびこれよりエツ
チングレートの遅いスペーサ層ｌＯをその上側に形成す
る（第１図（ａ））。その後、スペーサ層６．１０の加
工用レジストパターン７を形成し、このレジストパター
ン７をマスクに前記スペーサ層６，１０をエツチング除
去し、スペーサ層１０のサイドエツチングおよびＧａＡ
Ｓ基板のエツチングを行って任意の形状のゲートリセス
９を得る（第１図（ｂ））。その後、レジストパターン
７を除去し、ウェハ全面にダミーゲート形成用蒸着金属
８を蒸着する（第１図（Ｃ））。
電極３およびドレイン電極４を形成し、ウェハ全面にＳ
ｉＮまたはＳｉＯＮのスペーサ層６およびこれよりエツ
チングレートの遅いスペーサ層ｌＯをその上側に形成す
る（第１図（ａ））。その後、スペーサ層６．１０の加
工用レジストパターン７を形成し、このレジストパター
ン７をマスクに前記スペーサ層６，１０をエツチング除
去し、スペーサ層１０のサイドエツチングおよびＧａＡ
Ｓ基板のエツチングを行って任意の形状のゲートリセス
９を得る（第１図（ｂ））。その後、レジストパターン
７を除去し、ウェハ全面にダミーゲート形成用蒸着金属
８を蒸着する（第１図（Ｃ））。
ウェハ全面にレジスト１１を塗布し、ゲートリセス９を
埋め戻しゲート電極形成用レジストパターン１１を形成
する。この時、蒸着金属８をマスクとしてゲートリセス
内のレジスト１１を開孔する（第１［Ｎ（ｄ＋）。そし
て、レジストパターン１１をマスクとして蒸着金属８お
よび前記スペーサ層６．１０をエツチング除去し、さら
に、レジスト（第１図（ｅ））。次いて、ケート電極用
金属を蒸着しく第１図げ））、リフトオフ法により不要
金属５゛およびレジスト１１を除去する（第１図（ｇ）
）。最後にトライエツチングにより蒸着金属８及びスペ
ーサ層６．ＩＯを除去してＴ形ゲート電極５を得て、Ｆ
ＥＴ構造を形成する（第１図（社））。
埋め戻しゲート電極形成用レジストパターン１１を形成
する。この時、蒸着金属８をマスクとしてゲートリセス
内のレジスト１１を開孔する（第１［Ｎ（ｄ＋）。そし
て、レジストパターン１１をマスクとして蒸着金属８お
よび前記スペーサ層６．１０をエツチング除去し、さら
に、レジスト（第１図（ｅ））。次いて、ケート電極用
金属を蒸着しく第１図げ））、リフトオフ法により不要
金属５゛およびレジスト１１を除去する（第１図（ｇ）
）。最後にトライエツチングにより蒸着金属８及びスペ
ーサ層６．ＩＯを除去してＴ形ゲート電極５を得て、Ｆ
ＥＴ構造を形成する（第１図（社））。
このように本実施例では、ゲートリセスを、誘電体層を
用いないでレジストを用いて埋め戻したので、リセス構
造でのＴ形ゲートで寄生容量の増加を抑制し、ゲート長
短縮とゲート抵抗の減少ができる。
用いないでレジストを用いて埋め戻したので、リセス構
造でのＴ形ゲートで寄生容量の増加を抑制し、ゲート長
短縮とゲート抵抗の減少ができる。
また、上記実施例では、スペーサ層を２層にしたのでゲ
ートリセスが２段に形成され、ゲート抵抗の増加を抑制
し、耐圧を向上することができ、かつ、酸素アッシング
等によるゲートリセス内のレジストの薄膜化を行ったの
で、橋脚部分、すなわちＴ形電極の下部電極を短くてき
、下部電極と上部電極の接続を容易にすることかできる
。
ートリセスが２段に形成され、ゲート抵抗の増加を抑制
し、耐圧を向上することができ、かつ、酸素アッシング
等によるゲートリセス内のレジストの薄膜化を行ったの
で、橋脚部分、すなわちＴ形電極の下部電極を短くてき
、下部電極と上部電極の接続を容易にすることかできる
。
以上のように、この発明によれば、２層のスペーサ層を
マスクにゲートリセスを形成後、スペーサ層上に蒸着金
属を形成し、上部か下部より広がるゲートレジストパタ
ーンを形成し、このレジストパターンをマスクにレジス
ト開孔内の蒸着金属およびスペーサ層をドライエツチン
グ除去およびレジスト薄化をした後に、ゲート電極金属
を蒸着・リフトオフし、かつ不要蒸着金属およびスペー
サ層のドライエツチング除去により、ゲートリセス内に
Ｔ形ゲートを形成するようにしたので、ゲート電極直下
に誘電体膜か存在せず、リセス構造てのＴ形ゲートで寄
生容量の増加を抑制して、高耐圧でゲート長短縮とゲー
ト抵抗の減少ができ、下部電極と上部電極の接続を容易
にすることかできるので、高周波領域で高性能な電界効
果トランジスタを得ることができる効果がある。
マスクにゲートリセスを形成後、スペーサ層上に蒸着金
属を形成し、上部か下部より広がるゲートレジストパタ
ーンを形成し、このレジストパターンをマスクにレジス
ト開孔内の蒸着金属およびスペーサ層をドライエツチン
グ除去およびレジスト薄化をした後に、ゲート電極金属
を蒸着・リフトオフし、かつ不要蒸着金属およびスペー
サ層のドライエツチング除去により、ゲートリセス内に
Ｔ形ゲートを形成するようにしたので、ゲート電極直下
に誘電体膜か存在せず、リセス構造てのＴ形ゲートで寄
生容量の増加を抑制して、高耐圧でゲート長短縮とゲー
ト抵抗の減少ができ、下部電極と上部電極の接続を容易
にすることかできるので、高周波領域で高性能な電界効
果トランジスタを得ることができる効果がある。
第１図はこの発明の実施例による半導体装置の製造方法
を示す工程断面図、第２図は従来の半導体装置の製造方
法を示す工程断面図である。 図において、１は基板、２は活性層、３はソース電極、
４はドルイン電極、５はゲート電極、６゜１０１；！Ｓ
ｉＮまたは５ｉｏＮのスペーサ層、７゜１１はレジスト
、８はダミーゲート形成用蒸着金属、９はゲートリセス
である。 なお図中同一符号は同−又は相当部分を示す。
を示す工程断面図、第２図は従来の半導体装置の製造方
法を示す工程断面図である。 図において、１は基板、２は活性層、３はソース電極、
４はドルイン電極、５はゲート電極、６゜１０１；！Ｓ
ｉＮまたは５ｉｏＮのスペーサ層、７゜１１はレジスト
、８はダミーゲート形成用蒸着金属、９はゲートリセス
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）半導体基板の一方の主面上にソース・ドレイン電
極を形成した後ウェハ全面にＳｉＮまたはＳｉＯＮのス
ペーサ層を形成する工程と、 ゲートリセス形成用レジストパターンを形成する工程と
、 エッチングによりゲートリセスを形成する工程と、 レジストパターンを除去した後ダミー電極形成用金属を
蒸着する工程と、 前記ゲートリセス形成用レジストパターンより開孔幅の
広いゲート電極形成用レジストパターンを形成する工程
と、 前記レジストパターンをマスクとして前記蒸着金属およ
び前記スペーサ層を除去する工程と、ゲート電極形成用
金属を蒸着する工程と、 不要金属及びレジストをリフトオフした後ドライエッチ
ングによりゲート電極周囲の前記蒸着金属および前記ス
ペーサ層を除去してゲート電極を完成させる工程とを含
み、 電界効果トランジスタを製造することを特徴とする半導
体装置の製造方法。 - （２）前記半導体基板の一方の主面上にソース・ドレイ
ン電極を形成した後、ウェハ全面に下層膜より上層膜の
エッチングレートが遅いＳｉＮまたはＳｉＯＮのスペー
サ層を形成する工程を含むことを特徴とする請求項１記
載の半導体装置の製造方法。 - （３）前記レジストパターンをマスクとして前記蒸着金
属および前記２層のスペーサ層を除去する工程の後、レ
ジスト薄化（エッチングバック）をする工程を含むこと
を特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31254190A JP2523985B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31254190A JP2523985B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186640A true JPH04186640A (ja) | 1992-07-03 |
| JP2523985B2 JP2523985B2 (ja) | 1996-08-14 |
Family
ID=18030469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31254190A Expired - Lifetime JP2523985B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523985B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2696873A1 (fr) * | 1992-10-09 | 1994-04-15 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour sa fabrication. |
| JPH07235666A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 半導体装置及びその製造方法 |
| EP1131849A2 (en) * | 1998-09-29 | 2001-09-12 | Raytheon Company | Pseudomorphic high electron mobility transistors |
-
1990
- 1990-11-16 JP JP31254190A patent/JP2523985B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2696873A1 (fr) * | 1992-10-09 | 1994-04-15 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour sa fabrication. |
| US5486710A (en) * | 1992-10-09 | 1996-01-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5585289A (en) * | 1992-10-09 | 1996-12-17 | Mitsubishi Denki Kabushiki Kaisha | Method of producing metal semiconductor field effect transistor |
| JPH07235666A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 半導体装置及びその製造方法 |
| EP1131849A2 (en) * | 1998-09-29 | 2001-09-12 | Raytheon Company | Pseudomorphic high electron mobility transistors |
| EP1131849A4 (en) * | 1998-09-29 | 2002-10-28 | Raytheon Co | PSEUDOMORPHIC TRANSISTORS WITH HIGH ELECTRON MOBILITY |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2523985B2 (ja) | 1996-08-14 |
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