FR2696873A1 - Transistor à effet de champ et procédé pour sa fabrication. - Google Patents

Transistor à effet de champ et procédé pour sa fabrication. Download PDF

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Abstract

L'invention concerne un transistor à effet de champ, ayant une structure d'un drain légèrement dopé. Selon l'invention, il comprend un substrat (1) semi-isolant en GaAs ayant une surface, des électrodes de source (2), de porte (4) et de drain (3) sur la surface du substrat (1), une région (6) en GaAs à faible concentration en porteurs disposée dans le substrat (1) en dessous de l'électrode de porte (4), des régions en GaAs à concentration intermédiaire en porteurs (7) disposées dans le substrat (1) sur les côtés opposés de et en contact avec la région (6), des régions en GaAs à forte concentration à porteurs (8a, 8b) disposées dans le substrat (1), contactant les régions (7) et se trouvant en dessous des électrodes de source et de drain (2, 3) et des régions en GaAs (5) ayant une concentration en porteurs aussi élevée ou plus élevée que celle des régions (8a, 8b), disposées dans les régions (7) et atteignant la surface. L'invention s'applique notamment aux semi-conducteurs.

Description

La présente invention se rapporte à des transistors à effet de champ et,
plus particulièrement, à un transistor à effet de champ dans lequel une couche d'appauvrissement de surface qui est produite à proximité d'une électrode de porte et qui affecte les caractéristiques du dispositif est contrôlée pour supprimer un retard de la réponse impulsionnelle de la porte, une augmentation de la résistance de source (Rs) et une concentration du canal du fait d'un signal important d'entrée L'invention se rapporte également à un procédé de
fabrication de tels transistors à effet de champ.
La figure 7 est une vue en coupe illustrant un transistor à effet de champ typique à drain légèrement dopé (que l'on appellera ci-après LDD- FET) Sur la figure 7, le chiffre de référence 1 désigne un substrat semi-isolant en Ga As Une électrode de porte 4, une électrode de source 2 et une électrode de drain 3 sont disposées sur le substrat 1 en Ga As Une région en Ga As à faible concentration en porteurs du type N (que l'on appellera ci-après région en Ga As du type n) 6, servant de région de canal, est disposée dans le substrat 1 en Ga As, se trouvant en dessous de l'électrode de porte 4 Des régions en Ga As à forte concentration en porteurs du type N (que l'on appellera ci-après régions en Ga As du type n+) 8 a et 8 b, servant de régions de source et de drain, sont disposées dans le substrat en Ga As, en se trouvant en dessous de l'électrode de source 2 et de l'électrode de drain 3, respectivement Des régions en Ga As ayant une concentration intermédiaire en porteurs du type N (que l'on appellera ci-après régions en Ga As du type n') 7 sont disposées entre les régions de source et de drain 8 a et 8 b en
Ga As du type n+ entourant la région 6 en Ga As du type n.
Les figures 8 (a) à 8 (d) sont des vues en coupe illustrant schématiquement une méthode de fabrication du LDD -FET de la figure 7 Sur
ces figures, le chiffre de référence 9 désigne un film en Si ON.
Initialement, comme cela est illustré à la figure 8 a, des ions de Si sont implantés dans le substrat en Ga As semi-isolant 1 pour former la région active 6 du type n Alors, l'électrode de porte 4 est formée sur une partie de la région
active 6 en utilisant un métal réfractaire tel que W Si (siliciure de tungstène).
A l'étape de la figure 8 (b), en utilisant l'électrode de porte 4 comme
masque, les ions de Si sont implantés pour former la région 7 du type n'.
A l'étape de la figure 8 (c), un fdm de Si ON est déposé sur l'électrode de porte 4 et sur la région 7 du type n' et des ions de Si sont implantés pour former
la région 8 du type n±
2 2696873
Après élimination du film 9 en Si ON, les électrodes 2 et 3 de source et de drain sont formées sur la région 8 du type n+ avec un espacement prescrit,
pour compléter le LDD-FET comme montré sur la figure 8 (d).
La figure 9 est une vue en coupe illustrant un FET conventionnel ayant un évidement de porte (que l'on appellera ci-après FET à porte évidée) Sur la figure 9, les mêmes chiffres de référence que sur la figure 7 désignent des pièces
identiques ou correspondantes Le chiffre de référence 10 désigne un évidement.
Les figures 10 (a)-10 (d) illustrent des étapes de procédé pour fabriquer le FET
de la figure 9.
Initialement, comme cela est illustré à la figure 10 (a) des ions de Si sont implantés dans une région prescrite d'un substrat 1 en Ga As semiisolant pour former un semi-conducteur 6 du type N et une couche de semiconducteur 8 du
type n+.
A l'étape de la figure 1 Ob, les électrodes de source et de drain 2 et 3 sont formées sur la couche 8 de semi-conducteur du type n+ avec un espacement prescrit. Alors, un film en résist est déposé sur toute la surface et une ouverture est formée à la partie centrale du film en résist En utilisant le film en résist comme masque, des portions des couches de semi-conducteurs 6 et 8 sont enlevées en les attaquant, pour former un évidement 10 d'une profondeur
prescrite, comme le montre la figure 10 (c).
Enfin, une électrode de porte 4 est formée dans l'évidement 10 pour
compléter le FET montré à la figure 10 (d).
Dans le LDD-FET de la figure 7 et le FET à porte évidée de la figure 9 qui ont été décrits ci-dessus, comme la concentration de surface de la couche active 6 est faible, la couche d'appauvrissement de surface est épaisse et est affectée de manière néfaste par les états de surface, avec pour résultat un retard de la réponse impulsionnelle de porte non souhaitable pendant un fonctionnement à haute fréquence, une augmentation de la résistance de source Rs et une concentration du canal au moment d'un signal important d'entrée Ces problèmes seront décrits en détail en se réfèrent au FET à porte évidée en
utilisant la figure 11.
Sur la figure 11, des états de surface de grande densité 20 à la surface de la couche 6 de canal en Ga As sont placés au centre de la bande défendue en Ga As et répètent la capture des électrons et l'émission des électrons selon les variations de la polarisation de porte Vgs La constante de temps de l'émission d'électrons est d'environ plusieurs millisecondes et aucune émission d'électrons ne suit la capture des électrons dans la bande des hautes fréquences comme une bande des microondes Cependant, comme la constante de temps de la capture des électrons est considérablement plus courte que la constante de temps de l'émission des électrons, il reste une grande quantité d'électrons capturés à la surface, à proximité de la porte 4 pendant les grandes amplitudes de Vgs, qui est stationnaire en tant que dispositif de sortie à l'état haut Par conséquent, la ouche d'appauvrissement de surface 19 à proximité de la porte 4, se dilate Si la couche de canal 6 est bloquée par la couche d'appauvrissement 21 au moment des transitoires ou analogues, comme le montre la figure 11, le FET se trouve défavorablement mis hors circuit Même si le FET reste à l'état passant, la couche d'appauvrissement 19 provoque une concentration du canal c'est- à-dire que la couche d'appauvrissement rétrécit le canal entre la surface en Ga As et le substrat 1 avec pour résultat une mauvaise linéarité des caractéristiques d'entrée sortie et une faible saturation de sortie Par ailleurs, dans le cas d'une entrée
d'une seule impulsion, il se produit un retard à la porte.
La figure 18 est une vue en coupe illustrant un FET conventionnel ayant une structure d'évidement de porte Sur cette figure, le chiffre de référence 21 désigne un substrat en Ga As Une couche active 22 du type N est disposée sur le substrat 1 en Ga As Une couche active 23 du type n+ est disposée sur la couche active 22 du type n Une électrode de source 27 et une électrode de drain 26 sont
disposées sur la couche active 23 du type n+ en étant espacées l'une de l'autre.
Un évidement 30 est formé en attaquant des portions des couches actives 22 et 23 du type N et du type n+ Une structure de porte en forme de T comprenant une électrode de porte inférieure 28 en W Si et une électrode de porte supérieure 29 en Au est disposée sur une partie de la couche active 22 du type N dans l'évidement 30 La totalité de la surface de la structure, à l'exception des électrodes de source et de drain 26 et 27 est couverte de films 41 et 42 en Si ON
qui sont formées par CVD (dépôt chimique en phase vapeur).
Les étapes de procédé pour fabriquer le FET de la figure 18 sont illustrées aux figures 19 (a)-19 (h) Sur ces figures, les mêmes chiffres de référence que sur la figure 18 désignent les mêmes pièces Le chiffre de référence 31 désigne un film de résist, le chiffre 32 désigne un film en Si O 2 et le chiffre 33 désigne une paroi latérale en Si O. Initialement, des ions sont implantés dans le substrat en Ga As 21 pour former la couche active 22 du type N et la couche active 23 du type n+ Alors, un film 32 en Si O 2 et un film 31 en résist sont déposés en succession sur la couche de semi-conducteur 23 et un motif d'évidement est formé dans le film de
résist 31 (figure 19 (a)).
En utilisant le film de résist 31 comme masque, on enlève en l'attaquant une portion du film 32 en Si O 2 Alors, en utilisant le film de résist 31 et le film en Si O 2 32 comme masque, des portions des couches de semi-conducteurs 23 et 22 sont enlevées en les attaquant pour former un évidement 30 d'une profondeur
prescrite (figure 19 (b)).
Après avoir enlevé le film de résist 31, on dépose un film 33 en Si O 2
dans l'évidement 30 et sur le film 32 en Si O 2 (figure 19 (c)).
Alors, le film 33 en Si O 2 est sélectivement attaqué pour former des
parois latérales 33 a dans l'évidement 30 (figure ( 19 d)).
Un film 28 en W Si et un film 29 en Au sont disposés en succession sur la surface du fond de l'évidement 30, sur les parois latérales 33 a et sur le film 32
en Si O 2 (figure 19 (e)).
Un motif de résist 31 est formé sur le film 29 en Au opposé à l'évidement 30 et le film 29 en Au et le film 28 en W Si sont attaqués en utilisant
le motif de résist 31 comme masque (figure 19 (f)).
Après avoir enlevé le motif de résist 31, les parois latérales 33 a en Si O 2
et le film 32 en Si O 2 sont complètement enlevés en les attaquant (figure 19 (g)).
Pour terminer le FET, les électrodes de source et de drain 26 et 27 sont
formées sur la couche active 23 du type n+ (figure 19 (h)).
La figure 20 est une vue en coupe du FET à évidement de porte pendant un fonctionnement à grande amplitude Sur la figure 20, le chiffre de référence désigne une couche d'appauvrissement à l'état non passant du FET, le chiffre de référence 36 désigne la couche d'appauvrissement à l'état passant et le chiffre
37 désigne la couche d'appauvrissement à l'état transitoire.
On donnera une description du fonctionnement de ce FET en supposant
que la source est à la masse Lorsqu'une tension négative est appliquée à la porte du FET, c'est-à-dire quand le FET est à l'état passant, la couche d'appauvrissement s'étend à partir de l'électrode de porte Quand une tension positive est appliquée à la porte, c'est-à-dire quand le FET est à l'état non passant, la couche d'appauvrissement se réduit En utilisant cette opération, la puissance électrique appliquée à l'électrode de porte ( 28 et 29) est amplifiée et drainée de l'électrode de drain 27 Cependant, pendant un fonctionnement à haute fréquence et grande amplitude, comme les électrons sont capturés par les états de surface à haute densité à la surface en Ga As, la couche
d'appauvrissement opposée à l'électrode de porte s'étend et le canal est rétréci.
Dans le LDD-FET et les FET à porte évidée ci-dessus décrits, comme la concentration de surface de la couche active est faible, la couche d'appauvrissement de surface est épaisse et est affectée de manière néfaste par les états de surface, avec pour résultat un retard de la réponse impulsionnelle de porte non souhaitable pendant un fonctionnement à haute fréquence, une augmentation de la résistance de source Rs et une concentration du canal au moment d'un grand signal d'entrée En particulier, pendant un fonctionnement à haute fréquence et grande amplitude, la concentration du canal affecte de façon néfaste la linéarité des caractéristiques d'entrée-sortie et réduit le pouvoir de saturation Par ailleurs, le retard à la porte qui se produit au moment de l'entrée
d'une seule impulsion, devient considérable.
La présente invention a pour objet de procurer un FET o l'épaisseur de la couche d'appauvrissement de surface est contrôlée pour réduire l'influence de la couche d'appauvrissement sur les caractéristiques du dispositif afin de supprimer ainsi le retard de la réponse impulsionnelle de porte pendant un fonctionnement à haute fréquence, l'augmentation de la résistance de source Rs
et la concentration du canal au moment d'un signal important d'entrée.
La présente invention a pour autre objet de procurer un procédé de
fabrication d'un tel FET.
Selon un premier aspect de la présente invention, dans un procédé de fabrication d'un FET ayant une structure LDD (Drain Légèrement Dopé), des ions sont implantés dans une couche active à une faible énergie d'accélération jusqu'à une forte concentration en utilisant une électrode de porte ou une électrode de porte factice qui est formée sur la couche active en tant que masque afin de former des régions minces à forte concentration en porteurs à la surface de la couche active sur les côtés opposés de l'électrode de porte ou de porte factice Dans le FET ainsi fabriqué, comme la couche d'appauvrissement de surface est confinée dans les régions à forte concentration en porteurs à la surface de la couche active, les influences de la couche d'appauvrissement et des états de surface sur les caractéristiques du dispositif sont réduites, et donc le retard de la réponse impulsionnelle de porte, l'augmentation de la résistance de source et la concentration du canal au moment d'un signal important d'entrée
sont supprimées.
Selon un deuxième aspect de la présente invention, dans un procédé de fabrication d'un FET ayant un évidement de porte, des ions sont implantés dans une couche active à une faible énergie daccélération jusqu'à une forte concentration en utilisant, comme masque, une électrode de porte factice qui est formée sur la couche active dans l'évidement, et ainsi, il se forme des régions minces à forte concentration en porteurs à la surface de la couche active sur les côtés opposés de l'électrode de porte Dans le FET ainsi fabriqué, comme la couche d'appauvrissement de surface est confinée dans les régions minces à forte concentration en porteurs à la surface de la couche active, les influences de la couche d'appauvrissement et des états de surface sur les caractéristiques du dispositif sont réduites et cela supprime le retard de la réponse impulsionnelle de porte, et l'augmentation de la résistance de source et la concentration du canal
au moment d'un grand signal d'entrée.
Selon un troisième aspect de la présente invention, dans un FET ayant une électrode de porte évidée, des régions à forte concentration en porteurs sont sélectivement disposées dans une couche active à proximité de l'électrode de porte Par conséquent, la forme de la couche d'appauvrissement de surface est contrôlée par les régions à forte concentration en porteurs et les influences de la couche d'appauvrissement pendant le fonctionnement et des états de surface sur les caractéristiques du dispositif sont réduites, et donc le retard de l'impulsion de porte est supprimé, la linéarité des caractéristiques d'entrée-sortie est améliorée
et la puissance de sortie à la saturation est accrue.
Selon un quatrième aspect de la présente invention, dans un procédé de fabrication d'un FET ayant une structure évidée, une porte factice formée sur une couche active dans la région évidée est utilisée pour la formation de la structure évidée et l'implantation dions est effectuée en utilisant la porte factice et les parois latérales en Si O 2 de l'évidement comme masque pour sélectivement former des régions à forte concentration en porteurs à proximité de l'électrode
de porte.
L'invention sera mieux comprise et d'autres buts, caractéristiques, détails
et avantages de celle-ci apparaîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est une vue en coupe illustrant un LDD-FET selon un premier mode de réalisation de la présente invention; les figures 2 (a)-2 (d) sont des vues en coupe illustrant des étapes d'un procédé de fabrication du LDD-FET de la figure 1; la figure 3 est une vue en coupe illustrant un FET à porte évidée selon un deuxième mode de réalisation de la présente invention; les figures 4 (a)-4 (e) sont des vues en coupe transversale illustrant des étapes du procédé de fabrication du FET de la figure 3; la figure 5 est une vue en coupe transversale illustrant un FET à porte évidée selon un troisième mode de réalisation de la présente invention; -les figures 6 (a)-6 (d) sont des vues en coupe illustrant des étapes du procédé de fabrication du FET de la figure 5; la figure 7 est une vue en coupe illustrant un LDD-FET conventionnel; les figures 8 (a)- 8 (d) sont des vues en coupe illustrant des étapes du procédé de fabrication du LDD-FET de la figure 7; la figure 9 est une vue en coupe illustrant un FET conventionnel à porte évidée; les figures 10 (a)-10 (d) sont des vues en coupe transversale illustrant un procédé de production du FET de la figure 9; la figure 11 est une vue en coupe expliquant les problèmes posés par le FET à porte évidée conventionnel de la figure 9; la figure 12 est une vue en coupe illustrant un FET à porte évidée selon un quatrième mode de réalisation de la présente invention; les figures 13 (a)-13 (f) sont des vues en coupe illustrant les étapes du procédé de fabrication du FET de la figure 12, la figure 14 est une vue en coupe illustrant le FET à porte évidée de la figure 12 pendant un fonctionnement à grande amplitude; la figure 15 est une vue en coupe illustrant un FET ayant une structure dun évidement à deux étages selon un cinquième mode de réalisation de la présente invention; la figures 16 (a)-16 (g) sont des vues en coupe illustrant les étapes du procédé de fabrication du FET de la figure 15; la figure 17 est une vue en coupe illustrant le FET de la figure 15 pendant un fonctionnement à grande amplitude; la figure 18 est une vue en coupe illustrant un FET à porte évidée conventionnel; les figures 19 (a)-19 (h) sont des vues en coupe d'un procédé de fabrication du FET de la figure 18; la figure 20 est une vue en coupe illustrant le FET de la figure 18
pendant un fonctionnement à grande amplitude.
La figure 1 est une vue en coupe illustrant un LDD-FET selon un premier mode de réalisation de la présente invention Sur la figure 1, le chiffre de référence 1 désigne un substrat en Ga As Une électrode de porte 4, une électrode de source 2 et une électrode de drain 3 sont disposées sur le substrat 1 en Ga As Une région en Ga As à faible concentration en porteurs du type N (que l'on appellera ci-après région en Ga As du type n) 6, servant de région de canal, est disposée dans le substrat 1 en Ga As en se trouvant en dessous de l'électrode de porte 4 La profondeur de la région en Ga As 6 du type n, à partir de la surface du substrat 1 est de 100 150 nm Des régions en Ga As à forte concentration en porteurs du type N (que l'on appellera ci-après régions en Ga As du type n+) 8 a et 8 b, servant de régions de source et de drain, sont disposées dans le substrat 1, en Ga As en se trouvant en dessous de l'électrode de source 2 et de l'électrode de drain 3, respectivement La profondeur de ces régions 8 a et 8 b du type n+ à partir de la surface est de 400 500 nm Des régions en Ga As à concentration intermédiaire du type N (que l'on appellera ci-après régions en Ga As du type n') 7 sont disposées entre les régions de source et de drain 8 a et 8 b en Ga As du type n+ entourant la région 6 en Ga As du type n La profondeur de ces régions en Ga As 7 du type n', à partir de la surface, est de 200 250 Dm Des régions en Ga As à très forte concentration en porteurs du type N (que l'on appellera ci- après régions en Ga As du type n++) 5 sont disposées dans les régions 7 du type n' et les régions 8 a et 8 b du type n+ sur les côtés opposés de l'électrode de porte 4 pour atteindre la surface du substrat 1 La profondeur de
ces régions 5 en Ga As du type n++, à partir de la surface, est de 30 50 mn.
Les figures 2 (a)-(d) sont des vues en coupe illustrant un procédé de fabrication du FET de la figure 1 sur ces figures, le chiffre de référence 9
désigne un film en Si ON.
Initialement, comme cela est illustré à la figure 2 (a), des ions de Si sont sélectivement implantés dans le substrat semi-conducteur 1, à une énergie d'accélération de 40 Ke V, pour former une région 6 du type N ayant une concentration en porteurs de 1 5 x 1017 cm-3 et une profondeur de 150 mn Alors, un métal réfractaire, tel que W Si, est déposé sur la région de semi-conducteur 6 du type N et reçoit un motif pour former une électrode de
porte 4 De préférence, la longueur de la porte est de 0,35 1,0 gm.
A l'étape de la figure 2 (b), en utilisant l'électrode de porte 4 comme masque, des ions de Si sont implantés à une énergie daccélération de 60 80 Ke V pour former les régions 7 du type n' ayant une concentration en porteurs de 3 8 x 1017 cm -3 et une profondeur de 200 300 nm et subséquemment, les ions de Si sont implantés à une faible énergie d'accélération de 10 30 Ke V pour former les régions du type n++ 5 ayant une concentration en porteurs de
8 15 x 1017 cm-3 et une profondeur de 30 50 nm.
Alors, un film 9 en Si ON est déposé sur toute la surface, comme le montre la figure 2 (c), et des ions de Si sont implantés à travers le film 9 en Si ON à une énergie d'accélération de 150 170 Ke V pour former les régions 8 du type n+ ayant une concentration en porteurs de 8 12 x 1017 cm-3 et une profondeur de 400 500 nm. Après élimination du film 9 en Si ON, le substrat est recuit à 800 900 'C pendant 5 30 minutes Alors, des électrodes de source et de drain 2 et 3 comprenant Ni/Au Ge sont formées sur les régions 5 du type n++ en étant
espacées l'une de l'autre, pour compléter le FET tel que montré à la figure 2 (d).
Bien que la concentration en porteurs de la région 5 du type n+ soit plus importante que celle de la région 8 du type n+, la région 5 du type n + peut être de la même concentration en porteurs que la région 8 du type n+ Dans ce cas,
les régions 5 du type n| ne sont présentes que sur les régions 7 du type n'.
Selon le premier mode de réalisation de la présente invention, comme les régions 5 à très forte concentration en porteurs du type n++ sont présentes à la surface des régions 7 et 8 du type n' et du type n+, une couche d'appauvrissement créée à proximité de l'électrode de porte s'étend dans les régions 5 à forte concentration en porteur du type n+, c'est-à-dire que l'extension de la couche d'appauvrissement est restreinte dans les régions 5 du type n++ Par conséquent, la région de canal n'est pas rétrécie du fait de la couche d'appauvrissement, et la linéarité des caractéristiques d'entrée sortie, pendant un fonctionnement à grande amplitude, est améliorée et on évite le
retard de porte.
Par ailleurs, la demande de brevet publiée au Japon No 2-222549 révèle un FET en Ga As comportant des électrodes de porte, de source et de drain qui sont disposées sur une surface d'une couche active de porteurs, o une région de grande résistance est formée dans la couche active de porteurs en implantant des ions qui peuvent augmenter la résistance de la couche active de porteurs à partir de la surface et un film de passivation est formé sur la région de forte résistance, l'épaisseur de la couche d'appauvrissement de surface qui affecte la résistance en série de la couche active de porteurs étant ainsi déterminée par la région de forte résistance et la couche active de porteurs Dans cette structure, comme l'épaisseur de la couche d'appauvrissement de surface est fixe quelle que soit la qualité du film de passivation, les résistances en série entre les électrodes de source et de porte et entre les électrodes de porte et de drain sont constantes avec pour résultat des caractéristiques électriques stables du FET Afin d'obtenir un fonctionnement à grande amplitude de ce FET, une polarisation positive doit
être appliquée à l'électrode de porte pour réduire la couche dappauvrissement.
Cependant, dans ce FET, comme la région de forte résistance est présente autour de la porte, la couche dappauvrissement est grande et fixe, c'està-dire qu'elle ne diminue pas, donc le fonctionnement du FET est affecté de manière néfaste par les états de surface comme décrit par rapport à la figure 11. Dans le FET selon le premier mode de réalisation de la présente invention, on ne forme pas la couche dappauvrissement de surface à une épaisseur fixe en utilisant la couche de haute résistance mais l'extension de la couche dappauvrissement de surface est restreinte dans les régions 5 à très forte concentration en porteurs du type n++ qui sont formées à la surface des régions actives 7 et 8, et ainsi cela permet de contrôler l'épaisseur de la couche dappauvrissement de surface Par conséquent, le fonctionnement à grande amplitude du FET est possible et le retard de la réponse impulsionnelle de porte pendant un fonctionnement à haute fréquence, l'augmentation de la résistance de source Rs et la concentration du canal au moment d'un grand signal d'entrée
sont contrôlées en toute fiabilité.
Tandis que, dans le premier mode de réalisation ci-dessus décrit, les régions 5 à très forte concentration en porteurs du type n++ sont formées en utilisant l'électrode de porte 4 comme masque, ces régions 5 peuvent être formées en utilisant une porte factice comme masque, qui est remplacée par une
électrode de porte après formation des régions 5 du type n+.
La figure 3 est une vue en coupe transversale illustrant un FET à porte évidée selon un deuxième mode de réalisation de la présente invention Sur la figure 3, le chiffre de référence 1 désigne un substrat semi- isolant en Ga As Le substrat 1 en Ga As a un évidement 10 d'environ 180 nm de profondeur, à partir de la surface Une région 6 en Ga As à faible concentration en porteurs du type n servant de canal, est disposée dans le substrat 1 en Ga As opposée à l'évidement La profondeur de la région en Ga As du type N 6 à partir du fond de l'évidement 10 est de 100 150 nm Des régions 8 en Ga As à forte concentration en porteurs du type nr, servant de régions de source et de drain, sont disposées dans le substrat en Ga As aux côtés opposés de et en contact avec la région de canal 6 en Ga As du type n La profondeur des régions 8 en Ga As du type n+, à partir de la surface du substrat 1, est de 400 500 nm Une électrode de porte 4 est disposée dans l'évidement 10 contactant la région 6 en Ga As du type n Des régions 5 en Ga As à très forte concentration en porteurs du type n++ sont disposées à la surface des régions 8 en Ga As du type n+ et de la région 6 en
Ga As du type n, à l'exception d'une partie en dessous de l'électrode de porte 4.
Les électrodes de source et de drain 2 et 3 sont disposées sur les régions 5 en
Ga As du type n++ en étant espacées l'une de l'autre.
Un procédé de fabrication du FET de la figure 3 est illustré aux figures 4 (a)-4 (e) Sur ces figures, le chiffre de référence 11 désigne un film en Si O, le chiffre 12 désigne un film en résist et le chiffre 13 désigne une porte factice en Sio. Initialement, comme cela est illustré à la figure 4 (a), un motif 11 du film en Si O est formé sur une partie du substrat semi-conducteur 1 o doit être formé un évidement de porte En utilisant le motif en Si O comme masque, des ions de Si sont implantés dans le substrat 1 à une énergie d'accélération de 150 170 Ke V pour former la région 8 a en Ga As du type n+ ayant une concentration en porteurs de 2,5 3,0 x 1017 cm-3 et une profondeur de 400 500 nm, à partir de
la surface. A l'étape de la figure 4 (b), un film de résist est déposé sur toute la
surface et est réattaqué pour exposer le film 11 en Si O et ensuite, le film 11 en Si O est enlevé dans un procédé d'attaque en phase humide en utilisant un sulfate de peroxyde d'hydrogène comme agent d'attaque, pour laisser un motif de résist 12. A l'étape de la figure 4 (c), en utilisant le motif de résist 12 comme masque, le substrat semi- conducteur 1 est attaqué au moyen de l'agent d'attaque de sulfate de peroxyde d'hydrogène pour former l'évidement 10 d'une largeur de 0,7 1, 5 plm et d'une profondeur d'environ 180 nm Comme le montre la figure 4 (c), la surface latérale de l'évidement 10 est formée de deux plans dans des directions différentes Ainsi, on obtient une forme souhaitée de l'évidement en
contrôlant de manière appropriée le rapport de composition de l'agent d'attaque.
Ensuite, en utilisant le motif de résist 12 comme masque, des ions de Si sont implantés dans le substrat 1 à une énergie d'accélération de 40 Ke V pour former la région 6 en Ga As du type N ayant une concentration en porteurs de
1,0 2,0 x 107 cm-3 et une profondeur de 100 150 nm.
Alors, une porte factice en Si O est formée sur une partie de la région active 6 qui est exposée dans l'évidement 10, par une technique de levage, en utilisant un film de Si O En utilisant cette porte factice 13 en Si O comme masque, des ions de Si sont implantés à une faible énergie d'accélération de 30 Ke V pour former les régions 5 du type n++ à la surface interne de l'évidement 10 et à la surface supérieure des régions 8 du type n+, lesquelles régions 5 du type n++ ont une relativement forte concentration en porteurs de il 8 15 x 1017 cm-3 et une profondeur de 30 50 nm, à partir de la surface
(figure 4 (d)).
Le substrat est recuit à 800 9000 C pendant 5 30 minutes pour activer les ions implantés Alors, un film de résist (non représenté) est déposé sur le substrat et est amolli à la chaleur de manière que la porte factice 13 en Si O soit complètement couverte du film de résist avec ensuite élimination de la porte factice 13 en Si O, pour former une ouverture dans le film de résist Alors, une couche en métal comprenant Ti/Mo/Au est déposée dans l'ouverture du film de résist, et le film de résist et les portions le recouvrant de la couche de métal sont
enlevées par une technique de décollage, pour former l'électrode de porte 4.
Alors, des électrodes de source et de drain 2 et 3, comprenant Ni/Au Ge, sont formées sur les régions 5 en Ga As du type n++ avec un espacement
prescrit, pour compléter le FET de la figure 4 (e).
Dans le FET selon le deuxième mode de réalisation de la présente invention, comme les régions 5 à très forte concentration du type n+ sont présentes à la surface interne de l'évidement 10 sauf en une partie en dessous de l'électrode de porte et à la surface des régions 8 en Ga As du type n+, l'extension de la couche d'appauvrissement de surface à proximité de l'électrode de porte 4 est contrôlée, c'est-à-dire que l'extension de la couche d'appauvrissement de surface est restreinte dans les régions 5 du type n++ Par conséquent, la région de canal n'est pas rétrécie par la couche d'appauvrissement et la linéarité des caractéristiques d'entrée/sortie pendant un fonctionnement à grande amplitude est améliorée et le retard de porte est évité Par suite, le retard de la réponse impulsionnelle de porte pendant le fonctionnement à haute fréquence, l'augmentation de la résistance de source Rs et la concentration du canal au moment d'un grand signal d'entrée sont efficacement supprimés De plus, le FET avec l'évidement de porte de ce deuxième mode de réalisation a une plus forte résistance à la pression et une plus forte puissance que le LDD-FET du
premier mode de réalisation.
La figure 5 est une vue en coupe transversale illustrant un FET à porte évidée selon un troisième mode de réalisation de la présente invention Sur la figure 5, une région 6 en Ga As à faible concentration en porteurs du type N est disposée dans un substrat 1 en Ga As semi-isolant Une région 14 en In Ga As à forte concentration en porteurs du type n+ est disposée dans la région 6 en Ga As à faible concentration en porteurs du type n Les électrodes 16 et 17 de source et de drain, comprenant W Si, sont disposées sur des portions de la région 14 en In Ga As qui sont espacées l'une de l'autre Un évidement 10 traverse des portions de la région 6 en Ga As et de la région 14 en In Ga As Une électrode de porte 14 est disposée sur une partie de la région 6 en Ga As du type N exposée dans l'évidement 10 Des régions 5 en Ga As à très forte concentration en porteurs du type n++ sont disposées à la surface de la région 6 en Ga As du type N dans l'évidement 10 sauf à une partie o est présente l'électrode de porte 4 Des régions 15 en In Ga As à très forte concentration en porteurs du type nrt sont disposées à la surface de la région 14 en In Ga As du type n+ à l'exception des
portions o sont présentes les électrodes de source et de drain 16 et 17.
Le procédé de production du FET de la figure 5 est illustré aux figures
6 (a)-6 (d).
Initialement, comme cela est illustré à la figure 6 (a), la région 14 en In Ga As du type n+ ayant une concentration en porteurs de 8 à 15 x 1017 cm-3 est formée sur la région 6 en Ga As du type N avec une concentration en porteurs de 1 à 5 x 1017 cm-3 Des portions du substrat 1 en Ga As semi-isolant autres que ces régions actives 6 et 14 sont isolées en utilisant une séparation mésa et
un isolement.
A l'étape de la figure 6 (b), on dépose W Si sur la région 14 en In Ga As du type n+ et on forme un motif pour obtenir des électrodes espacées de source et de drain 16 et 17 Les électrodes de source et de drain 16 et 17 en W Si
produisent des contacts ohmiques avec la région 14 en In Ga As du type n+ .
Alors, un film de résist (non représenté) est déposé sur la région 14 en In Ga As du type n+ et sur les électrodes de source et de drain 16 et 17 et un motif d'ouverture est formé dans le centre du film de résist En utilisant le film de résist comme masque, des portions des régions de semi-conducteur 14 et 6 sont attaquées avec le même agent d'attaque que celui utilisé au deuxième mode de réalisation pour former un évidement 10 d'une profondeur souhaitée qui dépend de la durée d'attaque (figure 6 (c)) De préférence, la profondeur de
l'évidement 10 est d'environ 180 nm.
Alors, une porte factice 13 en Si O est formée sur une partie de la région active 6 dans l'évidement 10 En utilisant la porte factice 13 et les électrodes 16 et 17 de source et de drain comme masques, des ions de Si sont implantés, de la surface, à une faible énergie d'accélération de 15 30 Ke V pour former les régions 15 en In Ga As du type n++ et les régions 5 en Ga As du type n++ ayant
une forte concentration en porteurs de 8 15 x 1017 cm 73 (figure 6 (c)).
Cependant, une concentration la plus élevée possible en porteurs de ces régions du type n++ est de 60 x 1017 cm 73 De préférence, ces régions du type n++ ont 50 nm d'épaisseur Bien que ces régions 5 et 15 du type n++ doivent être formées sur la surface interne de l'évidement 10 à l'exception de la partie se trouvant en dessous de la porte factice 13, les régions 15 du type n++ à la surface supérieure de la couche 14 en In Ga As du type ni peuvent être plus courtes que ce qui est montré à la figure 5 si elles ne sont formées qu 'à proximité des bords opposés de l'évidement 10. Alors, le substrat est recuit entre 800 et 900 'C pendant 5 à 30 minutes pour activer les ions implantés Alors, un film de résist (non représenté) est déposé sur le substrat et est amolli à la chaleur de manière que la porte factice 13 soit complètement couverte du film de résist avec ensuite enlèvement de la
porte factice 13 pour former une ouverture dans le film de résist.
Alors, une couche en métal composée de Ti/Mo/Au est déposée sur le film de résist pour remplir l'ouverture dans ce film Alors, le film de résist et les portions le recouvrant de la couche en métal sont enlevés par technique de
décollage, pour laisser les électrodes de porte 4 (figure (d)).
Selon ce troisième mode de réalisation de la présente invention, comme dans les premier et deuxième ci-dessus décrits, les régions 15 et 5 à très forte concentration du type n++ contrôlent l'extension de la couche d'appauvrissement de surface à proximité de l'électrode de porte Par conséquent, le canal n'est pas rétréci par la couche d'appauvrissement et la linéarité des caractéristiques d'entrée/sortie pendant un fonctionnement de grande amplitude est améliorée et le retard de porte est évité De plus, comme la couche 14 en In Ga As du type n+ est présente sur la couche 6 en Ga As du type n, on peut employer W Si, qui n'est pas en contact ohmique avec Ga As mais est en contact ohmique avec In Ga As, comme matériau des électrodes de source et
de drain.
La figure 12 est une vue en coupe illustrant un FET ayant une région à forte concentration en porteurs à proximité d'une électrode de porte selon un quatrième mode de réalisation de la présente invention Sur la figure, le chiffre de référence 21 désigne un substrat en Ga As ayant un évidement 30 Des régions actives 22 du type N sont disposées dans le substrat 21 en Ga As en étant espacées Des régions actives 23 du type n+ sont disposées sur les régions actives 22 du type n Une électrode de porte comprenant une couche inférieure
28 en W Si et une couche 29 supérieure en Au est disposée dans l'évidement 30.
Une électrode de source 27 et une électrode de drain 26 sont disposées sur les régions actives 23 du type n+ en étant espacées Une région active 25 du type n est disposée dans le substrat 1 en Ga As, opposée à l'électrode de porte Des régions actives 24 du type n' sont disposées sur les côtés opposés et en contact
avec la région active 25 du type n.
Un procédé de fabrication du FET de la figure 12 est illustré aux figures 13 (a)-13 (f) Sur ces figures, le chiffre de référence 31 désigne un film de résist, le chiffre 32 désigne un film de Si O 2, le chiffre 33 désigne une porte factice en
Si O 2 et le chiffre 34 désigne des parois latérales en Si O 2 Les régions actives ci-
dessus décrites 22 à 25 sont formées par implantation d'ions et les énergies et les doses des ions implantés sont montrées au Tableau 1 qui suit Les épaisseurs et les concentrations des porteurs des régions respectives sont montrées au Tableau
2 qui suit.
De plus, le recuit du substrat après implantation d'ions est effectué à
800-850 C pendant 15 45 minutes.
Tableau 1.
Energie d'implantation Dose Région N 22 150 170 Ke V 1,0 1,5 x 1013 cm-2 Région n+ 23 30 50 Ke V 6 8 x 1012 cm-2 Région n' 24 40 60 Ke V 5 10 X 1012 cm-2 Région N 25 30 60 Ke V 4 8 x 1012 cm-2
Tableau 2.
On donnera une description du procédé de production.
Initialement, un film de résist 31 est formé sur une partie du substrat 21 en Ga As et des ions sont implantés dans le substrat 21 en utilisant le film de résist 31 comme masque pour former les régions actives 22 du type N et les
régions actives 23 du type n+ (figure 13 (a)).
Un film 32 en Si O 2 et un film de résist 31 sont déposés en succession sur la surface et un motif d'ouverture est formé dans le film 31 de résist, qui est suivi d'une attaque du film 32 en Si O 2 en utilisant le film de résist 31 comme
masque (figure 13 (b).
Alors, des portions latérales du film 32 en Si O 2, qui sont exposées dans
l'ouverture, sont enlevées en les attaquant (figure 13 (c)).
En utilisant le film de Si O 2 comme masque, une portion du substrat est enlevée en l'attaquant pour former un évidement 30 Alors, une porte factice 33 en Si O 2 est formée en utilisant une technique conventionnelle de décollage
(figure 13 (d)).
En utilisant la porte factice 33 en Si O 2 et le film 32 en Si O 2 comme masque, des ions sont implantés pour former les régions actives 24 du type n'
sur la figure 13 (d)).
Après avoir enlevé la porte factice 33 en Si O 2, la région active 25 du
type N est formée par implantation d'ions (figure 13 (e)).
Epaisseur Concentration en porteurs Région N 22 300 350 nm 2,0 2,5 x 1017 cm-3 Région n+ 23 50 80 nm 5 8 x 1017 cm-3 Région n'24 60 m 100 nm 3 8 x 1017 cm-3 Région N 25 50 100 nm 2 7 x 10 17 cm-3 Un film de Si O 2 est déposé sur la surface et est sélectivement attaqué pour former les parois latérales 34 Alors, un film de W Si 28 et un film de Au 29 sont déposés en succession sur les parois latérales 34 pour remplir complètement l'évidement 30 et un motif d'un résist prescrit (non représenté) est formé sur le film en Au opposé à l'évidement 30 En utilisant le motif de résist
comme masque, on attaque le film 28 en W Si et le film 29 en Au (figure 13 (f)).
Enfin, le film 32 en Si O 2 est enlevé en l'attaquant et les électrodes 27 et
26 de source et de drain sont formées sur les régions actives 23 du type n+.
La figure 14 est une vue en coupe illustrant ce FET pendant son fonctionnement, o le chiffre de référence 35 désigne une couche d'appauvrissement à l'état non passant, le chiffre 36 désigne la couche d'appauvrissement à l'état passant et le chiffre 37 désigne la couche
d'appauvrissement à l'état transitoire.
Dans le FET à porte évidée selon le quatrième mode de réalisation de la présente invention, comme les régions 24 à forte concentration en porteurs du type n', disposées à proximité de l'électrode de porte, réduisent la couche d'appauvrissement de surface, l'extension de la couche d'appauvrissement due aux états de surface pendant un fonctionnement à haute fréquence et de grande
amplitude est supprimée et la concentration du canal est également supprimée.
La figure 15 est une vue en coupe illustrant un FET évidé à deux étages ayant une région de forte concentration en porteurs à proximité d'une électrode de porte, selon un cinquième mode de réalisation de la présente invention Sur la figure, la structure évidée en deux étages comprend un évidement supérieur
et un évidement inférieur 38.
Un procédé de fabrication de ce FET est schématiquement illustré aux
figures 16 (a)-16 (g).
Les étapes illustrées aux figures 16 (a)-16 (d) sont identiques à celles déjà
décrites pour les figures 13 (a)-13 (d) et, par conséquent, aucune description ne
sera répétée.
A l'étape de la figure 16 (e), un film de résist 31 est déposé sur toute la surface de manière que des espaces sur les côtés opposés de la porte factice 33, c'est-à-dire l'évidement supérieur 30, soient complètement remplis du film de résist Alors, la porte factice 33 en Si O 2 est enlevée et l'évidement inférieur 38
est formée par attaque (figure 16 (e)).
Après avoir enlevé le film de résist 31, les profondeurs de l'évidement inférieur 38 et de l'évidement supérieur 30 sont augmentées par attaque avec pour résultat une structure évidée à deux étages Ensuite, en utilisant le film isolant 31 comme masque, des ions sont légèrement implantés pour former la région active 5 du type N dont la concentration en porteurs est plus faible que celle des régions actives 24 du type n' mais un peu plus forte que celles de la
région active 22 du type N (figure 16 (f)).
Alors, un film de Si O 2 est déposé et attaqué pour former des parois
latérales 34 en Si O 2 sur les surfaces latérales opposées de la structure évidée.
Alors, un film 28 en W Si et un film 29 en Au, sont déposés en succession sur la surface inférieure de la structure évidée sur les parois latérales 34 et un motif de résist est formé sur le film 29 en Au opposé à la structure évidée En utilisant le motif de résist comme masque, le film 29 de Au et le film 28 de W Si sont attaqués pour former une électrode de porte (figure 16 (g)) Ensuite, le film 32 en Si O 2 et les parois latérales 34 en Si O 2 sont complètement enlevés en les attaquant. Pour compléter le FET de la figure 15, une électrode de source 27 et une
électrode de drain 26 sont formées sur les régions actives 23 du type n+.
La figure 17 est une vue en coupe illustrant le FET de la figure 15
pendant son fonctionnement.
Selon le cinquième mode de réalisation de la présente invention, dans le FET de la structure évidée à deux étages, comme les régions 24 à forte concentration en porteurs sont présentes à proximité de l'électrode de porte, cela réduit de manière significative les influences de la couche d'appauvrissement de surface sur les caractéristiques du dispositif Par conséquent, l'extension de la couche d'appauvrissement du fait des états de surface pendant un fonctionnement à haute fréquence et de grande amplitude est supprimée, et la
concentration du canal est également supprimée.

Claims (10)

REVENDICATIONS
1 Transistor à effet de champ ayant une structure d'un drain légèrement dopé caractérisé en ce qu'il comprend: un substrat en Ga As semi-isolant ( 1) ayant une surface, des électrodes de source ( 2), de porte ( 4) et de drain ( 3) disposées à la surface dudit substrat en Ga As semi- isolant ( 1), une région en Ga As à faible concentration en porteurs ( 6) disposée dans ledit substrat ( 1) en Ga As se trouvant en dessous de ladite électrode de porte ( 4), des régions en Ga As ( 7) à concentration intermédiaire en porteurs, disposées dans ledit substrat ( 1) sur les côtés opposés de et en contact avec ladite région à faible concentration en porteurs ( 6), des régions en Ga As à forte concentration en porteurs ( 8 a, 8 b) disposées dans ledit substrat ( 1), contactant lesdites régions à concentration intermédiaire ( 6) et se trouvant en dessous desdites électrodes de source et de drain ( 2, 3), et des régions en Ga As ( 5) ayant une concentration en porteurs aussi élevée que ou plus élevée que celle desdites régions à forte concentration ( 8 a, 8 b), disposées dans les régions à concentration intermédiaire ( 7) et atteignant la surface. 2 Procédé de fabrication d'un transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il consiste à: implanter sélectivement des ions dans le substrat en semi-isolant ( 1) en Ga As pour former la région à faible concentration en porteurs, former l'électrode de porte ( 4) sur une portion prescrite de la région à faible concentration, implanter des ions dans ledit substrat ( 1) en utilisant ladite électrode de porte ( 4) comme masque pour former les régions à concentration intermédiaire ( 7) précitées, former des parois latérales isolantes ( 9) sur les surfaces latérales opposées de l'électrode de porte ( 4), implanter des ions dans ledit substrat ( 1) en utilisant ladite électrode de porte ( 4) et lesdites parois latérales ( 9) comme masque, pour former les régions ( 8) à forte concentration sur les côtés opposés de et en contact avec lesdites régions à concentration intermédiaire ( 7), implanter des ions dans lesdites régions à concentration intermédiaire ( 7) et lesdites régions ( 8) à forte concentration à une faible énergie d'accélération jusqu'à une relativement forte concentration en utilisant l'électrode de porte ( 4) comme masque pour former des régions minces ( 5) ayant une concentration en porteurs plus importante que celle des régions à forte concentration en porteurs, et former des électrodes espacées de source et de drain ( 2, 3) sur les régions à forte concentration. 3 Procédé selon la revendication 2, caractérisé en ce qu'il consiste à: déposer un film isolant ( 9) en couche épaisse sur les surfaces latérales opposées de l'électrode de porte ( 4) et en couche mince sur la surface du substrat ( 1) en Ga As; et implanter des ions dans ledit substrat ( 1) à travers la portion mince du film isolant ( 9) en utilisant la portion épaisse dudit film isolant ( 9) et l'électrode de porte comme masque pour former les régions en Ga As à forte concentration
en porteurs ( 8).
4 Transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semi-isolant ( 1) en Ga As ayant un évidement prescrit ( 10), une électrode de porte ( 4) disposée dans ledit évidement ( 10), une région en Ga As à faible concentration en porteurs ( 6) disposée dans ledit substrat ( 1) et se trouvant en dessous de ladite électrode de porte ( 4), des premières régions en Ga As à forte concentration en porteurs ( 8) disposées dans ledit substrat ( 1) sur des côtés opposés de l'évidement ( 10) et en contact avec la région à faible concentration ( 6), des secondes régions en Ga As à forte concentration en porteurs ( 5) disposées à la surface de la région ( 6) en Ga As à faible concentration en porteurs dans l'évidement ( 10) à l'exception d'une partie en dessous de l'électrode de porte ( 4), et des électrodes espacées de source et de drain ( 2, 3) disposées sur les
premières régions à forte concentration en porteurs.
Transistor selon la revendication 4, caractérisé en ce qu'il comprend de plus des régions ayant une concentration en porteurs plus élevée que celle des premières régions à forte concentration en porteurs ( 8), qui sont disposées dans lesdites premières régions ( 8), atteignant les surfaces latérales opposées de
l'évidement ( 10) et la surface supérieure de portions desdites régions ( 8).
6 Procédé de fabrication d'un transistor à effet de champ selon l'une
quelconque des revendications 4 ou 5, caractérisé en ce qu'il consiste à:
former un film d'oxyde ( 11) sur une région du substrat ( 1) en Ga As o doit être formé l'évidement de porte, implanter des ions dans le substrat ( 1) en utilisant le film d'oxyde ( 11) comme masque pour former des régions de source et de drain ( 8) à forte concentration en porteurs, déposer un film de résist ( 12) sur la totalité de la surface et enlever le film d'oxyde ( 11) et la portion le recouvrant du film de résist ( 12) par une technique de décollage pour former une ouverture dans le film de résist ( 12), utiliser le film de résist ( 12) avec l'ouverture comme masque pour attaquer le substrat ( 1) afin de former un évidement ( 10), utiliser le film de résist ( 12) comme masque pour implanter des ions dans ledit substrat ( 1), à partir de la surface de l'évidement, pour former une région de canal ( 6) à faible concentration en Ga As, former une porte factice ( 13) sur une partie de la région ( 6) à faible concentration, dans l'évidement ( 10), implanter des ions dans la région ( 6) à faible concentration et les régions ( 8) à forte concentration en utilisant la porte factice ( 13) comme masque pour former les régions ( 5) ayant une concentration en porteurs aussi élevée que ou plus élevée que celle des régions à forte concentration ( 8), enlever la porte factice ( 13) et former une électrode de porte ( 4); et former des électrodes espacées de source et de drain ( 2, 3) sur les
régions à forte concentration ( 8).
7 Transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semi-isolant en Ga As ( 1) ayant une surface, une région en Ga As à faible concentration en porteurs ( 6) disposée dans ledit substrat ( 1), une région de semi-conducteur ( 14) en In Ga As à forte concentration en porteurs, disposée sur ladite région ( 6) et atteignant la surface, un évidement ( 10) traversant des portions de ladite région ( 6) et de ladite région ( 14), une électrode de porte ( 4) disposée dans l'évidement ( 10), des électrodes espacées de source et de drain ( 16, 17) disposées sur ladite région ( 14), et une région en Ga As à forte concentration en porteurs ( 5) disposée à la surface de la couche de Ga As ( 6) dans l'évidement ( 10) à l'exception d'une
partie en dessous de l'électrode de porte ( 4).
8 Transistor selon la revendication 7, caractérisé en ce qu'il comprend de plus des régions ( 15) en In Ga As ayant une concentration en porteurs plus importante que celle de la région ( 14) précitée, qui sont disposées dans ladite région ( 14) et qui atteignent les surfaces latérales opposées de l'évidement ( 10) et la surface supérieure de ladite couche ( 14), à l'exception des portions o sont
présentes lesdites électrodes de source et de drain ( 16, 17).
9 procédé de fabrication d'un transistor à effet de champ selon l'une
quelconque des revendications 7 ou 8, caractérisé en ce qu'il consiste à:
implanter sélectivement des ions dans le substrat semi-isolant ( 1) précité pour former la région en Ga As à faible concentration en porteurs, former la région ( 14) précitée sur ladite région ( 6), former les électrodes espacées précitées de source et de drain ( 16, 17) comprenant W Si, sur ladite région ( 14), former un film de résist avec une ouverture prescrite sur ladite région
( 14),
en utilisant le film de résist comme masque, attaquer des portions de ladite région ( 14) et de ladite région ( 6) pour former un évidement ( 10), former une porte factice ( 13) sur une partie de ladite région ( 6) dans l'évidement ( 10), implanter des ions, à partir de la surface, en utilisant la porte factice ( 13) et les électrodes de source et de drain ( 16, 17) comme masque pour former des régions ( 5, 15) ayant une concentration en porteurs aussi élevée que ou plus élevée que celle desdites régions ( 14) à la surface de ladite région ( 6) dans l'évidement ( 10) et la surface de ladite région ( 14); et
enlever ladite porte factice ( 13) et former l'électrode de porte ( 4).
Transistor à effet de champ, caractérisé en ce qu'il a une électrode de porte évidée ( 28, 29) ayant des régions ( 24) à forte concentration en porteurs qui
sont sélectivement formées à proximité de ladite électrode de porte ( 28, 29).
11 Transistor selon la revendication 10, caractérisé en ce que les régions ( 24) précitées sont formées en s'auto-alignant sur les côtés opposés de l'électrode de porte ( 28, 29) par implantation d'ions, en utilisant une porte
factice comme masque.
12 Procédé de fabrication d'un transistor à effet de champ, selon l'une
quelconque des revendications 10 ou 11, caractérisé en ce qu'il consiste à:
former un premier film de résist ( 31) sur une partie prescrite du substrat semi-conducteur ( 21) précité, implanter des ions dans ledit substrat ( 21) en utilisant ledit film de résist ( 31) comme masque, pour former les régions espacées de source et de drain ( 22) à une forte concentration en porteurs, attaquer une portion du substrat ( 21) en utilisant un film isolant formé opposé aux régions de source et de drain et ayant une ouverture prescrite, comme masque, pour former un évidement ( 30), former une porte factice ( 33) dans l'évidement ( 30) en utilisant une technique de décollage, implanter des ions dans le substrat semi-conducteur ( 21) en utilisant la porte factice ( 33) et le film isolant ( 32) comme masque pour former les régions à forte concentration en porteurs ( 24) à proximité de la porte factice, enlever ladite porte factice ( 33) et former l'électrode de porte ( 28, 29) et former les électrodes de source et de drain ( 27,26) sur les régions de
source et de drain ( 22), respectivement.
13 Procédé selon la revendication 12, caractérisé en ce qu'il consiste à former les régions à forte concentration en porteurs ( 24) en s'autoalignant sur les côtés opposés de la porte factice ( 33) en utilisant ladite porte ( 33) et le film
isolant ( 32) comme masque.
14 Transistor à effet de champ, caractérisé en ce qu'il comporte une électrode de porte ( 28, 29) disposée dans un évidement en deux étages ( 38, 30), ayant des régions à forte concentration en porteurs ( 24) qui sont sélectivement
formées à proximité de l'électrode de porte ( 28,29).
Procédé de fabrication du transistor selon la revendication 14, caractérisé en ce qu'il consiste à: former un premier film de résist ( 31) sur une partie prescrite du substrat semi-conducteur ( 21), implanter des ions dans ledit substrat semi-conducteur en utilisant le premier film de résist ( 31) comme masque pour former des régions espacées de source et de drain ( 22) à une forte concentration en porteurs, attaquer une portion du substrat ( 21) en utilisant un film isolant ( 32) formé face aux régions de source et de drain et ayant une ouverture prescrite comme masque pour former un premier évidement ( 30), former une porte factice ( 33) dans le premier évidement ( 30) en utilisant une technique de décollage, implanter des ions dans le substrat ( 21) en utilisant la porte factice ( 33) et le film isolant ( 32) comme masque pour former, avec auto-alignement, des premières régions à forte concentration en porteurs ( 24) sur les côtés opposés de la porte factice ( 33), déposer un second film en résist ( 31) dans le premier évidement ( 30); et enlever la porte factice ( 33), attaquer une partie du substrat ( 21) en utilisant le second film de résist comme masque pour former un second évidement qui est plus étroit que le premier, après avoir enlevé le second film de résist ( 31), attaquer les premier et second évidements ( 30, 38) pour augmenter leur profondeur et donne un évidement en deux étages, former une électrode de porte ( 28, 29) dans ledit évidement en deux étapes, et former les électrodes de source et de drain ( 27, 26) sur les régions de
source et de drain, respectivement.
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