JPH03192732A - ３―ｖ族半導体電界効果トランジスタ - Google Patents
３―ｖ族半導体電界効果トランジスタInfo
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- JPH03192732A JPH03192732A JP33233789A JP33233789A JPH03192732A JP H03192732 A JPH03192732 A JP H03192732A JP 33233789 A JP33233789 A JP 33233789A JP 33233789 A JP33233789 A JP 33233789A JP H03192732 A JPH03192732 A JP H03192732A
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- 230000005669 field effect Effects 0.000 title claims abstract description 10
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- 229910052785 arsenic Inorganic materials 0.000 claims description 3
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高周波、高出力増幅に使用する高出力な■−■
族半導体電界効果トランジスタに間し、特にゲート耐圧
が高く、かつ高出力、高効率の電界効果トランジスタ（
以下、ＦＥＴと記す）を量産性よく得る構造に間する。
族半導体電界効果トランジスタに間し、特にゲート耐圧
が高く、かつ高出力、高効率の電界効果トランジスタ（
以下、ＦＥＴと記す）を量産性よく得る構造に間する。
［従来の技術］
従来、この種の高出力■−Ｖ族半導体ＦＥＴとしてはガ
リウム（Ｇａ）とヒ素（Ａｓ）の化合物を用いたＧａＡ
ｓＦＥＴが知られている。高出力ＧａＡｓＦＥＴは、第
２図に示すように、ＦＥＴの飽和電流Ｉ Ｄ”５Ｓを一
定にするよう（不純物濃度）×（厚さ）×（電流方向と
垂直方向の面電荷量）を制御した低電荷量ｎ領域１５と
、チャンネル抵抗、コンタクト抵抗を低減するための通
常高濃度かつ厚みの大きい高電荷ｉｉｎゝ領域１７とか
らなる活性層１８を半絶縁性ＧａＡｓ基板１１上に有し
ており、低電荷ｉｉｎ領域１５上にはゲート電極１２が
設けられ、高電荷ｆｉｎ＋領域１７上にはドレイン電極
１３及びソース電極１４が設けられている。低電荷量ｎ
領域１５は通常濃度Ｉ Ｘ １０”〜５０ Ｘ １０１
６ｅｙｎ−３厚さは通常０．０５μＩＴ１〜０．５μｍ
であり、ｒｏｓＳを一定にするため、その積は単位ゲー
ト幅あたり通常ｌＸ１０’２〜３ Ｘ １０１２ａｍ−
”となっている。
リウム（Ｇａ）とヒ素（Ａｓ）の化合物を用いたＧａＡ
ｓＦＥＴが知られている。高出力ＧａＡｓＦＥＴは、第
２図に示すように、ＦＥＴの飽和電流Ｉ Ｄ”５Ｓを一
定にするよう（不純物濃度）×（厚さ）×（電流方向と
垂直方向の面電荷量）を制御した低電荷量ｎ領域１５と
、チャンネル抵抗、コンタクト抵抗を低減するための通
常高濃度かつ厚みの大きい高電荷ｉｉｎゝ領域１７とか
らなる活性層１８を半絶縁性ＧａＡｓ基板１１上に有し
ており、低電荷ｉｉｎ領域１５上にはゲート電極１２が
設けられ、高電荷ｆｉｎ＋領域１７上にはドレイン電極
１３及びソース電極１４が設けられている。低電荷量ｎ
領域１５は通常濃度Ｉ Ｘ １０”〜５０ Ｘ １０１
６ｅｙｎ−３厚さは通常０．０５μＩＴ１〜０．５μｍ
であり、ｒｏｓＳを一定にするため、その積は単位ゲー
ト幅あたり通常ｌＸ１０’２〜３ Ｘ １０１２ａｍ−
”となっている。
また、高電荷ｊｉｎ＋領域１７の電流方向に垂直な両型
荷量は単位ゲート幅あたり５Ｘ１０１２〜５０×１０１
２ｃ１ＴＩ−２となっている。
荷量は単位ゲート幅あたり５Ｘ１０１２〜５０×１０１
２ｃ１ＴＩ−２となっている。
［発明が解決しようとする課題］
上述した従来の高出力ＧａＡｓＦＥＴのゲート耐圧は低
電荷ｉｉｎ領域１５の両型荷量が小さいほど大きくかつ
ゲート電極１２の端から高電荷量ｎ＋領領域７まての距
離Ｌｇｄが大きいほど大きくなる。
電荷ｉｉｎ領域１５の両型荷量が小さいほど大きくかつ
ゲート電極１２の端から高電荷量ｎ＋領領域７まての距
離Ｌｇｄが大きいほど大きくなる。
しかし、通常Ｉ Ｄｓｓを一定にするために上記両型荷
量は一定に制御するので、ゲート・ドレイン間耐圧を所
要量以上にするためには距ｄ Ｌ ｏ ｄはある寸法以
上にとる必要がある。
量は一定に制御するので、ゲート・ドレイン間耐圧を所
要量以上にするためには距ｄ Ｌ ｏ ｄはある寸法以
上にとる必要がある。
一方、距離Ｌｇｄを大きくしてゆくと表面空乏層に加え
基板中に存在するアクセプタと活性層のｐｎ接合により
活性層１８の電荷が空乏化され、ドレイン側に近づくほ
ど両型荷量が減って、ついにはゲート電極１２下ではな
くゲート・ドレイン間の低電荷量ｎ領域１５で電流が制
限されるようになる。このような状況下では飽和出力が
制限されるため、それに伴い付加効率も低下する。
基板中に存在するアクセプタと活性層のｐｎ接合により
活性層１８の電荷が空乏化され、ドレイン側に近づくほ
ど両型荷量が減って、ついにはゲート電極１２下ではな
くゲート・ドレイン間の低電荷量ｎ領域１５で電流が制
限されるようになる。このような状況下では飽和出力が
制限されるため、それに伴い付加効率も低下する。
従って、Ｌｇｄは耐圧を充分保持するため広くする必要
があるが、この反面、出力制限を抑止するため狭くする
必要があり、両者の必要を満たすために一定範囲内に制
御する必要がある。しかし、Ｌｇｄは一般に±０． １
μｍ以下に制御する必要があるため、量産性に乏しいと
いう欠点があった。
があるが、この反面、出力制限を抑止するため狭くする
必要があり、両者の必要を満たすために一定範囲内に制
御する必要がある。しかし、Ｌｇｄは一般に±０． １
μｍ以下に制御する必要があるため、量産性に乏しいと
いう欠点があった。
［発明の従来技術に対する相違点］
上述した従来の高出力ＧａＡｓＦＥＴに対し、本発明は
低電荷ｊｉｎ領域と高電荷ｊｉｎ＋領域の間に所定の長
さの中間電荷量を有する中間電荷量ｎ領域を設けたとい
う相違点を有する。
低電荷ｊｉｎ領域と高電荷ｊｉｎ＋領域の間に所定の長
さの中間電荷量を有する中間電荷量ｎ領域を設けたとい
う相違点を有する。
尚、中間電荷量領域は実用上で０． ３μｍ以上の長さ
て設けるのが好ましい。
て設けるのが好ましい。
［課題を解決するための手段］
本発明の■−■族半導体電界効果トランジスタは、半絶
縁性■−■族半導体基板上に形成された活性層上にソー
ス電極及びドレイン電極をオーミック接触させて設ける
一方、ゲート電極をショットキ接触させて設け、活性層
の電流方向に垂直な両型荷量に関してゲート電極下を低
電荷量領域とする一方、ソース電極及びドレイン電極下
を高電荷量領域とした■−■族半導体電界効果トランジ
スタにおいて、活性層の低電荷量領域と高電荷量領域と
の間にこれら領域に対して中間の電荷量を有する中間電
荷量領域を設けたことを特徴とする。
縁性■−■族半導体基板上に形成された活性層上にソー
ス電極及びドレイン電極をオーミック接触させて設ける
一方、ゲート電極をショットキ接触させて設け、活性層
の電流方向に垂直な両型荷量に関してゲート電極下を低
電荷量領域とする一方、ソース電極及びドレイン電極下
を高電荷量領域とした■−■族半導体電界効果トランジ
スタにおいて、活性層の低電荷量領域と高電荷量領域と
の間にこれら領域に対して中間の電荷量を有する中間電
荷量領域を設けたことを特徴とする。
また、本発明の■−ｖ族半導体電界効果トランジスタで
の好ましい態様は、■−■族半導体はガリウムとヒ素の
化合物から成り、中間電荷量領域を０． ３μｍ以上の
長さに設けたことを特徴とする。
の好ましい態様は、■−■族半導体はガリウムとヒ素の
化合物から成り、中間電荷量領域を０． ３μｍ以上の
長さに設けたことを特徴とする。
［実施例］
本実施例の高出力ＧａＡｓ半導体ＦＥＴは、半絶縁性Ｇ
ａＡｓ基板１の上に形成された活性層８上にゲート電極
２をショットキ接触させて設ける一方、ドレイン電極３
およびソース電極４をオーミック接触させて設けである
。活性層８のゲート電極２直下及びその近傍は飽和電流
Ｉ Ｏ１９を規定するため電流方向に垂直な両型荷量ｌ
ＸｌＯ１２〜３×１０１２ｃｍ−２の低電荷量ｎ領域５
に設定してあり、ドレイン電極３およびソース電極４の
下はコンタクト抵抗低減に供するために両型荷量５Ｘ１
０Ｉ２〜５０ Ｘ １０ ”ａｍ−２の高電荷量ｎ＋領
領域に設定しである。そして、活性層８のこれら低電荷
量ｎ領域６と高電荷量ｎ９領域７との間には両型荷量３
Ｘ１０１２〜５Ｘ１０’２（２）−２の中間電荷量ｎ領
域６を所定の長さで設定しである。
ａＡｓ基板１の上に形成された活性層８上にゲート電極
２をショットキ接触させて設ける一方、ドレイン電極３
およびソース電極４をオーミック接触させて設けである
。活性層８のゲート電極２直下及びその近傍は飽和電流
Ｉ Ｏ１９を規定するため電流方向に垂直な両型荷量ｌ
ＸｌＯ１２〜３×１０１２ｃｍ−２の低電荷量ｎ領域５
に設定してあり、ドレイン電極３およびソース電極４の
下はコンタクト抵抗低減に供するために両型荷量５Ｘ１
０Ｉ２〜５０ Ｘ １０ ”ａｍ−２の高電荷量ｎ＋領
領域に設定しである。そして、活性層８のこれら低電荷
量ｎ領域６と高電荷量ｎ９領域７との間には両型荷量３
Ｘ１０１２〜５Ｘ１０’２（２）−２の中間電荷量ｎ領
域６を所定の長さで設定しである。
上記のように低電荷量ｎ領域５と高電荷量ｎ゛領域との
間にこれら領域に対して中間の両型荷量を有する中間電
荷量ｎ領域６を設けることにより、ゲート電極２の端か
ら高電荷ｍｎ＋領域７まての距離にほとんど影響される
ことなく、ゲート耐圧が大きい状態で出力制限を抑止す
ることができる。
間にこれら領域に対して中間の両型荷量を有する中間電
荷量ｎ領域６を設けることにより、ゲート電極２の端か
ら高電荷ｍｎ＋領域７まての距離にほとんど影響される
ことなく、ゲート耐圧が大きい状態で出力制限を抑止す
ることができる。
尚、中間電荷量ｎ領域６０寸法は両型荷量３×１Ｏ１２
ｅＴ１１−２程度で０． ３ μｍ 〜２． ０ ｐｍ
程度の長さを有することでゲート耐圧をｌｖ〜２０Ｖ程
度向上させることができるが、長さが０． ３μｍ未満
ではその効果はほとんど得られないので、実用上は０．
３μｍ以上長さを有するのが好ましい。
ｅＴ１１−２程度で０． ３ μｍ 〜２． ０ ｐｍ
程度の長さを有することでゲート耐圧をｌｖ〜２０Ｖ程
度向上させることができるが、長さが０． ３μｍ未満
ではその効果はほとんど得られないので、実用上は０．
３μｍ以上長さを有するのが好ましい。
また、第１図においてゲート電極２の直下を堀こんてリ
ャス構造としてもよい。その場合は低電荷量ｎ領域５の
電荷量をリャス分だけ多くしておく必要がある。このよ
うにすることで実効的には三段階の電荷量を有する構造
となり、ゲート電極２下以外の低電荷量ｎ領域５に対す
る表面空乏層の影響を除くことができる利点がある。
ャス構造としてもよい。その場合は低電荷量ｎ領域５の
電荷量をリャス分だけ多くしておく必要がある。このよ
うにすることで実効的には三段階の電荷量を有する構造
となり、ゲート電極２下以外の低電荷量ｎ領域５に対す
る表面空乏層の影響を除くことができる利点がある。
尚、本発明はＧａＡｓ以外の■−■族化合物半導体を用
いたＦＥＴに対して応用することも可能である。
いたＦＥＴに対して応用することも可能である。
［発明の効果コ
以上説明したように、本発明は低電荷量領域と高電荷量
領域との間に中間電荷量領域を設けたため、中間電荷量
領域の長さを大きくとっても同等のチャンネル狭搾に制
限し、耐圧の距離依存性を小さくして、チャンネル狭搾
と耐圧の制御の制御性を向上できる効果がある。
領域との間に中間電荷量領域を設けたため、中間電荷量
領域の長さを大きくとっても同等のチャンネル狭搾に制
限し、耐圧の距離依存性を小さくして、チャンネル狭搾
と耐圧の制御の制御性を向上できる効果がある。
従って、ＦＥＴ製造において距離Ｌｇａの精度が緩和さ
れ、ＦＥＴの量産性を大幅に向上することができる。
れ、ＦＥＴの量産性を大幅に向上することができる。
第１図は本発明の一実施例に係る高出力ＧａＡｓＦＥＴ
の断面図、第２図は従来の高出力ＧａＡｓＦＥＴの断面
図である。 半絶縁性基板、 ゲート電極、 ドレイン電極、 ソース電極、 低電荷量ｎ領域、 中間電荷量ｎ領域、 ７・・・・・・・・・・高電荷量ｎ９領域、８・・・・
・・・・・・活性層。
の断面図、第２図は従来の高出力ＧａＡｓＦＥＴの断面
図である。 半絶縁性基板、 ゲート電極、 ドレイン電極、 ソース電極、 低電荷量ｎ領域、 中間電荷量ｎ領域、 ７・・・・・・・・・・高電荷量ｎ９領域、８・・・・
・・・・・・活性層。
Claims (2)
- （１）半絶縁性III−Ｖ族半導体基板上に形成された活
性層上にソース電極及びドレイン電極をオーミック接触
させて設ける一方、ゲート電極をショットキ接触させて
設け、活性層の電流方向に垂直な面電荷量に関してゲー
ト電極下を低電荷量領域とする一方、ソース電極及びド
レイン電極下を高電荷量領域としたIII−Ｖ族半導体電
界効果トランジスタにおいて、活性層の低電荷量領域と
高電荷量領域との間にこれら領域に対して中間の電荷量
を有する中間電荷量領域を設けたことを特徴とするIII
−Ｖ族半導体電界効果トランジスタ。 - （２）III−Ｖ族半導体はガリウムとヒ素の化合物から
成り、中間電荷量領域を０．３μｍ以上の長さに設けた
ことを特徴とする特許請求の範囲第１項に記載のIII−
Ｖ族半導体電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33233789A JPH03192732A (ja) | 1989-12-21 | 1989-12-21 | ３―ｖ族半導体電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33233789A JPH03192732A (ja) | 1989-12-21 | 1989-12-21 | ３―ｖ族半導体電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192732A true JPH03192732A (ja) | 1991-08-22 |
Family
ID=18253837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33233789A Pending JPH03192732A (ja) | 1989-12-21 | 1989-12-21 | ３―ｖ族半導体電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192732A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2696873A1 (fr) * | 1992-10-09 | 1994-04-15 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour sa fabrication. |
| US6037619A (en) * | 1997-03-11 | 2000-03-14 | Kabushiki Kaisha Toshiba | Field effect transistor and high-frequency power amplifier having same |
-
1989
- 1989-12-21 JP JP33233789A patent/JPH03192732A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2696873A1 (fr) * | 1992-10-09 | 1994-04-15 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour sa fabrication. |
| US5486710A (en) * | 1992-10-09 | 1996-01-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5585289A (en) * | 1992-10-09 | 1996-12-17 | Mitsubishi Denki Kabushiki Kaisha | Method of producing metal semiconductor field effect transistor |
| US6037619A (en) * | 1997-03-11 | 2000-03-14 | Kabushiki Kaisha Toshiba | Field effect transistor and high-frequency power amplifier having same |
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