JP3414262B2 - 化合物半導体エピタキシャルウェハ及び化合物半導体装置 - Google Patents
化合物半導体エピタキシャルウェハ及び化合物半導体装置Info
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- JP3414262B2 JP3414262B2 JP15401298A JP15401298A JP3414262B2 JP 3414262 B2 JP3414262 B2 JP 3414262B2 JP 15401298 A JP15401298 A JP 15401298A JP 15401298 A JP15401298 A JP 15401298A JP 3414262 B2 JP3414262 B2 JP 3414262B2
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜半導体等のプ
レーナ型デバイスに用いられる化合物半導体エピタキシ
ャルウェハ及び化合物半導体装置に関するものである。
レーナ型デバイスに用いられる化合物半導体エピタキシ
ャルウェハ及び化合物半導体装置に関するものである。
【０００２】
【従来の技術】ＧａＡｓを始めとする化合物半導体を用
いたデバイス即ち化合物半導体装置は、光デバイスや高
周波デバイスなど、様々な用途に使われる。代表的なプ
レーナ型デバイスに、ＧａＡｓやＩｎＧａＡｓを能動層
たるチャネル層に用いた電界効果トランジスタ（ＦＥ
Ｔ）がある。このプレーナ型デバイスの典型的な例とし
て、ＬＤＤ（Lightly Dopaed Drain）構造や、リセス構
造を有するＦＥＴがある。後者のリセス構造を有するＦ
ＥＴの断面を図１に示す。
いたデバイス即ち化合物半導体装置は、光デバイスや高
周波デバイスなど、様々な用途に使われる。代表的なプ
レーナ型デバイスに、ＧａＡｓやＩｎＧａＡｓを能動層
たるチャネル層に用いた電界効果トランジスタ（ＦＥ
Ｔ）がある。このプレーナ型デバイスの典型的な例とし
て、ＬＤＤ（Lightly Dopaed Drain）構造や、リセス構
造を有するＦＥＴがある。後者のリセス構造を有するＦ
ＥＴの断面を図１に示す。
【０００３】半絶縁性基板１の上にＡｌＧａＡｓバッフ
ァ層２があり、その上部にチャネル層３であるｎ型のＧ
ａＡｓＩｎＰあるいはＩｎＧａＡｓ等の層を有する。更
に、電極の接触抵抗を小さくするためのｎ型ＧａＡｓコ
ンタクト層４がある。これらの層は、通常、分子線エピ
タキシャル成長法（ＭＢＥ法）や有機金属気相成長法
（ＭＯＶＰＥ法）等によって製造される。
ァ層２があり、その上部にチャネル層３であるｎ型のＧ
ａＡｓＩｎＰあるいはＩｎＧａＡｓ等の層を有する。更
に、電極の接触抵抗を小さくするためのｎ型ＧａＡｓコ
ンタクト層４がある。これらの層は、通常、分子線エピ
タキシャル成長法（ＭＢＥ法）や有機金属気相成長法
（ＭＯＶＰＥ法）等によって製造される。
【０００４】ＦＥＴはドレイン電極７からソース電極５
に流れる電流を、ゲート電極６に信号電圧を加えること
で制御し、信号の増幅を図る。この時、チャネル層３内
だけを電流が流れるのが理想であるが、実際には、チャ
ネル層３の下へも流れる。この漏れ電流は、トランジス
タの特性、特に利得や耐圧を低下させる。バッファ層２
はこの漏れ電流を抑止することが目的で設けられるもの
であり、このバッファ層２の性能がトランジスタの性能
を大きく左右する。
に流れる電流を、ゲート電極６に信号電圧を加えること
で制御し、信号の増幅を図る。この時、チャネル層３内
だけを電流が流れるのが理想であるが、実際には、チャ
ネル層３の下へも流れる。この漏れ電流は、トランジス
タの特性、特に利得や耐圧を低下させる。バッファ層２
はこの漏れ電流を抑止することが目的で設けられるもの
であり、このバッファ層２の性能がトランジスタの性能
を大きく左右する。
【０００５】バッファ層２に最もよく用いられるのは、
ＧａＡｓ系デバイスでは、ＧａＡｌＡｓ、またＩｎＰ系
デバイスではＩｎＡｌＡｓである。これらの材料はチャ
ネルとなるＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等よりも大
きなバンドギャップエネルギーを持ち、そのため、チャ
ネル層３との間にエネルギー障壁ができる。この障壁を
利用して、チャネル層３からの漏れ電流を抑止する。勿
論、このバッファ層２は、導電性の小さなものでなけれ
ばならない。通常、材料中の不純物、特に浅いドナーや
アクセプターとなる不純物の濃度を極力小さくする。例
えば、１×１０16cm-3未満とする。
ＧａＡｓ系デバイスでは、ＧａＡｌＡｓ、またＩｎＰ系
デバイスではＩｎＡｌＡｓである。これらの材料はチャ
ネルとなるＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等よりも大
きなバンドギャップエネルギーを持ち、そのため、チャ
ネル層３との間にエネルギー障壁ができる。この障壁を
利用して、チャネル層３からの漏れ電流を抑止する。勿
論、このバッファ層２は、導電性の小さなものでなけれ
ばならない。通常、材料中の不純物、特に浅いドナーや
アクセプターとなる不純物の濃度を極力小さくする。例
えば、１×１０16cm-3未満とする。
【０００６】
【発明が解決しようとする課題】しかしながら、ＡｌＧ
ａＡｓやＩｎＡｌＡｓを用いたヘテロ接合バッファ層
で、漏れ電流はかなり抑止されるものの、完全に漏れ電
流を無くすことはできない。高電界下で動作するＦＥＴ
においては、少なからぬキャリアがバッファ層に注入さ
れ、ｎ型キャリアであればドレイン電極へ流れていき、
これが漏れ電流となり、バッファ層中を流れてしまう。
極力これを抑えることがＦＥＴの性能向上につながる。
ａＡｓやＩｎＡｌＡｓを用いたヘテロ接合バッファ層
で、漏れ電流はかなり抑止されるものの、完全に漏れ電
流を無くすことはできない。高電界下で動作するＦＥＴ
においては、少なからぬキャリアがバッファ層に注入さ
れ、ｎ型キャリアであればドレイン電極へ流れていき、
これが漏れ電流となり、バッファ層中を流れてしまう。
極力これを抑えることがＦＥＴの性能向上につながる。
【０００７】バッファ層へのキャリアの注入を少なくす
るにはバンドギャップを大きくすればよく、そのために
はバッファ層におけるＡｌの混晶比を高くすることが有
効であるが、一方では、Ａｌ混晶比を０．３以上にする
と、結晶性が乱れ、その上に成長するチャネル層の結晶
が悪くなり、やはりＦＥＴ特性を悪化させてしまう。
るにはバンドギャップを大きくすればよく、そのために
はバッファ層におけるＡｌの混晶比を高くすることが有
効であるが、一方では、Ａｌ混晶比を０．３以上にする
と、結晶性が乱れ、その上に成長するチャネル層の結晶
が悪くなり、やはりＦＥＴ特性を悪化させてしまう。
【０００８】そこで、本発明の目的は、上記課題を解決
し、バッファ層に注入されたキャリアの移動度を小さく
し、バッファ層を流れる電流を小さくすることによっ
て、漏れ電流を抑止し、良好なトランジスタ性能を実現
することができる化合物半導体エピタキシャルウェハ及
び化合物半導体装置を提供することにある。
し、バッファ層に注入されたキャリアの移動度を小さく
し、バッファ層を流れる電流を小さくすることによっ
て、漏れ電流を抑止し、良好なトランジスタ性能を実現
することができる化合物半導体エピタキシャルウェハ及
び化合物半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の化合物半導体エピタキシャルウェハは、プ
レーナ（平面）型デバイスに用いられ、チャネル層の下
にバッファ層を有する化合物半導体エピタキシャルウェ
ハを前提とし、それぞれ次のように構成したものであ
る。
め、本発明の化合物半導体エピタキシャルウェハは、プ
レーナ（平面）型デバイスに用いられ、チャネル層の下
にバッファ層を有する化合物半導体エピタキシャルウェ
ハを前提とし、それぞれ次のように構成したものであ
る。
【００１０】請求項１に記載の化合物半導体エピタキシ
ャルウェハは、前記バッファ層が、濃度の接近した、Ｓ
ｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを含むドナー
不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのいずれかを含
むアクセプター不純物をそれぞれ１×１０16ｃｍ-3以上
の濃度で同時に含有し、かつＡｌ混晶比が０．２以上で
あるＡｌを含む化合物半導体層を持つものである。
ャルウェハは、前記バッファ層が、濃度の接近した、Ｓ
ｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを含むドナー
不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのいずれかを含
むアクセプター不純物をそれぞれ１×１０16ｃｍ-3以上
の濃度で同時に含有し、かつＡｌ混晶比が０．２以上で
あるＡｌを含む化合物半導体層を持つものである。
【００１１】ここで、バッファ層が化合物半導体層を
「持つ」という表現は、バッファ層が単層の化合物半導
体層から成る形態と、バッファ層を構成する複数の層の
１つとして化合物半導体層を持つ形態の両者を含む概念
である。他の請求項における「持つ」の解釈も同じであ
る。
「持つ」という表現は、バッファ層が単層の化合物半導
体層から成る形態と、バッファ層を構成する複数の層の
１つとして化合物半導体層を持つ形態の両者を含む概念
である。他の請求項における「持つ」の解釈も同じであ
る。
【００１２】本発明の要点は、バッファ層中に濃度の近
接した、Ｓｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを
含むドナー不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのい
ずれかを含むアクセプター不純物を、それぞれ１×１０
16ｃｍ-3以上添加することによって、バッファ層中に注
入されたキャリアの移動度を小さくすることにある。
接した、Ｓｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを
含むドナー不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのい
ずれかを含むアクセプター不純物を、それぞれ１×１０
16ｃｍ-3以上添加することによって、バッファ層中に注
入されたキャリアの移動度を小さくすることにある。
【００１３】上記不純物の濃度が近接している場合、上
記不純物は互いに補償関係にあり、ほぼ全てがイオン化
している。これらは、注入されたキャリアのイオン性散
乱源となり、バッファ層中のキャリアの移動度を低下さ
せる。その低下能力は上記不純物の濃度が高いほど高
く、漏れ電流を小さくすることができる。このバッファ
層中に注入されたキャリアの移動度を低下させる作用効
果は、不純物の濃度が１×１０16cm-3以上で顕在化す
る。
記不純物は互いに補償関係にあり、ほぼ全てがイオン化
している。これらは、注入されたキャリアのイオン性散
乱源となり、バッファ層中のキャリアの移動度を低下さ
せる。その低下能力は上記不純物の濃度が高いほど高
く、漏れ電流を小さくすることができる。このバッファ
層中に注入されたキャリアの移動度を低下させる作用効
果は、不純物の濃度が１×１０16cm-3以上で顕在化す
る。
【００１４】
【００１５】
【００１６】請求項１の発明は、バッファ層が、ＧａＡ
ｌＡｓ、ＩｎＡｌＡｓ等のＡｌを構成元素として含む化
合物半導体層を持つものである。その理由は、これらの
材料については、ドナー不純物を添加したときに、ＤＸ
センターと呼ばれる深い準位が形成されるため、材料の
導電性を下げやすいからである。また、アクセプターを
添加した場合にも、やはり深い準位となるＡＸセンター
が存在する可能性も示唆されている。
ｌＡｓ、ＩｎＡｌＡｓ等のＡｌを構成元素として含む化
合物半導体層を持つものである。その理由は、これらの
材料については、ドナー不純物を添加したときに、ＤＸ
センターと呼ばれる深い準位が形成されるため、材料の
導電性を下げやすいからである。また、アクセプターを
添加した場合にも、やはり深い準位となるＡＸセンター
が存在する可能性も示唆されている。
【００１７】一般に、漏れ電流を小さくするにはバンド
ギャップを大きくすればよく、バンドギャップはＡｌ混
晶比を大きくすれば大きくなる。即ち、Ａｌ混晶比Ｘに
よりドナーイオン化エネルギーが変化し、その程度は、
Ｘが０．２を越えたあたりから活性化エネルギーが増大
し、Ｘ＝０．４近傍で通常よりも１０倍程度の０．２ｅ
Ｖに達する。従って、ＤＸセンターが顕在化するのは、
Ａｌ混晶比Ｘが０．２以上のときである。
ギャップを大きくすればよく、バンドギャップはＡｌ混
晶比を大きくすれば大きくなる。即ち、Ａｌ混晶比Ｘに
よりドナーイオン化エネルギーが変化し、その程度は、
Ｘが０．２を越えたあたりから活性化エネルギーが増大
し、Ｘ＝０．４近傍で通常よりも１０倍程度の０．２ｅ
Ｖに達する。従って、ＤＸセンターが顕在化するのは、
Ａｌ混晶比Ｘが０．２以上のときである。
【００１８】請求項２に記載の化合物半導体エピタキシ
ャルウェハは、前記バッファ層が、濃度の接近した、Ｓ
ｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを含むドナー
不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのいずれかを含
むアクセプター不純物をそれぞれ１×１０16ｃｍ-3以上
の濃度で同時に含有し、かつＡｌＡｓ混晶比が０．２以
上であるＡｌＧａＡｓ層を持つものである。バッファ層
が具体的なＡｌＧａＡｓ層を持つものである点で、請求
項１と相違する。
ャルウェハは、前記バッファ層が、濃度の接近した、Ｓ
ｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを含むドナー
不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのいずれかを含
むアクセプター不純物をそれぞれ１×１０16ｃｍ-3以上
の濃度で同時に含有し、かつＡｌＡｓ混晶比が０．２以
上であるＡｌＧａＡｓ層を持つものである。バッファ層
が具体的なＡｌＧａＡｓ層を持つものである点で、請求
項１と相違する。
【００１９】ＡｌＧａＡｓの場合、ＤＸセンターが顕在
化するのは、ＡｌＡｓ混晶比が０．２以上のときであ
る。この場合、浅いドナーの濃度［ＮD ］とアクセプタ
ーの濃度［ＮA ］とＤＸセンターの濃度［ＮDX］との間
に、次の関係があれば、結晶は高抵抗となる。
化するのは、ＡｌＡｓ混晶比が０．２以上のときであ
る。この場合、浅いドナーの濃度［ＮD ］とアクセプタ
ーの濃度［ＮA ］とＤＸセンターの濃度［ＮDX］との間
に、次の関係があれば、結晶は高抵抗となる。
【００２０】
［ＮD ］−［ＮA ］＜［ＮDX］ … （１）
また、ＡｌＧａＡｓ中には、酸素が混入する場合があ
り、これも深い準位となる。従って、酸素の混入をも考
慮に入れた場合、その濃度を［ＮO ］とすると、 ［ＮD ］−［ＮA ］＜［ＮDX］＋［ＮO ］ … （２） となるとき高抵抗の結晶となる。
り、これも深い準位となる。従って、酸素の混入をも考
慮に入れた場合、その濃度を［ＮO ］とすると、 ［ＮD ］−［ＮA ］＜［ＮDX］＋［ＮO ］ … （２） となるとき高抵抗の結晶となる。
【００２１】
【００２２】
【００２３】なお、ドナーイオン化エネルギーはＡｌＡ
ｓ混晶比Ｘが０．２を越えたあたりから増大するので、
Ｘ＝０．２以上とするのが、漏れ電流自体を小さくする
上で好ましい。
ｓ混晶比Ｘが０．２を越えたあたりから増大するので、
Ｘ＝０．２以上とするのが、漏れ電流自体を小さくする
上で好ましい。
【００２４】
【００２５】本発明の化合物半導体装置は、上記請求項
１又は２記載の化合物半導体エピタキシャルウェハを用
いて作成した化合物半導体装置（プレーナ型デバイス）
である（請求項３）。
１又は２記載の化合物半導体エピタキシャルウェハを用
いて作成した化合物半導体装置（プレーナ型デバイス）
である（請求項３）。
【００２６】
【発明の実施の形態】以下、本発明の化合物半導体エピ
タキシャルウェハの実施の形態を説明する。
タキシャルウェハの実施の形態を説明する。
【００２７】図１はＧａＡｓパワーＭＥＳＦＥＴ用エピ
タキシャルウェハである。ＧａＡｓ基板１上に、バッフ
ァ層２としてＡｌx Ｇａ1-x Ａｓ層を形成し、その上に
チャネル層３としてｎ型ＧａＡｓ層を形成し、更にコン
タクト層４としてｎ型ＧａＡｓ層を形成してある。従っ
て、チャネル層３の下にバッファ層２を有する多層のエ
ピタキシャルウェハとなっている。
タキシャルウェハである。ＧａＡｓ基板１上に、バッフ
ァ層２としてＡｌx Ｇａ1-x Ａｓ層を形成し、その上に
チャネル層３としてｎ型ＧａＡｓ層を形成し、更にコン
タクト層４としてｎ型ＧａＡｓ層を形成してある。従っ
て、チャネル層３の下にバッファ層２を有する多層のエ
ピタキシャルウェハとなっている。
【００２８】バッファ層２は、Ａｌx Ｇａ1-x Ａｓ層が
少なくとも１層以上あればよい。したがって、アンドー
プのＧａＡｓ層とＡｌx Ｇａ1-x Ａｓ層とが交互に積層
された構造でもよい。なお、Ａｌx Ｇａ1-x ＡｓはＧａ
Ａｓと格子定数がほぼ等しく、ＧａＡｓよりバンドギャ
ップが大きいため、ＧａＡｓをバッファ層とするより
も、Ａｌx Ｇａ1-x Ａｓをバッファ層とする方が、基板
側に流れる漏れ電流を小さくする上で有効である。
少なくとも１層以上あればよい。したがって、アンドー
プのＧａＡｓ層とＡｌx Ｇａ1-x Ａｓ層とが交互に積層
された構造でもよい。なお、Ａｌx Ｇａ1-x ＡｓはＧａ
Ａｓと格子定数がほぼ等しく、ＧａＡｓよりバンドギャ
ップが大きいため、ＧａＡｓをバッファ層とするより
も、Ａｌx Ｇａ1-x Ａｓをバッファ層とする方が、基板
側に流れる漏れ電流を小さくする上で有効である。
【００２９】このバッファ層２を構成するＡｌxＧａ1-x
Ａｓ層は、ドナー不純物としてのＳｉとアクセプター不
純物としてのＣとを、それぞれ１×１０16cm-3以上の濃
度で同時に含有する。また、このバッファ層２を構成す
るＡｌxＧａ1-xＡｓ層は、そのＡｌ混晶比Ｘが、０．２
以上の範囲内にあり、また、これに含まれる酸素濃度は
極めて低いレベルである。
Ａｓ層は、ドナー不純物としてのＳｉとアクセプター不
純物としてのＣとを、それぞれ１×１０16cm-3以上の濃
度で同時に含有する。また、このバッファ層２を構成す
るＡｌxＧａ1-xＡｓ層は、そのＡｌ混晶比Ｘが、０．２
以上の範囲内にあり、また、これに含まれる酸素濃度は
極めて低いレベルである。
【００３０】このバッファ層２を構成するＡｌ x Ｇａ 1-x
Ａｓ層は、ドナー不純物Ｓｉとアクセプター不純物Ｃと
を、それぞれ１×１０16cm-3以上の濃度で同時に含有す
るため、ＡｌxＧａ1-xＡｓ層バッファ層２のＡｌ混晶比
を周波数特性を劣化させることなく０．３以上にするこ
とができ、基板側に流れる漏れ電流を大幅に小さくする
ことができる。
Ａｓ層は、ドナー不純物Ｓｉとアクセプター不純物Ｃと
を、それぞれ１×１０16cm-3以上の濃度で同時に含有す
るため、ＡｌxＧａ1-xＡｓ層バッファ層２のＡｌ混晶比
を周波数特性を劣化させることなく０．３以上にするこ
とができ、基板側に流れる漏れ電流を大幅に小さくする
ことができる。
【００３１】本発明の効果を確認するために、半絶縁性
ＧａＡｓ基板１を使用し、有機金属気相エピタキシャル
成長（ＭＯＶＰＥ）法により、図１に示すプレーナ型デ
バイス用のエピタキシャルウェハを製作した。
ＧａＡｓ基板１を使用し、有機金属気相エピタキシャル
成長（ＭＯＶＰＥ）法により、図１に示すプレーナ型デ
バイス用のエピタキシャルウェハを製作した。
【００３２】バッファ層２には、ＡｌＡｓ混晶比０．
３、厚さ３００nmのＡｌＧａＡｓを用いた。チャネル層
３には濃度３×１０17cm-3のｎ型ＧａＡｓを用いてい
る。
３、厚さ３００nmのＡｌＧａＡｓを用いた。チャネル層
３には濃度３×１０17cm-3のｎ型ＧａＡｓを用いてい
る。
【００３３】バッファ層２にはドナー不純物であるＳｉ
とアクセプター不純物であるＣとを同濃度で添加した。
添加した濃度は、図３にプロットｃ，ｄで示すように、
Ｓｉ及びＣとも、１×１０16cm-3（図３のｃ点）とした
ものと、１×１０17cm-3（図３のｄ点）としたもの、の
２種類のウェハを作製した。
とアクセプター不純物であるＣとを同濃度で添加した。
添加した濃度は、図３にプロットｃ，ｄで示すように、
Ｓｉ及びＣとも、１×１０16cm-3（図３のｃ点）とした
ものと、１×１０17cm-3（図３のｄ点）としたもの、の
２種類のウェハを作製した。
【００３４】一方、比較例として、同一条件の下で、Ｓ
ｉ及びＣの不純物を加えない無添加のもの、即ちＳｉ及
びＣの添加濃度が１×１０15cm-3以下で高抵抗となって
いる場合（図３のａ点）と、添加濃度が５×１０15cm-3
である場合（図３のｂ点）のウェハを作製した。
ｉ及びＣの不純物を加えない無添加のもの、即ちＳｉ及
びＣの添加濃度が１×１０15cm-3以下で高抵抗となって
いる場合（図３のａ点）と、添加濃度が５×１０15cm-3
である場合（図３のｂ点）のウェハを作製した。
【００３５】次に、これらの試料のウェハを用いて、エ
ッチングによりリセスを形成し、ソース電極５、ゲート
電極６、ドレイン電極７を着けて、リセス構造のＦＥＴ
（図２）を作製し、そのトランジスタ直流特性を測定
し、比較した。各トランジスタは、リセスエッチングに
よりしきい値電圧が２．５Ｖになるように調整した。ゲ
ート長は０．８μｍである。ソース・ゲート間、ドレイ
ン・ゲート間は１μｍである。
ッチングによりリセスを形成し、ソース電極５、ゲート
電極６、ドレイン電極７を着けて、リセス構造のＦＥＴ
（図２）を作製し、そのトランジスタ直流特性を測定
し、比較した。各トランジスタは、リセスエッチングに
よりしきい値電圧が２．５Ｖになるように調整した。ゲ
ート長は０．８μｍである。ソース・ゲート間、ドレイ
ン・ゲート間は１μｍである。
【００３６】図３に添加不純物濃度（cm-3）と、ゲート
耐圧（Ｖ）の関係を示す。ゲート耐圧は、ゲート電流Ｉ
ｇが、Ｉｇ＝１０μｍとなるゲート電圧で定義した。添
加濃度が比較例の５×１０15cm-3（図３のｂ点）では、
ゲート耐圧が１８Ｖで無添加のときのゲート耐圧（図３
のａ点）と変わらないが、添加不純物濃度が本実施例の
１×１０16cm-3以上の場合（図３のｃ点、ｄ点）にはゲ
ート耐圧が２０Ｖを超えた値となり、２Ｖ以上耐圧が高
くなっている。
耐圧（Ｖ）の関係を示す。ゲート耐圧は、ゲート電流Ｉ
ｇが、Ｉｇ＝１０μｍとなるゲート電圧で定義した。添
加濃度が比較例の５×１０15cm-3（図３のｂ点）では、
ゲート耐圧が１８Ｖで無添加のときのゲート耐圧（図３
のａ点）と変わらないが、添加不純物濃度が本実施例の
１×１０16cm-3以上の場合（図３のｃ点、ｄ点）にはゲ
ート耐圧が２０Ｖを超えた値となり、２Ｖ以上耐圧が高
くなっている。
【００３７】図４は、添加不純物濃度（cm-3）と、ＦＥ
Ｔの相互コンダクタンスｇｍ（mS／mm）と、ドレインコ
ンダクタンスｇｄ（mS／mm）との関係を示す。それぞ
れ、ドレイン電圧が３Ｖで、ドレイン電流が５０mA／mm
となるときの値を示している。やはり添加不純物濃度が
１×１０16cm-3より高くなると、相互コンダクタンスｇ
ｍが高くなり、ドレインコンダクタンスｇｄが小さくな
っている。
Ｔの相互コンダクタンスｇｍ（mS／mm）と、ドレインコ
ンダクタンスｇｄ（mS／mm）との関係を示す。それぞ
れ、ドレイン電圧が３Ｖで、ドレイン電流が５０mA／mm
となるときの値を示している。やはり添加不純物濃度が
１×１０16cm-3より高くなると、相互コンダクタンスｇ
ｍが高くなり、ドレインコンダクタンスｇｄが小さくな
っている。
【００３８】要するに、ドナー不純物Ｓｉとアクセプタ
ー不純物Ｃをそれぞれ１×１０16cm-3以上の濃度で同時
に含有させかつＡｌ混晶比が０．２以上であるＡｌＧａ
Ａｓ層をバッファ層２に持たせるという、上記技術を使
用することにより、電界効果トランジスタの耐圧を高く
することができる。本実施例では、２Ｖ以上高くでき
る。またＦＥＴの利得および飽和特性（相互コンダクタ
ンス、ドレインコンダクタンス）も向上する。
ー不純物Ｃをそれぞれ１×１０16cm-3以上の濃度で同時
に含有させかつＡｌ混晶比が０．２以上であるＡｌＧａ
Ａｓ層をバッファ層２に持たせるという、上記技術を使
用することにより、電界効果トランジスタの耐圧を高く
することができる。本実施例では、２Ｖ以上高くでき
る。またＦＥＴの利得および飽和特性（相互コンダクタ
ンス、ドレインコンダクタンス）も向上する。
【００３９】上記実施例では、リセス構造のＦＥＴにつ
いて述べたが、いわゆるプレーナ型の化合物半導体ＦＥ
Ｔ、即ちＬＤＤ（Lightly Dopaed Drain）構造や、ＢＰ
ＬＤＤ（Buried p-layer LDD）構造のものについても適
用できるほか、チャネル層の下にバッファ層を有する一
般的なプレーナ型デバイスに広く適用することができ
る。
いて述べたが、いわゆるプレーナ型の化合物半導体ＦＥ
Ｔ、即ちＬＤＤ（Lightly Dopaed Drain）構造や、ＢＰ
ＬＤＤ（Buried p-layer LDD）構造のものについても適
用できるほか、チャネル層の下にバッファ層を有する一
般的なプレーナ型デバイスに広く適用することができ
る。
【００４０】
【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。
のような優れた効果が得られる。
【００４１】請求項１又は２に記載の化合物半導体エピ
タキシャルウェハによれば、バッファ層が、濃度の接近
したドナー不純物とアクセプター不純物をそれぞれ１×
１０16cm-3以上の濃度で同時に含有するので、これら
が、バッファ層に注入されたキャリアのイオン性散乱源
として作用し、キャリアの移動度を低下させる。このキ
ャリアの移動度を低下させる作用効果は、不純物の濃度
が１×１０16cm-3以上で顕在化する。バッファ層中のキ
ャリアの移動度が小さくなるため、トランジスタの耐圧
を高くすることができ、また、利得および飽和特性（相
互インダクタンス、ドレインコンダクタンス）も向上す
る。
タキシャルウェハによれば、バッファ層が、濃度の接近
したドナー不純物とアクセプター不純物をそれぞれ１×
１０16cm-3以上の濃度で同時に含有するので、これら
が、バッファ層に注入されたキャリアのイオン性散乱源
として作用し、キャリアの移動度を低下させる。このキ
ャリアの移動度を低下させる作用効果は、不純物の濃度
が１×１０16cm-3以上で顕在化する。バッファ層中のキ
ャリアの移動度が小さくなるため、トランジスタの耐圧
を高くすることができ、また、利得および飽和特性（相
互インダクタンス、ドレインコンダクタンス）も向上す
る。
【００４２】請求項１に記載の化合物半導体エピタキシ
ャルウェハによれば、バッファ層が、ＧａＡｌＡｓ、Ｉ
ｎＡｌＡｓ等のＡｌを含む化合物半導体層である場合を
取り扱っているので、ドナー不純物を添加したときに、
ＤＸセンターと呼ばれる深い準位が形成され、材料の導
電性を容易に下げることができる。また、バッファ層の
Ａｌ混晶比が、ＤＸセンターが顕在化する０．２以上で
あるので、バンドギャップが大きくなり、漏れ電流それ
自体も小さくなる。
ャルウェハによれば、バッファ層が、ＧａＡｌＡｓ、Ｉ
ｎＡｌＡｓ等のＡｌを含む化合物半導体層である場合を
取り扱っているので、ドナー不純物を添加したときに、
ＤＸセンターと呼ばれる深い準位が形成され、材料の導
電性を容易に下げることができる。また、バッファ層の
Ａｌ混晶比が、ＤＸセンターが顕在化する０．２以上で
あるので、バンドギャップが大きくなり、漏れ電流それ
自体も小さくなる。
【００４３】請求項２に記載の化合物半導体エピタキシ
ャルウェハは、バッファ層がＡｌＧａＡｓ層から成るの
で、バッファ層がＧａＡｓから成る場合に較べ漏れ電流
が小さくなる。
ャルウェハは、バッファ層がＡｌＧａＡｓ層から成るの
で、バッファ層がＧａＡｓから成る場合に較べ漏れ電流
が小さくなる。
【００４４】
【００４５】
【００４６】請求項３によれば、化合物半導体エピタキ
シャルウェハを用いて高耐圧、高利得の化合物半導体装
置（プレーナ型デバイス）を得ることができる。
シャルウェハを用いて高耐圧、高利得の化合物半導体装
置（プレーナ型デバイス）を得ることができる。
【図１】本発明の化合物半導エピタキシャルウェハを示
す断面図である。
す断面図である。
【図２】本発明の化合物半導エピタキシャルウェハを用
いた電界効果トランジスタの実施例を示す図である。
いた電界効果トランジスタの実施例を示す図である。
【図３】バッファ層の添加不純物濃度とゲート耐圧の関
係を示すグラフである。
係を示すグラフである。
【図４】添加不純物濃度と相互コンダクタンス（ｇｍ）
およびドレインコンダクタンス（ｇｄ）との関係を示す
グラフである。
およびドレインコンダクタンス（ｇｄ）との関係を示す
グラフである。
【図５】従来のエピタキシャルウェハを用いた電界効果
トランジスタを示す断面図である。
トランジスタを示す断面図である。
１ 半絶縁性ＧａＡｓ基板
２ ＡｌＧａＡｓバッファ層
３ ｎ型ＧａＡｓチャネル層
４ ｎ型ＧａＡｓコンタクト層
５ ソース電極
６ ゲート電流
７ ドレイン電極
フロントページの続き
(56)参考文献 特開 平９−69625（ＪＰ，Ａ)
特開 平６−275523（ＪＰ，Ａ)
特開 平９−82644（ＪＰ，Ａ)
特開 平１−186172（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 21/20
H01L 29/812
Claims (3)
- 【請求項１】プレーナ型デバイスに用いられ、チャネル
層の下にバッファ層を有する化合物半導体エピタキシャ
ルウェハにおいて、前記バッファ層が、濃度の接近し
た、Ｓｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを含む
ドナー不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのいずれ
かを含むアクセプター不純物をそれぞれ１×１０16ｃｍ
-3以上の濃度で同時に含有し、かつＡｌ混晶比が０．２
以上であるＡｌを含む化合物半導体層を持つことを特徴
とする化合物半導体エピタキシャルウェハ。 - 【請求項２】プレーナ型デバイスに用いられ、チャネル
層の下にバッファ層を有する化合物半導体エピタキシャ
ルウェハにおいて、前記バッファ層が、濃度の接近し
た、Ｓｉ、Ｓｅ、Ｇｅ、Ｓｎ又はＴｅのいずれかを含む
ドナー不純物とＣ、Ｂｅ、Ｚｎ、Ｍｎ又はＭｇのいずれ
かを含むアクセプター不純物をそれぞれ１×１０16ｃｍ
-3以上の濃度で同時に含有し、かつＡｌＡｓ混晶比が
０．２以上であるＡｌＧａＡｓ層を持つことを特徴とす
る化合物半導体エピタキシャルウェハ。 - 【請求項３】上記請求項１又は２記載の化合物半導体エ
ピタキシャルウェハを用いて作成した化合物半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401298A JP3414262B2 (ja) | 1998-06-03 | 1998-06-03 | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401298A JP3414262B2 (ja) | 1998-06-03 | 1998-06-03 | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345812A JPH11345812A (ja) | 1999-12-14 |
| JP3414262B2 true JP3414262B2 (ja) | 2003-06-09 |
Family
ID=15574987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15401298A Expired - Fee Related JP3414262B2 (ja) | 1998-06-03 | 1998-06-03 | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3414262B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102227802A (zh) | 2008-11-28 | 2011-10-26 | 住友化学株式会社 | 半导体基板的制造方法、半导体基板、电子器件的制造方法、和反应装置 |
| JP5427623B2 (ja) * | 2009-01-28 | 2014-02-26 | 住友化学株式会社 | 半導体基板の製造方法および半導体基板 |
| WO2010103792A1 (ja) | 2009-03-11 | 2010-09-16 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
| WO2010119666A1 (ja) * | 2009-04-15 | 2010-10-21 | 住友化学株式会社 | 半導体基板の電気的特性の測定方法 |
-
1998
- 1998-06-03 JP JP15401298A patent/JP3414262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11345812A (ja) | 1999-12-14 |
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