WO2010103792A1 - 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 - Google Patents

半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 Download PDF

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semiconductor
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朋幸 高田
雅彦 秦
貞則 山中
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住友化学株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors

Definitions

  • the present invention relates to a semiconductor substrate, a method for manufacturing a semiconductor substrate, an electronic device, and a method for manufacturing an electronic device.
  • Patent Document 1 discloses a compound semiconductor epitaxial wafer in which a crystal thin film of an AlGaAs buffer layer and a GaAs channel layer is laminated on a GaAs substrate.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-345812
  • a crystal thin film When a crystal thin film is used as an active region of a semiconductor device, it is necessary to form a film having a uniform film quality and thickness on the semiconductor substrate.
  • film formation conditions that make the film quality and film thickness uniform at any position on the semiconductor substrate, the characteristics of the electronic elements formed at various positions on the semiconductor substrate can be made uniform.
  • the growth of the crystalline thin film is affected by various phenomena such as heat transfer in the reaction vessel, mass transfer of raw materials or reaction intermediates, gas phase reaction, and surface reaction. It is difficult to design the membrane conditions.
  • the growth rate of the crystal thin film often depends on the size and shape of the selective growth portion, and thus design and control become more difficult.
  • the arrangement of the crystal thin film on the semiconductor substrate may need to be changed according to the characteristics of the prototyped electronic device.
  • the time from the design start to the manufacture start becomes longer.
  • optimizing the process conditions for crystal thin film growth in accordance with the specifications of the device formed on the crystal thin film is a factor that increases the manufacturing cost.
  • a base substrate and an inhibition layer that is provided on the base substrate integrally or separately and inhibits crystal growth of the compound semiconductor are provided.
  • the inhibition layer has a plurality of first opening regions having a plurality of openings penetrating the inhibition layer to the base substrate, and each of the plurality of first opening regions has a plurality of first openings provided in the same arrangement inside.
  • a plurality of first openings are first element formation openings provided with a first compound semiconductor in which an electronic element is to be formed, and other parts of the plurality of first openings are: Provided is a semiconductor substrate which is a first dummy opening in which no electronic element is formed.
  • a second compound semiconductor having the same composition as the first compound semiconductor and a first insulator provided on the second compound semiconductor are provided in at least a part of the first dummy openings.
  • a third compound semiconductor having the same composition as the first compound semiconductor and having a thickness smaller than that of the first compound semiconductor may be provided in at least a part of the first dummy openings.
  • a compound semiconductor having the same composition as the first compound semiconductor may not be provided in at least some of the first dummy openings.
  • the plurality of first openings are arranged in a lattice pattern.
  • a plurality of first opening regions may be arranged at equal intervals.
  • the plurality of first opening regions are arranged in a lattice shape, for example.
  • the first compound semiconductor is, for example, a group 3-5 compound semiconductor.
  • the base substrate is a Si substrate or an SOI substrate, and a first seed crystal that lattice-matches or pseudo-lattice-matches to the first compound semiconductor is further provided on the base substrate inside the first element formation opening.
  • One compound semiconductor may be grown on the first seed crystal.
  • the first seed crystal includes C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1).
  • the inhibition layer is further provided with a second opening region including a plurality of second openings that are provided in a different arrangement from the plurality of first openings provided in the plurality of first opening regions and penetrate the inhibition layer to the base substrate. May be.
  • a part of the plurality of second openings is a second element formation opening provided with a fourth compound semiconductor capable of forming an electronic element formed in the same process as the first compound semiconductor, and the plurality of second openings.
  • the other part may be a second dummy opening in which no electronic element is formed.
  • the base substrate is an Si substrate or an SOI substrate, and a second seed crystal lattice-matched or pseudo-lattice-matched to the fourth compound semiconductor is provided on the base substrate inside the second element formation opening.
  • the four compound semiconductor may be grown on the second seed crystal.
  • the second seed crystal includes, for example, C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1).
  • a step of preparing a base substrate, a step of providing an inhibition layer for inhibiting crystal growth of the compound semiconductor on the base substrate, or a base layer on the inhibition layer are provided.
  • the plurality of openings are arranged in a lattice shape. Further, in the step of forming a plurality of opening regions, each of the plurality of opening regions may be arranged at equal intervals. Further, in the step of forming a plurality of opening regions, each of the plurality of opening regions may be arranged in a lattice shape.
  • the base substrate may be a Si substrate or an SOI substrate, and may further include a step of providing a seed crystal lattice-matched or pseudo-lattice-matched to the compound semiconductor on the base substrate before the step of crystal growth of the compound semiconductor.
  • the seed crystal may include a C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1) crystal.
  • C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1)
  • C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1) crystal after or during crystal growth Anneal.
  • a step of preparing a base substrate a step of providing an inhibition layer for inhibiting crystal growth of a compound semiconductor on the base substrate, or a base layer on the inhibition layer, Forming a plurality of opening regions having a plurality of openings penetrating the inhibition layer to the substrate; growing a compound semiconductor crystal inside the plurality of openings; and a dummy opening in which no electronic device is formed among the plurality of openings
  • a step of providing an insulator on the compound semiconductor crystal-grown in step (b) and providing a semiconductor substrate manufacturing method including a plurality of openings provided in the same arrangement in each of the plurality of opening regions.
  • a base substrate and an inhibition layer that is provided integrally or separately on the base substrate and inhibits crystal growth of a compound semiconductor are provided, and the inhibition layer inhibits the base substrate.
  • a part of the opening is a first element formation opening provided with a first compound semiconductor in which an electronic element is to be formed, and the other part of the plurality of first openings is a first dummy in which no electronic element is formed.
  • An electronic device in which an electronic element is formed on a first compound semiconductor of a semiconductor substrate that is an opening is provided.
  • the electronic device includes, for example, a plurality of first compound semiconductors, an electronic element is formed in each of the plurality of first compound semiconductors, and at least a part of wiring that electrically couples the electronic elements to each other.
  • a second compound semiconductor having the same composition as the first compound semiconductor provided in the first dummy opening, and an insulator provided on the second compound semiconductor and insulating the second compound semiconductor and the wiring are further provided.
  • a test element for testing the electronic element may be formed in a region different from the plurality of first opening regions on the base substrate.
  • the electronic element includes an amplifying element, a switching element, an integrated circuit element that constitutes an integrated circuit, a light emitting element that converts electricity into light, and a light receiving element that outputs a voltage or a current according to received light.
  • the base substrate is an Si substrate or an SOI substrate, and further includes a silicon element formed on a silicon crystal of the Si substrate or the SOI substrate, and at least one of the silicon elements and at least one of the electronic elements are electrically coupled. It may be.
  • a step of preparing a base substrate, a step of providing an inhibition layer that inhibits the crystal growth of the compound semiconductor on the base substrate, or a base layer on the inhibition layer Forming a plurality of opening regions having a plurality of openings penetrating the inhibition layer to the substrate; growing a compound semiconductor crystal inside the plurality of openings; and a dummy opening in which no electronic device is formed among the plurality of openings.
  • a step of removing at least a part of the compound semiconductor crystal-grown in step (b), and a step of forming an electronic element on the compound semiconductor crystal-grown in an element formation opening to form an electronic element among the plurality of openings A step of removing at least a part of the compound semiconductor crystal-grown in step (b), and a step of forming an electronic element on the compound semiconductor crystal-grown in an element formation opening to form an electronic element among the plurality of openings.
  • Each of the opening regions is provided with a method of manufacturing an electronic device including a plurality of openings provided in the same arrangement therein.
  • the base substrate is an Si substrate or an SOI substrate, and before the step of providing the inhibition layer, the step of forming a silicon element whose active region is a silicon material on the base substrate is electrically coupled to the silicon element and the electronic element. Forming a wiring to be performed.
  • a step of preparing a base substrate, a step of providing an inhibition layer which is provided integrally or separately on the base substrate and inhibits crystal growth of a compound semiconductor, and an inhibition layer are provided.
  • a step of forming a plurality of opening regions having a plurality of openings penetrating the inhibition layer to the base substrate, a step of crystal-growing a compound semiconductor inside the plurality of openings, and an electronic element is not formed among the plurality of openings
  • Each of the opening regions is provided with a method of manufacturing an electronic device including a plurality of openings provided in the same arrangement therein.
  • An example of the top view of semiconductor substrate 110 is shown roughly.
  • a cross section taken along the line AA ′ of the semiconductor substrate 110 shown in FIG. 1 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • Another example of a plan view of the semiconductor substrate 110 is shown.
  • An example of a sectional view of electronic device 400 is shown roughly.
  • An example of the manufacture process of electronic device 400 is shown roughly.
  • An example of the manufacture process of electronic device 400 is shown roughly.
  • FIG. 6 is a plan view showing a planar pattern of an inhibition layer 504 in the electronic device 500.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device 500.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device 500.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device 500.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device 500.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the electronic device 500.
  • 5 is a cross-sectional view showing an example of a method for manufacturing the electronic device 500.
  • FIG. An example of the top view of semiconductor substrate 1110 is shown roughly.
  • 4 is a graph showing a film thickness distribution of a compound semiconductor in the electronic device 400.
  • 4 is a graph showing a film thickness distribution of a compound semiconductor in the electronic device 400.
  • 3 is a photograph of the electronic device 400 taken with a laser microscope.
  • 3 is a photograph of the electronic device 400 taken with a laser microscope.
  • 3 is a photograph of the electronic device 500 taken with a laser microscope.
  • 3 is a photograph of the electronic device 500 taken with a laser microscope.
  • 5 is a graph showing transistor characteristics of the electronic device 500.
  • 2 is a cross-sectional TEM photograph of an electronic device 500.
  • 3 is a graph showing a film thickness distribution of a compound semiconductor in the electronic device 500.
  • 3 is a graph showing a film thickness distribution of a compound semiconductor in the electronic device 500.
  • 3 is a graph showing a film thickness distribution of a compound semiconductor in the electronic device 500. It is a graph which shows the film thickness distribution of the compound semiconductor in a comparative example.
  • FIG. 1 shows an example of a plan view of the semiconductor substrate 110.
  • FIG. 2 shows a cross section taken along the line AA ′ of the semiconductor substrate 110 shown in FIG.
  • the semiconductor substrate 110 includes a base substrate 120 and an inhibition layer 130.
  • the inhibition layer 130 is provided integrally or separately on the base substrate 120 and inhibits the crystal growth of the compound semiconductor.
  • the inhibition layer 130 inhibits the compound semiconductor crystal from growing epitaxially on the surface of the inhibition layer 130.
  • the inhibition layer 130 is, for example, a silicon oxide layer, an aluminum oxide layer, a silicon nitride layer, a silicon oxynitride layer, a tantalum nitride layer, a titanium nitride layer, or a layer in which these are stacked.
  • the thickness of the inhibition layer 130 is, for example, 0.05 to 5 ⁇ m.
  • the inhibition layer 130 is formed by, for example, a CVD method or a sputtering method.
  • the inhibition layer 130 is integrally provided on the entire surface of the base substrate 120. Further, the inhibition layer 130 may be provided separately in a plurality of different regions of the base substrate 120. After the inhibition layer 130 is formed over the entire surface of the base substrate 120, a part of the region is removed by etching, so that the inhibition layer 130 is separated into a plurality of regions.
  • the inhibition layer 130 has a plurality of opening regions 140.
  • the plurality of opening regions 140 penetrate through the inhibition layer 130 to the base substrate 120 and have a plurality of openings 146 provided in the same arrangement inside each opening region 140.
  • the figures formed by connecting the reference positions of the plurality of openings 146 included in each of the opening areas 140 are the same in all the opening areas 140.
  • the reference position of the element formation opening 142 is, for example, the center point of the element formation opening 142.
  • the center of gravity when the element formation opening 142 is regarded as one section of a homogeneous rigid body may be used.
  • a compound semiconductor crystal can be selectively grown.
  • the opening 146 penetrates the inhibition layer 130 to the base substrate 120 in the stacking direction substantially perpendicular to the main surface of the base substrate 120.
  • the opening 146 is formed by, for example, a photolithography method such as etching.
  • the “substantially vertical direction” includes not only a strictly vertical direction but also a direction slightly inclined from the vertical in consideration of manufacturing errors of the substrate and each member.
  • the direction in which the inhibition layer 130 is stacked on the base substrate 120 is referred to as a stacking direction.
  • the same compound semiconductor is crystal-grown in all of the plurality of openings 146 in the same process.
  • Part of the plurality of openings 146 is an element formation opening 142 in which a compound semiconductor in which an electronic element is to be formed is provided.
  • Another part of the plurality of openings 146 is a dummy opening 144 in which an electronic element is not formed. That is, an electronic element is formed in the compound semiconductor in the element formation opening 142.
  • no electronic element is formed in the compound semiconductor in the dummy opening 144.
  • An insulator may be provided on the compound semiconductor in the dummy opening 144. Further, the compound semiconductor in the dummy opening 144 may be removed.
  • each opening region 140 has four openings 146.
  • the open area 140 may have any number of openings 146.
  • the plurality of openings 146 are regularly arranged, for example. “Regularly arranged” means arranging at a position where the distance between the reference positions of the plurality of element formation openings 142 is constant or a position that periodically changes.
  • the plurality of openings 146 are arranged, for example, in a lattice pattern in each opening region 140.
  • the center points as reference positions of the plurality of openings 146 are arranged in a straight line in the first direction, and are also arranged in a straight line in a second direction orthogonal to the first direction.
  • the plurality of openings 146 are arranged in a rectangular lattice shape having a width of W and a length of L, for example.
  • the plurality of openings 146 may be arranged in the form of a square lattice having the same width W and the same length L, with the same distance from each other.
  • the plurality of openings 146 may be arranged in a lattice shape formed of parallelograms or rhombuses that intersect at an angle where the first direction and the second direction are not orthogonal to each other.
  • the plurality of opening regions 140 are arranged at regular intervals, for example.
  • the plurality of opening regions 140 may be arranged in a lattice shape.
  • the average density of the plurality of element formation openings 142 in the base substrate 120 becomes uniform.
  • the film quality and film thickness uniformity of the compound semiconductor that grows crystals in each of the plurality of element formation openings 142 are improved.
  • the semiconductor substrate 110 is manufactured by crystal-growing the same compound semiconductor in all of the plurality of element formation openings 142 in the same process. Therefore, even if any of the plurality of element formation openings 142 is selected as the element formation opening 142, the compound semiconductor in the selected element formation opening 142 has the same film quality and film thickness. . That is, the electronic element formed on the semiconductor substrate 110 is formed on a homogeneous compound semiconductor. As a result, the electronic elements formed in the plurality of element formation openings have the same characteristics.
  • the compound semiconductor can be grown using a single process condition. Therefore, even when an electronic element is formed in any one of the plurality of element formation openings 142, process conditions are set for each combination of positions of the element formation openings 142 that form the electronic elements. Man-hours are reduced. As a result, the semiconductor substrate can be manufactured efficiently.
  • the element formation opening 142 is preferably disposed so as to be surrounded by the dummy opening 144.
  • the film quality and the uniformity of the film thickness of the compound semiconductor that grows crystals inside each of the plurality of element formation openings 142 are improved.
  • the inhibition layer 130 is provided on the main surface 126 of the base substrate 120.
  • the inhibition layer 130 has a plurality of openings 146. Specifically, the inhibition layer 130 has an element formation opening 142-1, an element formation opening 142-2, a dummy opening 144-1, and a dummy opening 144-2.
  • the base substrate 120 is, for example, a Si substrate, an SOI (Silicon-On-Insulator) substrate, a Ge substrate, a GOI (Germanium-On-Insulator) substrate, a GaAs substrate, or a sapphire substrate.
  • the Si substrate is, for example, a single crystal Si substrate.
  • the first compound semiconductor 160 is provided inside the element formation opening 142-1 and the element formation opening 142-2.
  • an electronic element such as an HBT (Heterojunction Bipolar Transistor) or an FET (Field-Effect Transistor) is formed.
  • the first compound semiconductor 160 is in contact with the main surface 126 of the base substrate 120.
  • the first compound semiconductor 160 may have a plurality of layers including a compound semiconductor.
  • the first compound semiconductor 160 is, for example, a group 3-5 compound semiconductor.
  • the first compound semiconductor 160 may have a C x Si y Ge z Sn 1 -x-y-z crystal.
  • x, y, and z represent real numbers that satisfy 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1.
  • x, y and z preferably satisfy 0 ⁇ x ⁇ 1 and 0 ⁇ x + y + z ⁇ 1. The same applies to the ranges of x, y, and z in the following description.
  • the first compound semiconductor 160 is formed by, for example, an epitaxial growth method.
  • the first compound semiconductor 160 may be formed by, for example, chemical vapor deposition (also referred to as CVD), metal organic chemical vapor deposition (also referred to as MOCVD), molecular beam epitaxy (also referred to as MBE), or atomic layer growth. (Also referred to as ALD method).
  • the first compound semiconductor 160 may be annealed.
  • a defect such as a lattice defect may occur inside the first compound semiconductor 160 due to a difference in lattice constant between the base substrate 120 and the first compound semiconductor 160.
  • the defect moves inside the first compound semiconductor 160 by heating and annealing the first compound semiconductor 160.
  • the defect moves inside the first compound semiconductor 160 and is captured by a gettering sink or the like at the interface of the first compound semiconductor 160 or inside the first compound semiconductor 160.
  • the crystallinity of the first compound semiconductor 160 is improved by annealing the first compound semiconductor 160.
  • the first compound semiconductor 160 may be formed by annealing amorphous or polycrystalline C x Si y Ge z Sn 1-xyz .
  • the first compound semiconductor 160 may be annealed in a plurality of stages. For example, after the high temperature annealing is performed on the first compound semiconductor 160 at a temperature that does not reach the melting point of the first compound semiconductor 160, the low temperature annealing is performed at a temperature lower than the temperature of the high temperature annealing. Such two-stage annealing may be repeated a plurality of times.
  • the temperature and time of the high-temperature annealing are, for example, 850 to 900 ° C. and 2 to 10 minutes.
  • the temperature and time of the low temperature annealing are, for example, 650 to 780 ° C. and 2 to 10 minutes.
  • the first compound semiconductor 160 and the insulator 190 are provided inside the dummy opening 144-1.
  • the insulator 190 is provided, for example, after the first compound semiconductor 160 is crystal-grown through the dummy opening 144-1. An electronic element is not formed on the insulator 190.
  • the first compound semiconductor 160 is not provided in the dummy opening 144-2.
  • the first compound semiconductor 160 is deleted by etching or the like. No electronic element is formed in the dummy opening 144-2.
  • the opening 146 has an aspect ratio of, for example, ( ⁇ 3) / 3 or more.
  • a crystal having a certain thickness is formed inside the opening 146 having an aspect ratio of ( ⁇ 3) / 3 or more, defects such as lattice defects included in the crystal are terminated on the wall surface of the opening 146. .
  • the surface of the crystal exposed in the opening 146 has excellent crystallinity when the crystal is formed.
  • aspects ratio of opening means a value obtained by dividing “depth of opening” by “width of opening”.
  • “Etching Depth / Pattern Width” is defined as an aspect ratio definition according to the Electronic Information Communication Handbook 1st volume edited by the Institute of Electronics, Information and Communication Engineers (page 751, 1988, published by Ohmsha).
  • the term of aspect ratio is used with the same meaning.
  • the “opening depth” is the depth in the stacking direction when a thin film is stacked on a substrate.
  • the “opening width” is a width in a direction perpendicular to the stacking direction. When there are a plurality of opening widths, the smallest width is used in calculating the opening aspect ratio. For example, when the shape of the opening viewed from the stacking direction is a rectangle, the length of the short side of the rectangle is used for calculating the aspect ratio.
  • each diameter or short diameter corresponds to the “opening width”.
  • the cross-sectional shape of the opening in the stacking direction may be an arbitrary shape.
  • the cross-sectional shape is, for example, a rectangle, a trapezoid, or a parabolic shape.
  • the width of the bottom surface of the opening or the width of the entrance of the opening corresponding to the shortest length corresponds to the “width of the opening”.
  • the three-dimensional shape inside the opening is a rectangular parallelepiped.
  • the solid shape inside the opening may be any shape other than a rectangular parallelepiped.
  • the aspect ratio is calculated by approximating the solid shape inside the opening to a rectangular parallelepiped.
  • FIG. 3A shows another example of a plan view of the semiconductor substrate 110.
  • the inhibition layer 130 further includes an opening region 150 and an opening region 170 including openings arranged differently from the plurality of opening regions 140.
  • the opening region 150 has a plurality of openings 156.
  • a part of the plurality of openings 156 is an element formation opening 152 provided with a compound semiconductor capable of forming an electronic element, which is formed in the same process as the plurality of opening regions 140.
  • the compound semiconductor is formed using the same raw material and the same manufacturing method as those used when forming the first compound semiconductor 160 in the plurality of openings 146.
  • a TEG (Test Element Group) device used for testing a compound semiconductor provided in the opening region 140 may be formed.
  • the other part of the plurality of openings 156 is a dummy opening 154 in which no electronic element is formed.
  • the element formation opening 152 may be provided with a compound semiconductor having the same composition as the compound semiconductor provided in the element formation opening 142.
  • the compound semiconductor provided in the dummy opening 154 may be removed.
  • the dummy opening 154 may be provided with an insulator.
  • the plurality of openings 156 in the opening region 150 may be used for purposes other than the formation of electronic elements.
  • a part of the plurality of openings 156 is intended to confirm the shape of the crystal selectively grown inside the openings 146 and 156, or to control the film thickness of the compound semiconductor that grows crystals in the openings 146. Used as.
  • the shape of the opening area 170 is the same as that of the opening area 140. However, the arrangement of the plurality of openings 176 provided in the opening region 170 is different from the arrangement of the plurality of openings 146.
  • a part of the plurality of openings 176 is an element formation opening 172 in which a compound semiconductor in which an electronic element is to be formed is provided.
  • Another part of the plurality of openings 176 is a dummy opening 174 in which an electronic element is not formed.
  • the element formation opening 172 may be provided with a compound semiconductor having the same composition as the compound semiconductor provided in the element formation opening 172.
  • FIG. 3B shows another example of a plan view of the semiconductor substrate 110.
  • the plurality of opening regions 140 have a plurality of openings 146 having different shapes or different sizes.
  • the shape of the plurality of openings 146 may be any shape.
  • the shape is, for example, a square, a rectangle, a circle, an oval, and an ellipse.
  • FIG. 3C shows another example of a plan view of the semiconductor substrate 110.
  • the semiconductor substrate 110 in the figure further includes a plurality of opening regions 180.
  • Each of the plurality of opening regions 180 has a plurality of openings 186 provided in the same arrangement therein.
  • a part of the plurality of openings 186 is an element formation opening 182 in which a compound semiconductor in which an electronic element is to be formed is provided.
  • Another part of the plurality of openings 186 is a dummy opening 184 in which an electronic element is not formed.
  • the semiconductor substrate 110 has a plurality of opening regions having a plurality of openings provided in the same arrangement therein.
  • a compound semiconductor having a uniform film quality and film thickness can be provided in an arrangement according to characteristics required for an electronic element or an electronic device to be formed on the semiconductor substrate 110.
  • FIG. 3D shows another example of a plan view of the semiconductor substrate 110.
  • the plurality of opening regions 140 in the same figure are provided in a lattice pattern apart from each other.
  • the plurality of opening regions 140 are arranged at equal intervals at different distances in the first direction (X direction in FIG. 3D) and the second direction orthogonal to the first direction (Y direction in FIG. 3D). .
  • FIG. 3E shows another example of a plan view of the semiconductor substrate 110.
  • the plurality of opening regions 140 in the figure are arranged to rotate at an equal angle around the position C on the semiconductor substrate 110.
  • the plurality of opening regions 140 may be arranged according to a periodic arrangement pattern having rotational symmetry. That is, the plurality of opening regions 140 may be arranged at positions that are moved at constant rotation angles on a circumference centered on the reference position on the base substrate 120.
  • the plurality of opening regions 140 are rotated by 180 degrees, 120 degrees, 90 degrees, or 60 degrees. .
  • the plurality of opening regions 140 are rotated by 72 degrees, 45 degrees, 36 degrees, or 30 degrees.
  • the plurality of opening regions 140 may be arranged in a Penrose tile shape that combines a rhombus with an acute angle of 72 degrees and an obtuse angle of 108 degrees and a rhombus with an acute angle of 36 degrees and an obtuse angle of 144 degrees.
  • FIG. 3F shows another example of a plan view of the semiconductor substrate 110.
  • the inhibition layer 130 is separated into a plurality of regions on the base substrate 120.
  • One opening 146 is formed in each separated region.
  • the inhibition layer 130 has a plurality of opening regions 140 having a plurality of separated regions.
  • the base substrate 120 is exposed in regions other than the separated regions in the respective opening regions 140.
  • An electronic element may be provided in a region where the base substrate 120 is exposed.
  • the region where the base substrate 120 is exposed is used as a TEG device region for forming a test element for testing an electronic element provided in the first compound semiconductor 160 in the element formation opening 142.
  • FIG. 3G shows another example of a plan view of the semiconductor substrate 110.
  • the plurality of opening regions 140 in the semiconductor substrate 110 are polygons other than the quadrilateral. In areas other than the opening area 140, openings 352 and 354 having shapes different from the openings 146 included in the opening area 140 are arranged. For example, a test element for testing an electronic element formed in the opening 146 in the opening region 140 may be formed in the opening 352 and the opening 354.
  • FIG. 4 schematically shows an example of a cross-sectional view of the electronic device 400.
  • the electronic device 400 includes a semiconductor substrate 410, an electronic element 491, an electronic element 492, and a wiring 498.
  • the semiconductor substrate 410 has a base substrate 420 and an inhibition layer 430.
  • the base substrate 420 and the base substrate 120 have the same configuration.
  • the base substrate 420 is a substrate having an Si crystal such as an Si substrate or an SOI substrate.
  • the inhibition layer 430 and the inhibition layer 130 have the same configuration.
  • the inhibition layer 430 is provided on the main surface 426 of the base substrate 420.
  • the inhibition layer 430 has a plurality of openings 446.
  • a part of the plurality of openings 446 is two element formation openings 442 (442-1, 442-2), and another part of the plurality of openings 446 is two dummy openings adjacent to the element formation opening 442. 444 (444-1, 444-2).
  • the element formation opening 442 is an opening in which the first compound semiconductor 470 or the first compound semiconductor 471 in which an electronic element is formed is formed.
  • the dummy opening 444 is an opening in which no electronic element is formed.
  • the dummy opening 444 functions as a means for controlling the amount of precursor supplied to the element formation opening 442.
  • the semiconductor substrate 410 has the dummy opening 444, the first compound semiconductor 470 and the first compound semiconductor are not only in the element formation opening 442 but also in the dummy opening 444 during the epitaxial growth of the first compound semiconductor 470 and the first compound semiconductor 471. A portion of the 471 precursor is supplied. As a result, supply of excess precursor to the element formation opening 442 is suppressed.
  • the first seed crystal 460, the first seed crystal 461, the first compound semiconductor 470, and the first compound semiconductor 471 grow stably in the element formation opening 442.
  • the crystal growth in the element formation opening 442 is stabilized, setting of process conditions in manufacturing the semiconductor substrate 410 is facilitated as compared with the case where the dummy opening is not provided together with the element formation opening 442.
  • the film quality and film thickness of the first compound semiconductor 470 grown on the semiconductor substrate 410 can be easily controlled.
  • the element formation opening 442 and the dummy opening 444 are included in the same opening region.
  • the semiconductor substrate 410 may have element formation openings 442 and dummy openings 444 in a number and arrangement different from the number and arrangement shown in FIG.
  • the base substrate 420, the first seed crystal 460, and the first compound semiconductor 470 are arranged in this order in a direction substantially perpendicular to the main surface 426.
  • the base substrate 420, the first seed crystal 461, and the first compound semiconductor 471 are arranged in this order in a direction substantially perpendicular to the main surface 426.
  • the semiconductor substrate 410 has a seed crystal 462, a second compound semiconductor 472, and an insulator 482 inside the dummy opening 444-2. Inside the dummy opening 444-2, the base substrate 420, the seed crystal 462, the second compound semiconductor 472, and the insulator 482 are arranged in this order in a direction substantially perpendicular to the main surface 426.
  • the semiconductor substrate 410 has an insulator 484 inside the other dummy opening 444-1.
  • the insulator 484 is in contact with the base substrate 420.
  • a third compound semiconductor having a thickness smaller than that of the first compound semiconductor 470 may be provided inside the dummy opening 444-1.
  • An insulator 484 may be provided over the third compound semiconductor.
  • the first seed crystal 460 and the first seed crystal 461 provide a good seed surface for the first compound semiconductor 470 and the first compound semiconductor 471.
  • the first seed crystal 460 and the first seed crystal 461 suppress the impurities existing in the base substrate 420 or the main surface 426 from adversely affecting the crystallinity of the first compound semiconductor 470 and the first compound semiconductor 471.
  • the first seed crystal 460 and the first seed crystal 461 may be formed in the same process and may have the same configuration. In the following description, the description of the first seed crystal 461 is omitted.
  • the first seed crystal 460 is in contact with the main surface 426 of the base substrate 420.
  • the first seed crystal 460 is a layer containing a semiconductor crystal.
  • the first seed crystal 460 includes a plurality of layers, for example.
  • First seed crystal 460 may have a C x Si y Ge z Sn 1 -x-y-z crystal.
  • a Ge crystal is particularly preferable.
  • the first seed crystal 460 can be selectively grown by, for example, an epitaxial growth method.
  • the first seed crystal 460 is formed by, for example, chemical vapor deposition, metal organic chemical vapor deposition, molecular beam epitaxy, or atomic layer growth.
  • the first seed crystal 460 may be formed on a part of the base substrate 420 by forming a seed crystal layer by an epitaxial growth method or the like and then patterning the first seed crystal 460 by etching, a photolithography method, or the like.
  • the first seed crystal 460 may be annealed.
  • a defect such as a lattice defect may occur in the first seed crystal 460 due to a difference in lattice constant between the base substrate 420 and the first seed crystal 460.
  • the defect is caused by moving the inside of the first seed crystal 460 by annealing the first seed crystal 460 and annealing the getter at the interface of the first seed crystal 460 or the inside of the first seed crystal 460. Captured by a ring sink or the like. As a result, the crystallinity of the first seed crystal 460 is improved.
  • the first seed crystal 460 may be formed by annealing amorphous or polycrystalline C x Si y Ge z Sn 1-xyz .
  • the seed crystal 462 is formed in the same process as the first seed crystal 460.
  • the seed crystal 462 has the same configuration as the first seed crystal 460 and the first seed crystal 461 except that the seed crystal 462 is formed inside the dummy opening 444.
  • the first compound semiconductor 470 is lattice-matched or pseudo-lattice-matched with the first seed crystal 460.
  • the first compound semiconductor 470 and the first compound semiconductor 160 have the same configuration.
  • the first compound semiconductor 470 is in contact with the first seed crystal 460.
  • the first compound semiconductor 470 is a Group 3-5 compound semiconductor such as GaAs.
  • the first compound semiconductor 470 includes, for example, C x Si y Ge z Sn 1-xyz .
  • the first compound semiconductor 470 may include a plurality of layers.
  • the interface between the first compound semiconductor 470 and the first seed crystal 460 is inside the element formation opening 442.
  • the first compound semiconductor 470 is formed by an epitaxial growth method such as an MOCVD method, for example.
  • “pseudo lattice matching” is not perfect lattice matching, but the difference between the lattice constants of two semiconductors in contact with each other is small, and the occurrence of defects due to lattice mismatch is not significant.
  • a state in which two semiconductors in contact with each other can be stacked. At this time, the crystal lattice difference of each semiconductor is deformed within a range that can be elastically deformed, so that the difference in the lattice constant is absorbed.
  • the stacked state of Ge and GaAs is called pseudo lattice matching.
  • the first compound semiconductor 471 is formed in the same process as the first compound semiconductor 470.
  • the first compound semiconductor 471 has a configuration similar to that of the first compound semiconductor 470.
  • the second compound semiconductor 472 is formed in the same process as the first compound semiconductor 470.
  • the second compound semiconductor 472 has the same configuration as the first compound semiconductor 470 and the first compound semiconductor 471 except that it is lattice-matched or pseudo-lattice-matched with the seed crystal 462.
  • the insulator 482 insulates the second compound semiconductor 472 and the wiring 498.
  • the insulator 482 is, for example, silicon oxide, silicon nitride, aluminum oxide, other insulating oxides or insulating nitrides.
  • the insulator 482 may be a mixture or a stacked film of these insulating oxides or insulating nitrides.
  • Other examples of the insulator 482 are amorphous materials such as glass, heat-resistant organic materials, and heat-resistant polymers.
  • the insulator 482 is formed by, for example, forming a thin film by a thermal CVD method, a plasma CVD method, a sputtering method, or a coating method, and then patterning the thin film.
  • the insulator 484 insulates the base substrate 420 and the wiring 498.
  • the insulator 484 includes a material similar to that of the insulator 482, for example.
  • the insulator 484 may be formed in the same process as the insulator 482.
  • the insulator 484 is formed in the dummy opening 444 after at least a part of the compound semiconductor formed in the dummy opening 444 in the same process as the first compound semiconductor is removed.
  • the electronic element 491 is formed in the first compound semiconductor 470.
  • the electronic element 491 uses the first compound semiconductor 470 for the channel layer.
  • the electronic element 491 is, for example, an HBT.
  • the electronic element 491 includes a pair of input / output electrodes 494 and a control electrode 495. A voltage is applied to the control electrode 495 to control a current between the pair of input / output electrodes 494.
  • the electronic element 491 is not limited to HBT.
  • the electronic element 491 is an electron of any one of an amplifying element, a switching element, an integrated circuit element constituting an integrated circuit, a light emitting element that converts electricity into light, and a light receiving element that outputs a voltage or a current according to received light. It may be an element.
  • an FET or HBT can be exemplified.
  • a digital IC can be exemplified as the integrated circuit.
  • a light emitting device having a pn junction as the light emitting element and a light receiving device including a pn junction or a Schottky junction as the light receiving element can be exemplified.
  • the electronic element 491 include MOSFET (Metal-Oxide-Semiconductor, Field-Effect Transistor), MISFET (Metal-Insulator-Semiconductor Semiconductor, Field-Effect Semiconductor), and HEMT (High Semiconductor Semiconductor).
  • Light emitting devices such as light emitting diodes and light emitting thyristors, light receiving devices such as light sensors and light receiving diodes, and active elements such as solar cells.
  • Another example of the electronic element 491 is a passive element such as a resistor, a capacitor, or an inductor.
  • the electronic element 492 is formed on the first compound semiconductor 471.
  • the electronic element 492 is, for example, an HBT that uses the first compound semiconductor 471 for the channel layer.
  • the electronic element 492 includes a pair of input / output electrodes 496 and a control electrode 497. A voltage is applied to the control electrode 497 to control a current between the pair of input / output electrodes 496. Similar to the electronic element 491, the electronic element 492 may be an element other than the HBT.
  • the electronic element 492 is electrically coupled to the electronic element 491, for example.
  • One input / output electrode 494 of the electronic element 491 is connected to one input / output electrode 496 of the electronic element 492 by a wiring 498.
  • a method for manufacturing the electronic device 400 will be described with reference to FIGS.
  • a method for manufacturing the semiconductor substrate 410 will be described.
  • FIG. 5 schematically shows an example of the manufacturing process of the electronic device 400.
  • a base substrate 420 is prepared.
  • the base substrate 420 is a Si substrate or an SOI substrate having a Si crystal layer.
  • the inhibition layer 430 is formed on the main surface 426 of the base substrate 420.
  • silicon oxide is formed by a CVD method.
  • FIG. 6 schematically shows an example of the manufacturing process of the electronic device 400.
  • an opening 446 that penetrates the inhibition layer 430 is formed in the inhibition layer 430 in a direction substantially perpendicular to the main surface 426 of the base substrate 420.
  • the opening 446 is formed by, for example, a photolithography method such as etching.
  • a plurality of openings 446 that expose the main surface 426 of the base substrate 420 are formed in the inhibition layer 430.
  • some of the openings 446 of the plurality of openings 446 may be regularly arranged.
  • the element formation opening 442-1, the element formation opening 442-2, the dummy opening 444-1, and the dummy opening 444-2 are formed at equal intervals.
  • FIG. 7 schematically shows an example of a manufacturing process of the electronic device 400.
  • the first seed crystal 460 and the first seed crystal 461 are provided inside the element formation opening 442-1 and the element formation opening 442-2, respectively.
  • the first seed crystal 460 and the first seed crystal 461 may be in contact with the Si crystal layer included in the Si substrate or the SOI substrate.
  • the first seed crystal 460 and the first seed crystal 461 are provided inside the element formation opening 442-2 by growing C x Si y Ge z Sn 1- xyz by, for example, a CVD method.
  • the seed crystal 462 and the seed crystal 464 are provided inside the dummy opening 444-2 and the dummy opening 444-1, respectively.
  • the seed crystal 462 and the seed crystal 464 are made of the same material as the first seed crystal 460 and the first seed crystal 461.
  • the first seed crystal 460, the first seed crystal 461, the seed crystal 462, and the seed crystal 464 are provided, the first seed crystal 460, the first seed crystal 461, the seed crystal 462, and the seed crystal 464 are annealed. Also good. Note that annealing may be performed during the growth of the crystal. Note that the first seed crystal 460, the first seed crystal 461, the seed crystal 462, and the seed crystal 464 may be provided only in some of the plurality of element formation openings 442 and the plurality of dummy openings 444.
  • FIG. 8 schematically shows an example of the manufacturing process of the electronic device 400.
  • the first compound semiconductor 470 and the first compound semiconductor 471 are crystal-grown inside the element formation opening 442-1 and the element formation opening 442-2, respectively.
  • the first compound semiconductor 470 and the first compound semiconductor 471 for example, GaAs is grown by MOCVD.
  • the first compound semiconductor 470 and the first compound semiconductor 471 may be crystal-grown more convexly than the surface of the inhibition layer 430.
  • the second compound semiconductor 472 and the third compound semiconductor 474 grow inside the dummy opening 444-2 and the dummy opening 444-1, respectively.
  • the second compound semiconductor 472 and the third compound semiconductor 474 may include a material similar to that of the first compound semiconductor 470, and crystal growth is performed in the same manner as the first compound semiconductor 470. Note that the first compound semiconductor 470, the first compound semiconductor 471, the second compound semiconductor 472, and the third compound semiconductor 474 are provided only in some of the plurality of element formation openings 442 and the plurality of dummy openings 444. May be.
  • FIG. 9 schematically shows an example of the manufacturing process of the electronic device 400.
  • at least a part of the second compound semiconductor 472 inside the dummy opening 444-2 is removed.
  • at least a part of the second compound semiconductor 472 is removed so as to be recessed from the surface of the inhibition layer 430.
  • the third compound semiconductor 474 and the seed crystal 464 inside the dummy opening 444-1 are removed.
  • the first compound semiconductor 470 and the first compound semiconductor 471 are not removed.
  • the second compound semiconductor 472, the third compound semiconductor 474, and the seed crystal 464 are removed by, for example, etching. At this time, the first compound semiconductor 470 and the first compound semiconductor 471 are protected by a resist, for example. Further, the second compound semiconductor 472, the third compound semiconductor 474, and the seed crystal 464 are removed together with a part of the inhibition layer 430. Note that at least part of the seed crystal 462 may be removed.
  • the second compound semiconductor 472 In the manufacture of the electronic device 400, it is not essential to remove the second compound semiconductor 472. For example, in the case where the second compound semiconductor 472 is not formed to be more convex than the surface of the inhibition layer 430, the second compound semiconductor 472 may not be removed.
  • FIG. 10 schematically shows an example of the manufacturing process of the electronic device 400.
  • an insulator 482 is formed in the dummy opening 444-2.
  • the insulator 482 is formed so as to cover the second compound semiconductor 472 or the seed crystal 462.
  • the insulator 484 is formed inside the dummy opening 444-1 from which the third compound semiconductor 474 has been removed.
  • the insulator 484 may be provided over the third compound semiconductor 474 that has been removed until the thickness becomes smaller than that of the first compound semiconductor 470.
  • the insulator 482 and the insulator 484 are, for example, silicon oxide formed by a CVD method.
  • an electronic element 491 is formed by forming a pair of input / output electrodes 494 and a control electrode 495 on the first compound semiconductor 470.
  • the input / output electrode 494 and the control electrode 495 are obtained by, for example, forming a thin film of a conductive material such as titanium (Ti) or gold (Au) by a vacuum deposition method and patterning the thin film by a photolithography method or the like. It is done.
  • a pair of input / output electrodes 496 and a control electrode 497 are formed on the first compound semiconductor 470, and an electronic element 492 is formed. Furthermore, the wiring 498 that connects the one input / output electrode 494 and the one input / output electrode 496 is formed, whereby the electronic device 400 is obtained.
  • the wiring 498 is obtained, for example, by forming a thin film of a conductive material such as Ti or Au by a vacuum deposition method and patterning the thin film by a photolithography method or the like.
  • FIG. 11A is a cross-sectional view showing an example of a cross section of the electronic device 500.
  • the electronic device 500 includes a base substrate 502, an inhibition layer 504, a seed crystal 506, a compound semiconductor 508, an insulator 510, and an electronic element 512.
  • the inhibition layer 504 is formed on the base substrate 502.
  • the seed crystal 506 is formed on the base substrate 502 that is not covered with the inhibition layer 504.
  • the compound semiconductor 508 is formed on the seed crystal 506 in contact with the seed crystal 506.
  • FIG. 11B is a plan view showing a planar pattern of the inhibition layer 504 in the electronic device 500.
  • the inhibition layer 504 is formed on the base substrate 502 in an isolated manner, and an opening A is formed in each inhibition layer 504. Although the case where one opening A is provided for each inhibition layer 504 is illustrated here, a plurality of openings A may be formed in each inhibition layer 504. Since each inhibition layer 504 is isolated, a groove B is formed between adjacent inhibition layers 504.
  • the seed crystal 506 is formed at the bottom of the opening A and the bottom of the groove B.
  • An electronic element 512 is formed on the compound semiconductor 508 formed on the seed crystal 506 in the opening A, and the compound semiconductor 508 formed on the seed crystal 506 in the groove B is covered with an insulator 510.
  • FIG. 12A to 12D are cross-sectional views showing an example of a method for manufacturing the electronic device 500 in the order of steps.
  • a base substrate 502 having an inhibition layer 504 is prepared.
  • a Si substrate or an SOI substrate whose surface is a silicon crystal can be given.
  • An inhibition layer 504 is formed on the base substrate 502.
  • silicon oxide is formed by a CVD method.
  • the inhibition layer 504 is processed.
  • a plurality of inhibition layers 504 are formed apart from each other along the upper surface of the base substrate 502.
  • channel B is formed between each inhibition layer 504 formed away.
  • an opening A penetrating to the base substrate 502 is formed in each of the inhibition layers 504 formed separately.
  • a photolithography method such as etching can be used. It is preferable that the inhibition layers 504 formed apart from each other are regularly formed. One or a plurality of openings may be formed in the inhibition layers 504 formed apart from each other.
  • three isolated inhibition layers 504 are formed at equal intervals, and three openings A formed one by one in each inhibition layer 504 are formed at equal intervals.
  • the opening A and the groove B between the inhibition layer 504 and the adjacent inhibition layer 504 expose the upper surface of the base substrate 502.
  • a seed crystal 506 is formed inside the opening A and inside the groove B.
  • the seed crystal 506 is preferably in contact with a silicon crystal layer included in a substrate whose surface is silicon or an SOI substrate.
  • Examples of the seed crystal 506 include a C x Si y Ge z Sn 1-xyz crystal formed by a CVD method.
  • the seed crystal 506 is preferably annealed. Annealing may be performed during the growth of the seed crystal 506.
  • the seed crystals 506 may be formed inside some of the openings A among the plurality of openings A.
  • the compound semiconductor 508 is formed inside the opening A and inside the groove B.
  • An example of the compound semiconductor 508 is GaAs formed by MOCVD.
  • the compound semiconductor 508 is preferably formed to be more convex than the surface of the inhibition layer 504.
  • the present invention is not limited to this.
  • the compound semiconductor 508 may be formed inside a part of the openings A or a part of the grooves B among the plurality of openings A.
  • An insulator 510 is formed so as to cover the compound semiconductor 508 formed in the groove B, and an electronic element 512 is formed in the compound semiconductor 508 formed in the opening A, whereby the electronic device 500 illustrated in FIGS. 11A and 11B is formed.
  • As the insulator 510 silicon oxide, silicon nitride, or the like formed by a CVD method or a sputtering method can be used.
  • As the electronic element 512 a hetero bipolar transistor can be given.
  • the electronic element 512 can be manufactured by a known manufacturing method. Note that among the compound semiconductor 508 formed in the opening A, the insulator 510 may be formed so as to cover the compound semiconductor 508 that is not subjected to device processing in a later step.
  • FIG. 13 shows a plan view of another embodiment of the semiconductor substrate 1110. Another example of the arrangement of the openings will be described with reference to FIGS. 11A and 11B.
  • the semiconductor substrate 1110 includes an inhibition layer 1130, an opening region 1140, and an opening region 1150.
  • Each of the plurality of opening regions 1140 has a plurality of openings 1146 in the same arrangement.
  • Part of the plurality of openings 1146 is an element formation opening 1142 in which an electronic element is to be formed.
  • Another part of the plurality of openings 1146 is a dummy opening 1144 in which an electronic element is not formed.
  • a plurality of openings are provided in a different arrangement from the openings in the opening region 1140.
  • an element formation opening 1152 and a dummy opening 1154 are provided in the opening region 1150.
  • An electronic element can be formed in the element formation opening 1152.
  • an electronic element cannot be formed in the dummy opening 1154 because an insulator is provided on the compound semiconductor formed in the dummy opening 1154.
  • a part of the opening included in the opening region 1150 may be disposed at a position corresponding to the opening region 1140.
  • the semiconductor substrate 1110 includes a base substrate 1120 similar to the base substrate 120 or the base substrate 420. Therefore, the description of the same configuration as that of the semiconductor substrate 110 or the semiconductor substrate 410 is omitted. Further, the opening region 1140 has the same configuration corresponding to the opening region 140. Therefore, description of the opening region 1140 is omitted.
  • the element formation opening 1142 has the same configuration corresponding to the element formation opening 142 or the element formation opening 442. Therefore, description of the element formation opening 1142 is omitted.
  • a first compound semiconductor having a configuration similar to that of the first compound semiconductor 160 or the first compound semiconductor 470 is formed in the element formation opening 1142. Note that the first compound semiconductor is not shown in FIGS. 11A and 11B.
  • the dummy opening 1144 corresponds to the dummy opening 444.
  • a second compound semiconductor 472 having the same configuration as the second compound semiconductor 472 and an insulator having the same configuration as the insulator 482 are formed inside the dummy opening 1144.
  • An insulator having the same configuration as that of the insulator 484 may be formed inside the dummy opening 1144.
  • the element formation opening 1152 includes a fourth compound semiconductor in which the first compound semiconductor is crystal-grown in the same process as the process of crystal growth in the element formation opening 1142.
  • the fourth compound semiconductor has a configuration similar to that of the first compound semiconductor 160 or the first compound semiconductor 470.
  • a second seed crystal having the same configuration as the first seed crystal layer may be provided inside the element formation opening 1152.
  • the base substrate 1120, the second seed crystal, and the fourth compound semiconductor are arranged in this order in a direction substantially perpendicular to the main surface of the base substrate 1120.
  • the fourth compound semiconductor and the second seed crystal are not shown.
  • a fifth compound semiconductor formed by the same process as the process of crystal growth of the first compound semiconductor inside the element formation opening 1142, and a second insulator are provided inside the dummy opening 1154. Inside the dummy opening 1154, the base substrate, the fifth compound semiconductor, and the second insulator are arranged in this order in a direction substantially perpendicular to the main surface of the base substrate 1120.
  • the second insulator has a configuration similar to that of the insulator 484.
  • the second insulator is formed in the dummy opening 1154 after the compound semiconductor crystal is grown in the same process as the process of crystal growth of the first compound semiconductor in the element formation opening 1142 inside the dummy opening 1154. Formed.
  • a selective growth technique for selectively crystal-growing a semiconductor on a part of a base substrate is a useful technique for improving the performance of an electronic device.
  • important parameters such as the growth rate of the crystal thin film, crystal composition, doping concentration, and three-dimensional shape of the crystal necessary for forming the electronic device depend on the size and shape of the selective growth portion and the inhibition layer.
  • it is necessary to consider these crystal growth conditions, and advanced technology and experience are necessary to grow a crystalline thin film having uniform film quality and thickness at different positions for each electronic device. Needed.
  • the electronic device 400 can be designed at different positions for designing and development.
  • the burden of the design part related to the growth of the crystal thin film is greatly reduced.
  • the design load of the electronic device 400 from the design and trial production to the final product and the time from the design start to the manufacture start can be greatly reduced.
  • the semiconductor substrate 110 having the crystal thin film that has been selectively grown a plurality of openings having a plurality of openings at the same position as compared with the case where the semiconductor substrate is designed and manufactured in a custom-made manner according to each electronic device design.
  • preparing the semiconductor substrate 110 having an opening region it is possible to standardize products. As a result, there is an industrial significance that the cost of the high-performance semiconductor substrate 110 is reduced.
  • the electronic device 400 was manufactured according to the procedure of FIGS.
  • a commercially available SOI substrate was prepared as the base substrate 420.
  • As the inhibition layer 430 a silicon oxide layer was formed by a CVD method. The thickness of the silicon oxide layer was 1 ⁇ m.
  • a plurality of openings were formed by photolithography. The plurality of openings are formed at equal intervals in each of two orthogonal directions and have the same planar shape.
  • the planar shape of the openings was a square having a side of 10 ⁇ m, and the openings were arranged at equal intervals at a pitch of 30 ⁇ m. Since one side of the openings was 10 ⁇ m, the distance between the openings was 20 ⁇ m.
  • the openings were designed so that the seed crystal film thickness was 0.5 ⁇ m and the GaAs film thickness was 3 ⁇ m.
  • a Ge seed crystal was formed inside the opening.
  • the seed crystal of Ge was formed by a CVD method containing halogen.
  • the seed crystal was formed under the conditions of a growth temperature of 600 ° C. and a pressure in the reaction vessel of 2.6 kPa.
  • the seed crystal was annealed at 850 ° C. for 10 minutes after film formation and then annealed at 780 ° C. for 10 minutes.
  • the film thickness of the seed crystal was 0.5 ⁇ m and could be formed as designed.
  • GaAs in contact with the seed crystal was formed inside the opening.
  • GaAs was formed by MOCVD using trimethylgallium and arsine as source gases.
  • GaAs was formed under the conditions of a growth temperature of 650 ° C. and a pressure in the reaction vessel of 9.9 kPa.
  • the film thickness of GaAs was 2.5 ⁇ m, and the error was within the range of design error.
  • the semiconductor substrate 410 was produced.
  • An HBT was formed on each of the plurality of GaAs on the semiconductor substrate 410.
  • the electronic devices 400 were manufactured by electrically coupling the HBTs.
  • the electronic device 400 operated as designed.
  • Example 2 Crystal growth was performed according to the procedure of FIGS.
  • a commercially available Si substrate was prepared as the base substrate 420.
  • As the inhibition layer 430 a silicon oxide layer was formed by a thermal oxidation method. The thickness of the silicon oxide layer was 1 ⁇ m.
  • a plurality of openings were formed in the silicon oxide layer by photolithography. As the openings, openings having the same planar shape were formed at equal intervals. The planar shape of the openings was a square with a side of 10 ⁇ m and was arranged at equal intervals with a pitch of 30 ⁇ m. That is, the opening is formed every 30 ⁇ m.
  • a Ge crystal was grown as a seed crystal so as to have a film thickness of 1 ⁇ m in the opening and annealed. Thereafter, a GaAs crystal was grown.
  • FIGS. 14A and 14B The crystal growth film thickness at the center of each aperture in the regular array aperture group was measured with a laser microscope. The measurement results are shown in FIGS. 14A and 14B.
  • FIG. 14A shows the result when 30 ⁇ m square openings are formed at a pitch of 50 ⁇ m.
  • the horizontal axis is the distance from the end of the open area.
  • FIG. 14B shows the result when 40 ⁇ m square openings are formed at a pitch of 50 ⁇ m.
  • the change in the film thickness with respect to the distance from the edge of the opening region is the same as in FIG. 14A, but it can be seen that the change amount and the absolute value of the film thickness are different. From this, it was confirmed that the film thickness of the crystal grown in each opening was uniform in the opening region except for the end portion. It was also found that the film thickness can be adjusted by adjusting the size of the inhibition layer and the size of the opening.
  • FIG. 15A and FIG. 15B are photographs of the created HBT taken with a laser microscope.
  • An HBT was manufactured as the electronic device 500 in accordance with the procedure of FIGS. 12A to 12D.
  • a commercially available Si substrate was prepared as the base substrate 502.
  • As the inhibition layer 504 a silicon oxide layer was formed by a thermal oxidation method. The thickness of the silicon oxide layer was 1 ⁇ m.
  • a plurality of isolated inhibition layers 504 were formed by photolithography. At the same time, an opening A was formed in the inhibition layer 504.
  • the planar shape of the inhibition layer 504 was a square having a side of 40 ⁇ m, and an opening A was formed at the center.
  • the planar shape of the opening A was a square having a side of 20 ⁇ m.
  • the inhibition layers 504 were formed at equal intervals with a 50 ⁇ m pitch.
  • a groove B was formed between adjacent inhibition layers 504.
  • the interval between the grooves B was 10 ⁇ m.
  • the opening A was designed so that the film thickness of the seed crystal 506 was 1.0 ⁇ m and the film thickness of GaAs was 1.0 ⁇ m.
  • a Ge seed crystal 506 was formed by a CVD method.
  • the seed crystal 506 was formed under conditions where the growth temperature was 600 ° C. and the pressure in the reaction vessel was 0.5 kPa. After the film formation, the seed crystal 506 was subjected to 10 times of annealing at 800 ° C. for 10 minutes and then 10 minutes at 680 ° C. for 10 minutes.
  • a seed crystal 506 was similarly formed in the groove B where the inhibition layer 504 between the inhibition layer 504 and the adjacent inhibition layer 504 does not exist.
  • GaAs in contact with the seed crystal 506 was formed as the compound semiconductor 508 inside the opening A and inside the groove B.
  • GaAs was formed by MOCVD using trimethylgallium and arsine as source gases.
  • GaAs was deposited under the conditions of a growth temperature of 650 ° C. and a pressure in the reaction vessel of 8.0 kPa.
  • a heterobipolar transistor (HBT) structure made of GaAs, InGaP, and InGaAs was also formed thereon by MOCVD.
  • the crystal of a specific opening A set in advance was processed by photolithography to produce an HBT device structure, and an electronic device 500 was produced.
  • FIG. 16A and 16B show photographs of the manufactured electronic device 500 using a laser microscope.
  • FIG. 16A shows an electronic device 500 in which HBT elements are formed in a plurality of openings and are connected in parallel.
  • FIG. 16B shows an electronic device 500 in which an HBT element is fabricated in a single opening.
  • FIG. 17 is a graph showing the collector current with respect to the collector voltage when the base current of the electronic device 500 is changed in the range of 37.5 ⁇ A to 150 ⁇ A.
  • Example 4 Crystal growth was performed according to the procedure of FIG. 12A.
  • a commercially available Si substrate was prepared as the base substrate 502.
  • a silicon oxide layer was formed on the Si substrate by a thermal oxidation method.
  • the thickness of the silicon oxide layer was 1 ⁇ m.
  • a plurality of inhibition layers 504 were formed on the silicon oxide layer by a photolithography method.
  • a square opening A was formed at the center of the inhibition layer 504 formed in a square when the substrate growth surface was viewed from above. Processing was performed so that the inhibition layers 504 were arranged at equal intervals at a pitch of 50 ⁇ m.
  • a seed crystal 506 made of Ge was grown in the opening A so as to have a film thickness of 1 ⁇ m. After annealing under the same conditions as in Example 3, GaAs was grown.
  • FIGS. 19A to 19C The crystal growth film thickness at the center of each opening in the opening region was measured with a laser microscope. The measurement results are shown in FIGS. 19A to 19C.
  • FIG. 19A shows the result when the length of one side of the opening A is 20 ⁇ m and the length of one side of the inhibition layer 504 is 40 ⁇ m.
  • the horizontal axis is the distance from the end of the open area.
  • FIG. 19B shows the results when the length of one side of the opening A is 20 ⁇ m and the length of one side of the inhibition layer 504 is 35 ⁇ m.
  • FIG. 19C shows the results when the length of one side of the opening A is 30 ⁇ m and the length of one side of the inhibition layer is 40 ⁇ m.
  • the results of FIGS. 19B and 19C show that the change in the film thickness with respect to the distance from the edge of the opening region is the same as in FIG. 19A, but the change amount and the absolute value of the film thickness are different. From this, it was confirmed that the film thickness of the crystal grown in each opening A was uniform in the opening region except for the end portion. It was also found that the film thickness can be adjusted by adjusting the size of the inhibition layer 504 and the size of the opening A.
  • Example 1 The substrate was processed in the same manner as in Example 4 except that the size of the inhibition layer, the size of the openings, and the arrangement were irregular, and seed crystals and GaAs were grown.
  • the crystal growth film thickness at the center of each opening was measured with a laser microscope. The measurement results are shown in FIG. From this, it can be seen that if the arrangement of the inhibition layers and the openings is irregular, the film thickness at each opening varies.

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Abstract

　結晶薄膜を有する半導体基板の設計および上記結晶薄膜の膜質および膜厚の制御を容易にできる半導体基板を提供する。具体的には、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板を提供する。

Description

半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法
　本発明は、半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法に関する。
　近年、活性領域にＧａＡｓ等の３－５族化合物半導体を用いた半導体デバイスが開発されている。例えば、特許文献１には、ＧａＡｓ基板上に、ＡｌＧａＡｓのバッファ層およびＧａＡｓのチャネル層の結晶薄膜が積層された化合物半導体エピタキシャルウエハが開示されている。
　（特許文献１）特開平１１－３４５８１２号公報
　結晶薄膜を半導体デバイスの活性領域として用いる場合には、半導体基板上に結晶薄膜の膜質および膜厚が均一な膜を形成することが必要とされる。半導体基板のいずれの位置においても膜質および膜厚が均一になる成膜条件を選択することにより、半導体基板上のさまざまな位置に形成される電子素子の特性を均一にすることができる。しかしながら、結晶薄膜の成長は、反応容器内の熱移動、原料または反応中間体の物質移動、気相反応、および表面反応等のさまざまな現象の影響を受けるので、電子素子の配置に応じて成膜条件を設計することは困難である。特に、基板の一部に半導体を選択成長させる場合には、結晶薄膜の成長速度が、選択成長部のサイズおよび形状等に依存することが多いので、設計と制御が一層困難になる。
　また、半導体基板上に形成される電子素子の試作後に、試作した電子素子の特性に応じて、半導体基板における結晶薄膜の配置を変更しなければならない場合がある。結晶薄膜成長のプロセス条件等を設計し直すことが必要になると、設計着手から製造着手までの時間が長くなる。さらに、結晶薄膜上に形成するデバイスの仕様に応じて結晶薄膜成長のプロセス条件等を最適化することは、製造コストを増加させる要因である。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板を提供する。
　当該半導体基板において、例えば、少なくとも一部の第１ダミー開口に、第１化合物半導体と同一の組成の第２化合物半導体と、第２化合物半導体上に設けられた第１絶縁体とが設けられている。少なくとも一部の第１ダミー開口に、第１化合物半導体と同一の組成であり、かつ、第１化合物半導体よりも厚みが小さい第３化合物半導体が設けられていてもよい。少なくとも一部の第１ダミー開口には、第１化合物半導体と同一の組成の化合物半導体が設けられていなくてもよい。
　複数の第１開口領域において、例えば、複数の第１開口が格子状に配置されている。複数の第１開口領域が、等間隔に配置されていてもよい。また、複数の第１開口領域は、例えば、格子状に配置されている。
　第１化合物半導体は、例えば３－５族化合物半導体である。ベース基板はＳｉ基板またはＳＯＩ基板であり、第１素子形成開口の内部には、ベース基板上に、第１化合物半導体に格子整合または擬格子整合する第１シード結晶がさらに設けられており、第１化合物半導体が第１シード結晶上で結晶成長していてもよい。第１シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む。
　阻害層は、複数の第１開口領域内に設けられた複数の第１開口と異なる配置で設けられ、ベース基板まで阻害層を貫通する複数の第２開口を含む第２開口領域をさらに有してもよい。複数の第２開口の一部は、第１化合物半導体と同一の工程で形成される、電子素子を形成できる第４化合物半導体が設けられている第２素子形成開口であり、複数の第２開口の他の一部は、電子素子が形成されない第２ダミー開口であってもよい。
　ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、第２素子形成開口の内部には、ベース基板上に、第４化合物半導体に格子整合または擬格子整合する第２シード結晶が設けられており、第４化合物半導体が、第２シード結晶上で結晶成長していてもよい。第２シード結晶は、例えばＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む。
　本発明の第２の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体の少なくとも一部を除去する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法が提供される。
　当該製造方法の複数の開口領域を形成する段階において、例えば、それぞれの複数の開口を格子状に配置する。また、複数の開口領域を形成する段階において、それぞれの複数の開口領域を等間隔に配置してもよい。さらに、複数の開口領域を形成する段階において、それぞれの複数の開口領域を格子状に配置してもよい。
　ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、化合物半導体を結晶成長させる段階の前に、ベース基板上に、化合物半導体に格子整合または擬格子整合するシード結晶を設ける段階をさらに備えてもよい。シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶を含んでもよい。シード結晶を設ける段階においては、例えば、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶の成長後または成長中に、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶をアニールする。
　本発明の第３の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法が提供される。
　本発明の第４の態様においては、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板の第１化合物半導体上に電子素子が形成された電子デバイスが提供される。
　当該電子デバイスは、例えば、複数の第１化合物半導体を有し、複数の第１化合物半導体のそれぞれに電子素子が形成され、それぞれの電子素子を互いに電気的に結合する配線と、少なくとも一部の第１ダミー開口に設けられた、第１化合物半導体と同一の組成の第２化合物半導体と、第２化合物半導体上に設けられ、第２化合物半導体と配線とを絶縁する絶縁体とをさらに備える。電子デバイス上には、電子素子を試験する試験素子が、ベース基板上の、複数の第１開口領域と異なる領域に形成されていてもよい。
　当該電子素子は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子、からなる群から選択された少なくとも１つの電子素子である。ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、Ｓｉ基板またはＳＯＩ基板のシリコン結晶に形成されたシリコン素子をさらに備え、シリコン素子の少なくとも１つと、電子素子の少なくとも１つとが、電気的に結合されていてもよい。
　本発明の第５の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体の少なくとも一部を除去する段階と、複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した化合物半導体上に電子素子を形成する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法が提供される。ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、阻害層を設ける段階の前に、活性領域がシリコン材料であるシリコン素子をベース基板に形成する段階と、シリコン素子と電子素子とを電気的に結合する配線を形成する段階とをさらに備える。
　本発明の第６の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した化合物半導体上に電子素子を形成する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法が提供される。
半導体基板１１０の平面図の一例を概略的に示す。 図１に示した半導体基板１１０のＡ－Ａ'の断面を示す。 半導体基板１１０の平面図の他の一例を示す。 半導体基板１１０の平面図の他の一例を示す。 半導体基板１１０の平面図の他の一例を示す。 半導体基板１１０の平面図の他の一例を示す。 半導体基板１１０の平面図の他の一例を示す。 半導体基板１１０の平面図の他の一例を示す。 半導体基板１１０の平面図の他の一例を示す。 電子デバイス４００の断面図の一例を概略的に示す。 電子デバイス４００の製造過程の一例を概略的に示す。 電子デバイス４００の製造過程の一例を概略的に示す。 電子デバイス４００の製造過程の一例を概略的に示す。 電子デバイス４００の製造過程の一例を概略的に示す。 電子デバイス４００の製造過程の一例を概略的に示す。 電子デバイス４００の製造過程の一例を概略的に示す。 電子デバイス５００の断面の一例を示した断面図である。 電子デバイス５００における阻害層５０４の平面パターンを示した平面図である。 電子デバイス５００の製造方法の一例を示した断面図である。 電子デバイス５００の製造方法の一例を示した断面図である。 電子デバイス５００の製造方法の一例を示した断面図である。 電子デバイス５００の製造方法の一例を示した断面図である。 半導体基板１１１０の平面図の一例を概略的に示す。 電子デバイス４００における化合物半導体の膜厚分布を示すグラフである。 電子デバイス４００における化合物半導体の膜厚分布を示すグラフである。 電子デバイス４００のレーザ顕微鏡による写真である。 電子デバイス４００のレーザ顕微鏡による写真である。 電子デバイス５００のレーザ顕微鏡による写真である。 電子デバイス５００のレーザ顕微鏡による写真である。 電子デバイス５００のトランジスタ特性を示すグラフである。 電子デバイス５００の断面ＴＥＭ写真である。 電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。 電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。 電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。 比較例における化合物半導体の膜厚分布を示すグラフである。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。以下、図面を参照して、実施形態について説明するが、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。なお、図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。また、説明の都合上、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。
　図１は、半導体基板１１０の平面図の一例を示す。図２は、図１に示した半導体基板１１０のＡ－Ａ'の断面を示す。半導体基板１１０は、ベース基板１２０および阻害層１３０を備える。阻害層１３０は、ベース基板１２０上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する。
　例えば、ＭＯＣＶＤ法を用いて化合物半導体の結晶をエピタキシャル成長させる場合において、阻害層１３０は、化合物半導体の結晶が阻害層１３０の表面でエピタキシャル成長することを阻害する。阻害層１３０は、例えば、酸化シリコン層、酸化アルミニウム層、窒化シリコン層、酸窒化シリコン層、窒化タンタル層もしくは窒化チタン層、またはこれらを積層した層である。阻害層１３０の厚みは、例えば０．０５～５μｍである。阻害層１３０は、例えば、ＣＶＤ法またはスパッタ法により形成される。
　阻害層１３０は、一例として、ベース基板１２０の全面に一体となって設けられる。また、阻害層１３０は、ベース基板１２０の複数の異なる領域に分離して設けられてもよい。阻害層１３０は、ベース基板１２０の全面に形成された後に、一部の領域をエッチングにより除去することで、複数の領域に分離される。
　阻害層１３０は、複数の開口領域１４０を有する。複数の開口領域１４０は、阻害層１３０をベース基板１２０にまで貫通し、それぞれの開口領域１４０の内部に同一の配置で設けられた複数の開口１４６を有する。具体的には、開口領域１４０のそれぞれが有する複数の開口１４６の基準位置を相互に接続して形成される図形は、全ての開口領域１４０において合同である。
　素子形成開口１４２の基準位置は、例えば、素子形成開口１４２の中心点である。なお、素子形成開口１４２の基準位置として、素子形成開口１４２を均質な剛体の一断面とみなした場合の重心点を用いてもよい。
　開口１４６の内部では、化合物半導体の結晶を選択成長させることができる。開口１４６は、ベース基板１２０の主面に略垂直な積層方向に、阻害層１３０をベース基板１２０にまで貫通する。開口１４６は、例えば、エッチング等のフォトリソグラフィ法により形成される。
　ここで、本明細書において、「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。なお、ベース基板１２０に阻害層１３０を積層した方向を積層方向と称する。
　半導体基板１１０の製造工程においては、複数の開口１４６の全てに同一工程内で同一の化合物半導体を結晶成長させる。複数の開口１４６の一部は、電子素子が形成されるべき化合物半導体が設けられる素子形成開口１４２である。複数の開口１４６の他の一部は、電子素子が形成されないダミー開口１４４である。つまり、素子形成開口１４２内の化合物半導体には、電子素子が形成される。これに対して、ダミー開口１４４内の化合物半導体には、電子素子が形成されない。ダミー開口１４４内の化合物半導体上には、絶縁体が設けられてもよい。また、ダミー開口１４４内の化合物半導体は、除去されてもよい。
　図１において、それぞれの開口領域１４０は、４個の開口１４６を有する。開口領域１４０は、任意の数の開口１４６を有してもよい。複数の開口１４６は、例えば規則的に配置される。「規則的に配置する」とは、複数の素子形成開口１４２の基準位置間の距離が一定である位置、または周期的に変化する位置に配置することをいう。
　複数の開口１４６は、それぞれの開口領域１４０内に、例えば格子状に配置される。一例として、複数の開口１４６の基準位置としての中心点が、第１の方向に一直線に配置されるとともに、第１の方向と直交する第２の方向にも一直線に配置される。
　複数の開口１４６は、例えば幅がＷ、長さがＬの長方形の格子状に配置される。複数の開口１４６は、幅Ｗおよび長さＬが等しい正方形の格子状に、相互の距離が等しく配置されてもよい。複数の開口１４６は、第１の方向と第２の方向とが直交しない角度で交差する平行四辺形またはひし形からなる格子状に配置されてもよい。第１の方向および第２の方向のそれぞれにおいて複数の開口１４６が等間隔に並ぶ格子状に配置することによって、それぞれの開口１４６で結晶成長する化合物半導体の膜質および膜厚を均一にすることが容易になる。
　複数の開口領域１４０は、例えば、等間隔に配置される。複数の開口領域１４０は、格子状に配置されてもよい。複数の開口領域１４０が等間隔に配置されることにより、ベース基板１２０における複数の素子形成開口１４２の平均密度が均一になる。その結果、複数の素子形成開口１４２のそれぞれにおいて結晶成長する化合物半導体の膜質および膜厚の均一性が向上する。
　半導体基板１１０は、複数の素子形成開口１４２の全てに同一の工程内で同一の化合物半導体を結晶成長させて製造される。従って、複数の素子形成開口１４２のうちのいずれの開口１４６が素子形成開口１４２として選択される場合であっても、選択された素子形成開口１４２内の化合物半導体は同等の膜質および膜厚となる。つまり、半導体基板１１０に形成される電子素子は、同質の化合物半導体上に形成される。その結果、複数の素子形成開口に形成される電子素子は、それぞれ同等の特性を有する。
　複数の素子形成開口１４２の全てに同一工程内で同一の化合物半導体を結晶成長させる場合には、単一のプロセス条件を用いて化合物半導体を結晶成長させることができる。従って、複数の素子形成開口１４２のうちのいずれの素子形成開口１４２に電子素子が形成される場合であっても、電子素子を形成する素子形成開口１４２の位置の組み合わせごとにプロセス条件を設定する工数が削減される。その結果、半導体基板を効率よく製造することができる。
　なお、素子形成開口１４２は、ダミー開口１４４に囲まれるように配置されることが好ましい。素子形成開口１４２を、ダミー開口１４４に囲まれるように配置することにより、複数の素子形成開口１４２のそれぞれの内部に結晶成長する化合物半導体の膜質および膜厚の均一性が向上する。
　図２に示すとおり、阻害層１３０はベース基板１２０の主面１２６上に設けられる。阻害層１３０は複数の開口１４６を有する。具体的には、阻害層１３０は、素子形成開口１４２－１、素子形成開口１４２－２、ダミー開口１４４－１、およびダミー開口１４４－２を有する。
　ベース基板１２０は、例えば、Ｓｉ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板、Ｇｅ基板、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板、ＧａＡｓ基板、またはサファイア基板である。Ｓｉ基板は、例えば単結晶Ｓｉ基板である。
　素子形成開口１４２－１および素子形成開口１４２－２の内部には、第１化合物半導体１６０が設けられている。素子形成開口１４２－１および素子形成開口１４２－２に設けられた第１化合物半導体１６０には、例えばＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの電子素子が形成される。
　第１化合物半導体１６０は、ベース基板１２０の主面１２６に接する。第１化合物半導体１６０は、化合物半導体を含む複数の層を有してもよい。第１化合物半導体１６０は、例えば３－５族化合物半導体である。第１化合物半導体１６０は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ結晶を有してもよい。ここで、ｘ、ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１を満たす実数を表す。ｘ、ｙ及びｚは、０≦ｘ＜１、かつ０＜ｘ＋ｙ＋ｚ≦１であることが好ましい。以下の説明における、ｘ、ｙ及びｚの範囲についても同様である。
　第１化合物半導体１６０は、例えば、エピタキシャル成長法により形成される。第１化合物半導体１６０は、例えば、化学気相析出法（ＣＶＤ法とも称する）、有機金属気相成長法（ＭＯＣＶＤ法とも称する）、分子線エピタキシ法（ＭＢＥ法とも称する）、または原子層成長法（ＡＬＤ法とも称する）により形成される。
　第１化合物半導体１６０をアニールしてもよい。第１化合物半導体１６０の内部には、ベース基板１２０と第１化合物半導体１６０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。当該欠陥は、第１化合物半導体１６０を加熱してアニールすることにより、第１化合物半導体１６０の内部を移動する。
　上記の欠陥は、第１化合物半導体１６０の内部を移動して、第１化合物半導体１６０の界面または第１化合物半導体１６０の内部にあるゲッタリングシンク等に捕捉される。その結果、第１化合物半導体１６０をアニールすることにより、第１化合物半導体１６０の結晶性が向上する。第１化合物半導体１６０は、非晶質または多結晶のＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚをアニールして形成してもよい。
　第１化合物半導体１６０を複数の段階に分けてアニールしてもよい。例えば、第１化合物半導体１６０の融点に達しない温度で第１化合物半導体１６０に高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する。このような２段階のアニールを、複数回繰り返してもよい。第１化合物半導体１６０がＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚを有する場合、高温アニールの温度および時間は、例えば、８５０～９００℃で２～１０分間である。低温アニールの温度および時間は、例えば、６５０～７８０℃で２～１０分間である。
　ダミー開口１４４－１の内部には、第１化合物半導体１６０および絶縁体１９０が設けられている。絶縁体１９０は、例えば、第１化合物半導体１６０がダミー開口１４４－１で結晶成長した後で設けられる。絶縁体１９０の上には、電子素子が形成されない。
　ダミー開口１４４－２の内部には、第１化合物半導体１６０が設けられていない。例えば、ダミー開口１４４－２内で第１化合物半導体１６０を結晶成長させた後で、エッチング等により第１化合物半導体１６０が削除されている。ダミー開口１４４－２には電子素子が形成されない。
　開口１４６は、例えば（√３）／３以上のアスペクト比を有する。アスペクト比が（√３）／３以上の開口１４６の内部に、ある程度の厚さを有する結晶が形成されると、当該結晶に含まれる格子欠陥等の欠陥が、開口１４６の壁面でターミネートされる。その結果、開口１４６に露出した上記結晶の表面は、当該結晶が形成された時点で優れた結晶性を備える。
　ここで、本明細書において、「開口のアスペクト比」とは、「開口の深さ」を「開口の幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック　第１分冊」（７５１ページ、１９８８年、オーム社発行）によると、アスペクト比の定義として「エッチング深さ／パターン幅」が記載されている。本明細書においても、同様の意義でアスペクト比の用語を用いる。
　なお、「開口の深さ」は、基板上に薄膜を積層した場合の積層方向の深さである。「開口の幅」は、積層方向に垂直な方向の幅である。複数の開口の幅がある場合には、開口のアスペクト比の算出にあたり、最小の幅を用いる。たとえば、開口の積層方向から見た形状が長方形である場合、長方形の短辺の長さをアスペクト比の計算に用いる。
　開口の形状が円形、長円（rounded rectangular)形、または楕円形である場合には、それぞれの直径または短径が「開口の幅」に相当する。さらに開口の積層方向の断面形状も任意の形状であってよい。当該断面形状は、例えば、矩形、台形、または放物線形状などである。断面形状が台形である場合、最短の長さとなる開口部底面の幅あるいは開口部入り口の幅が「開口部の幅」に相当する。
　開口の積層方向から見た形状が長方形または正方形であり、積層方向の断面形状が矩形の場合、開口部内部の立体形状は直方体である。開口部内部の立体形状は、直方体以外の任意の形状であってもよい。直方体以外の立体形状を有する開口のアスペクト比を算出する場合には、開口部内部の立体形状を直方体に近似してアスペクト比を算出する。
　図３Ａは、半導体基板１１０の平面図の他の一例を示す。同図においては、阻害層１３０は、複数の開口領域１４０と異なる配置の開口を含む開口領域１５０および開口領域１７０をさらに有する。開口領域１５０は、複数の開口１５６を有する。複数の開口１５６の一部は、複数の開口領域１４０と同じ工程で形成される、電子素子を形成できる化合物半導体が設けられる素子形成開口１５２である。当該化合物半導体は、複数の開口１４６内に第１化合物半導体１６０を形成する場合と同一の原料および同一の製法を用いて形成される。素子形成開口１５２には、例えば開口領域１４０に設けられた化合物半導体の検査に用いられるＴＥＧ（Test Element Group）デバイスが形成されていてもよい。
　複数の開口１５６の他の一部は、電子素子が形成されないダミー開口１５４である。素子形成開口１５２には、素子形成開口１４２に設けられている化合物半導体と同一の組成の化合物半導体が設けられてもよい。ダミー開口１５４においては、ダミー開口１５４内に設けられた化合物半導体が除去されていてもよい。また、ダミー開口１５４には、絶縁体が設けられていてもよい。
　開口領域１５０内の複数の開口１５６は、電子素子の形成以外の目的に使用されてもよい。例えば、複数の開口１５６の一部は、開口１４６および開口１５６の内部で選択成長した結晶の形状を確認したり、開口１４６内で結晶成長する化合物半導体の膜厚を制御したりすることを目的として使用される。
　開口領域１７０の形状は、開口領域１４０と同一である。ただし、開口領域１７０の内部に設けられている複数の開口１７６の配置は、複数の開口１４６の配置と異なっている。複数の開口１７６の一部は、電子素子が形成されるべき化合物半導体が設けられる素子形成開口１７２である。複数の開口１７６の他の一部は、電子素子が形成されないダミー開口１７４である。素子形成開口１７２には、素子形成開口１７２に設けられている化合物半導体と同一の組成の化合物半導体が設けられてもよい。
　図３Ｂは、半導体基板１１０の平面図の他の一例を示す。同図においては、複数の開口領域１４０は、異なる形状または異なる大きさの複数の開口１４６を有する。複数の開口１４６の形状は、任意の形状であってよい。当該形状は、たとえば正方形、長方形、円形、長円形、および楕円形である。開口領域１４０が異なる形状または異なる大きさの複数の素子形成開口１４２を有することにより、形成すべき電子素子の仕様に適した大きさの素子形成開口１４２に結晶成長した化合物半導体を使用することができる。
　図３Ｃは、半導体基板１１０の平面図の他の一例を示す。同図における半導体基板１１０は、複数の開口領域１８０をさらに備える。複数の開口領域１８０のそれぞれは、内部に同一の配置で設けられた複数の開口１８６を有する。複数の開口１８６の一部は、電子素子が形成されるべき化合物半導体が設けられている素子形成開口１８２である。複数の開口１８６の他の一部は、電子素子が形成されないダミー開口１８４である。
　図３Ｃに示す構成においては、半導体基板１１０が、内部に同一の配置で設けられた複数の開口を有する開口領域を複数有する。半導体基板１１０が当該構成を有する場合には、膜質および膜厚が均一な化合物半導体を、半導体基板１１０に形成すべき電子素子または電子デバイスに要求される特性に応じた配置で設けることができる。
　図３Ｄは、半導体基板１１０の平面図の他の一例を示す。同図における複数の開口領域１４０は、相互に離れて格子状に設けられている。複数の開口領域１４０は、第１の方向（図３ＤにおけるＸ方向）および第１の方向と直交する第２の方向（図３ＤにおけるＹ方向）において、それぞれ異なる距離で等間隔に配置されている。
　図３Ｅは、半導体基板１１０の平面図の他の一例を示す。同図における複数の開口領域１４０は、半導体基板１１０上の位置Ｃを中心にして等しい角度で回転して配置されている。このように、複数の開口領域１４０は、回転対称性を有する周期的配列パターンに従って配置されてもよい。つまり、複数の開口領域１４０は、ベース基板１２０上の基準位置を中心とする円周上を、一定の回転角ごとに移動した位置に配置されてもよい。
　例えば、複数の開口１４６内に設けられる第１化合物半導体１６０が結晶構造を有する場合には、複数の開口領域１４０は、１８０度、１２０度、９０度、または６０度ずつ回転して配置される。複数の開口１４６内に設けられる第１化合物半導体１６０が準結晶構造を有する場合には、複数の開口領域１４０は、７２度、４５度、３６度、または３０度ずつ回転して配置される。複数の開口領域１４０は、鋭角７２度および鈍角１０８度のひし形と、鋭角３６度および鈍角１４４度のひし形とを組み合わせたペンローズ・タイル状に配置されてもよい。
　図３Ｆは、半導体基板１１０の平面図の他の一例を示す。同図においては、阻害層１３０は、ベース基板１２０上の複数の領域に分離されている。分離されたそれぞれの領域には、１個の開口１４６が形成されている。阻害層１３０は、複数の分離された領域を有する複数の開口領域１４０を有する。
　それぞれの開口領域１４０における、当該分離された領域以外の領域においては、ベース基板１２０が露出している。ベース基板１２０が露出した領域に、電子素子が設けられてもよい。例えば、ベース基板１２０が露出した領域は、素子形成開口１４２内の第１化合物半導体１６０に設けられる電子素子を試験する試験素子を形成するＴＥＧデバイス領域として用いられる。
　図３Ｇは、半導体基板１１０の平面図の他の例を示す。半導体基板１１０における複数の開口領域１４０は、四辺形以外の多角形である。開口領域１４０以外の領域には、開口領域１４０に含まれる開口１４６と異なる形状の開口３５２および開口３５４が配置されている。開口３５２および開口３５４には、例えば、開口領域１４０内の開口１４６に形成される電子素子を試験する試験素子を形成してもよい。
　図４は、電子デバイス４００の断面図の一例を概略的に示す。電子デバイス４００は、半導体基板４１０、電子素子４９１、電子素子４９２、および配線４９８を備える。
　半導体基板４１０は、ベース基板４２０および阻害層４３０を有する。ベース基板４２０とベース基板１２０とは同様の構成を有する。ベース基板４２０は、例えばＳｉ基板またはＳＯＩ基板等のＳｉ結晶を有する基板である。阻害層４３０と阻害層１３０とは、同様の構成を有する。
　阻害層４３０は、ベース基板４２０の主面４２６上に設けられる。阻害層４３０は、複数の開口４４６を有する。複数の開口４４６の一部は、２個の素子形成開口４４２（４４２－１、４４２－２）であり、複数の開口４４６の他の一部は素子形成開口４４２に隣接する２個のダミー開口４４４（４４４－１、４４４－２）である。
　素子形成開口４４２は、電子素子が形成される第１化合物半導体４７０または第１化合物半導体４７１が内部に形成される開口である。ダミー開口４４４は、電子素子が形成されない開口である。
　エピタキシャル成長の原料である前駆体が過剰に供給される場合、ダミー開口４４４は、素子形成開口４４２への前駆体供給量の制御手段として機能する。半導体基板４１０がダミー開口４４４を有すると、第１化合物半導体４７０および第１化合物半導体４７１のエピタキシャル成長の間に、素子形成開口４４２だけでなくダミー開口４４４にも第１化合物半導体４７０および第１化合物半導体４７１の前駆体の一部が供給される。その結果、素子形成開口４４２への余分な前駆体の供給が抑制される。
　従って、第１シード結晶４６０、第１シード結晶４６１、第１化合物半導体４７０、および第１化合物半導体４７１は、素子形成開口４４２の内部で安定して成長する。このように、素子形成開口４４２における結晶成長が安定するので、素子形成開口４４２とともにダミー開口が設けられていない場合に比べて、半導体基板４１０の製造におけるプロセス条件の設定が容易になる。また、半導体基板４１０に結晶成長する第１化合物半導体４７０の膜質および膜厚の制御が容易になる。
　素子形成開口４４２およびダミー開口４４４は、同一の開口領域に含まれる。半導体基板４１０は、図４に示す個数および配置と異なる個数および配置の素子形成開口４４２およびダミー開口４４４を有してもよい。
　素子形成開口４４２－１の内部においては、ベース基板４２０、第１シード結晶４６０、および第１化合物半導体４７０が、主面４２６に略垂直な方向に、この順に配置される。素子形成開口４４２－２の内部においては、ベース基板４２０、第１シード結晶４６１、および第１化合物半導体４７１が、主面４２６に略垂直な方向に、この順に配置される。
　半導体基板４１０は、ダミー開口４４４－２の内部に、シード結晶４６２、第２化合物半導体４７２、および絶縁体４８２を有する。ダミー開口４４４－２の内部において、ベース基板４２０、シード結晶４６２、第２化合物半導体４７２、および絶縁体４８２が、主面４２６に略垂直な方向に、この順に配置される。半導体基板４１０は、他方のダミー開口４４４－１の内部に、絶縁体４８４を有する。絶縁体４８４は、ベース基板４２０に接する。ダミー開口４４４－１の内部には、第１化合物半導体４７０よりも厚みが小さい第３化合物半導体が設けられてもよい。当該第３化合物半導体上に、絶縁体４８４が設けられていてもよい。
　第１シード結晶４６０および第１シード結晶４６１は、第１化合物半導体４７０および第１化合物半導体４７１に良好なシード面を提供する。第１シード結晶４６０および第１シード結晶４６１は、ベース基板４２０または主面４２６に存在する不純物が、第１化合物半導体４７０および第１化合物半導体４７１の結晶性に悪影響を及ぼすことを抑制する。第１シード結晶４６０と第１シード結晶４６１とは、同一の工程で形成されてよく、同様の構成を有してよい。以下の説明では、第１シード結晶４６１についての説明を省略する。
　第１シード結晶４６０は、ベース基板４２０の主面４２６に接する。第１シード結晶４６０は、半導体の結晶を含む層である。第１シード結晶４６０は、例えば複数の層を含む。第１シード結晶４６０は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ結晶を有してもよい。ベース基板４２０がＳｉ基板またはＳＯＩ基板等のＳｉ結晶を有する基板であり、第１化合物半導体がＧａＡｓ、ＧａＡｌＡｓなどの３－５族化合物半導体である場合には、第１シード結晶４６０は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ結晶であることが好ましく、ＳｉｙＧｅｚ（０≦ｙ≦０．１、０．９≦ｚ≦１、かつｙ＋ｚ＝１）であることがさらに好ましく、Ｇｅ結晶であることが特に好ましい。
　第１シード結晶４６０は、例えば、エピタキシャル成長法により選択成長させることができる。第１シード結晶４６０は、例えば、化学気相析出法、有機金属気相成長法、分子線エピタキシ法、または原子層成長法により形成される。第１シード結晶４６０は、エピタキシャル成長法などによりシード結晶層を形成した後、エッチングおよびフォトリソグラフィ法等によりパターニングすることで、ベース基板４２０の一部に形成してもよい。
　第１シード結晶４６０をアニールしてもよい。第１シード結晶４６０の内部には、ベース基板４２０と第１シード結晶４６０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。上記欠陥は、例えば、第１シード結晶４６０を加熱してアニールすることにより、第１シード結晶４６０の内部を移動して、第１シード結晶４６０の界面または第１シード結晶４６０の内部にあるゲッタリングシンク等に捕捉される。その結果、第１シード結晶４６０の結晶性が向上する。第１シード結晶４６０は、非晶質または多結晶のＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚをアニールすることで形成してもよい。
　シード結晶４６２は、第１シード結晶４６０と同一の工程で形成される。シード結晶４６２は、ダミー開口４４４の内部に形成される以外は、第１シード結晶４６０および第１シード結晶４６１と同様の構成を有する。
　第１化合物半導体４７０は、第１シード結晶４６０と格子整合または擬格子整合する。第１化合物半導体４７０と第１化合物半導体１６０とは同様の構成を有する。第１化合物半導体４７０は、第１シード結晶４６０に接する。第１化合物半導体４７０は、ＧａＡｓ等の３－５族化合物半導体である。第１化合物半導体４７０は、例えばＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚを含む。第１化合物半導体４７０は、複数の層を含んでもよい。第１化合物半導体４７０と第１シード結晶４６０との界面は、素子形成開口４４２の内部にある。第１化合物半導体４７０は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成される。
　ここで、本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの積層状態は、擬格子整合と呼ばれる。
　第１化合物半導体４７１は、第１化合物半導体４７０と同一の工程で形成される。第１化合物半導体４７１は、第１化合物半導体４７０と同様の構成を有する。第２化合物半導体４７２は、第１化合物半導体４７０と同一の工程で形成される。第２化合物半導体４７２は、シード結晶４６２と格子整合または擬格子整合する以外は、第１化合物半導体４７０および第１化合物半導体４７１と同様の構成を有する。
　絶縁体４８２は、第２化合物半導体４７２と配線４９８とを絶縁する。絶縁体４８２は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、その他の絶縁性酸化物または絶縁性窒化物である。また絶縁体４８２は、これら絶縁性酸化物または絶縁性窒化物の混合物または積層膜であってもよい。絶縁体４８２の他の例は、ガラス等のアモルファス物質、耐熱性有機物、耐熱性ポリマーである。絶縁体４８２は、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、または塗布法により薄膜を形成した後、当該薄膜をパターニングして形成される。
　絶縁体４８４は、ベース基板４２０と配線４９８とを絶縁する。絶縁体４８４は、例えば、絶縁体４８２と同様の材料を含む。絶縁体４８４は、絶縁体４８２と同一の工程で形成されてもよい。絶縁体４８４は、例えば、第１化合物半導体と同一の工程においてダミー開口４４４に形成された化合物半導体の少なくとも一部が除去された後、ダミー開口４４４の内部に形成される。
　電子素子４９１は、第１化合物半導体４７０に形成される。電子素子４９１は、第１化合物半導体４７０をチャネル層に用いる。電子素子４９１は、例えばＨＢＴである。電子素子４９１は、一対の入出力電極４９４と制御電極４９５とを有する。制御電極４９５は、電圧が印加され、一対の入出力電極４９４の間の電流を制御する。
　電子素子４９１は、ＨＢＴに限定されない。電子素子４９１は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子のいずれかの電子素子であってもよい。増幅素子またはスイッチング素子として、ＦＥＴあるいはＨＢＴを例示できる。集積回路としてデジタルＩＣを例示できる。発光素子としてｐｎ接合を有する発光デバイス、受光素子としてｐｎ接合またはショットキー接合を含む受光デバイスを例示できる。
　電子素子４９１の他の例は、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＩＳＦＥＴ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）等の半導体デバイス、半導体レーザー、発光ダイオード、発光サイリスタ等の発光デバイス、光センサ、受光ダイオード等の受光デバイス、太陽電池のような能動素子である。電子素子４９１の他の例は、抵抗、キャパシタ、インダクタ等の受動素子である。
　電子素子４９２は、第１化合物半導体４７１上に形成される。電子素子４９２は、例えば第１化合物半導体４７１をチャネル層に用いるＨＢＴである。電子素子４９２は、一対の入出力電極４９６と制御電極４９７とを有する。制御電極４９７は、電圧が印加され、一対の入出力電極４９６の間の電流を制御する。電子素子４９２は、電子素子４９１と同様に、ＨＢＴ以外の素子であってもよい。電子素子４９２は、例えば、電子素子４９１と電気的に結合される。電子素子４９１の一方の入出力電極４９４は、電子素子４９２の一方の入出力電極４９６と配線４９８により接続される。
　図５から図１０を用いて、電子デバイス４００の製造方法について説明する。また、半導体基板４１０の製造方法について説明する。
　図５は、電子デバイス４００の製造過程の一例を概略的に示す。図５に示すとおり、まず、ベース基板４２０を準備する。ベース基板４２０は、Ｓｉ結晶層を有するＳｉ基板またはＳＯＩ基板である。続いて、ベース基板４２０の主面４２６に阻害層４３０を形成する。阻害層４３０を形成する段階において、例えば、ＣＶＤ法により酸化シリコンが形成される。
　図６は、電子デバイス４００の製造過程の一例を概略的に示す。図６に示すとおり、阻害層４３０に、ベース基板４２０の主面４２６に略垂直な方向に阻害層４３０を貫通する開口４４６を形成する。開口４４６は、例えば、エッチング等のフォトリソグラフィ法により形成される。阻害層４３０には、ベース基板４２０の主面４２６を露出させる複数の開口４４６が形成される。複数の開口４４６を形成する段階において、複数の開口４４６の一部の開口４４６を規則的に配置して形成してもよい。本実施形態においては、素子形成開口４４２－１、素子形成開口４４２－２、ダミー開口４４４－１、およびダミー開口４４４－２を等間隔に形成する。
　図７は、電子デバイス４００の製造過程の一例を概略的に示す。図７に示すとおり、素子形成開口４４２－１および素子形成開口４４２－２の内部に、それぞれ第１シード結晶４６０および第１シード結晶４６１が設けられる。第１シード結晶４６０および第１シード結晶４６１は、Ｓｉ基板またはＳＯＩ基板に含まれるＳｉ結晶層に接してもよい。第１シード結晶４６０および第１シード結晶４６１は、例えば、ＣＶＤ法によりＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚを結晶成長させることで素子形成開口４４２－２の内部に設けられる。
　第１シード結晶４６０および第１シード結晶４６１を設ける段階において、ダミー開口４４４－２およびダミー開口４４４－１の内部に、それぞれシード結晶４６２およびシード結晶４６４が設けられる。シード結晶４６２およびシード結晶４６４は、第１シード結晶４６０および第１シード結晶４６１と同じ材料からなる。
　第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４が設けられた後、第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４をアニールしてもよい。なお、当該結晶の成長中にアニールを実施してもよい。なお、第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４は、複数の素子形成開口４４２および複数のダミー開口４４４のうちの一部の開口のみに設けてもよい。
　図８は、電子デバイス４００の製造過程の一例を概略的に示す。図８に示すとおり、素子形成開口４４２－１および素子形成開口４４２－２の内部に、それぞれ第１化合物半導体４７０および第１化合物半導体４７１を結晶成長させる。第１化合物半導体４７０および第１化合物半導体４７１は、例えば、ＭＯＣＶＤ法によりＧａＡｓを結晶成長させる。第１化合物半導体４７０および第１化合物半導体４７１は、阻害層４３０の表面よりも凸に結晶成長してもよい。
　第１化合物半導体４７０および第１化合物半導体４７１を結晶成長する段階において、ダミー開口４４４－２およびダミー開口４４４－１の内部で、それぞれ第２化合物半導体４７２および第３化合物半導体４７４が結晶成長する。第２化合物半導体４７２および第３化合物半導体４７４は、第１化合物半導体４７０と同様の材料を含んでよく、第１化合物半導体４７０と同様の方法で結晶成長する。なお、第１化合物半導体４７０、第１化合物半導体４７１、第２化合物半導体４７２、および第３化合物半導体４７４は、複数の素子形成開口４４２および複数のダミー開口４４４のうちの一部の開口のみに設けてもよい。
　図９は、電子デバイス４００の製造過程の一例を概略的に示す。図９に示すとおり、ダミー開口４４４－２の内部にある第２化合物半導体４７２の少なくとも一部が除去される。例えば、第２化合物半導体４７２は、阻害層４３０の表面より凹になるように、少なくとも一部が除去される。また、ダミー開口４４４－１の内部にある第３化合物半導体４７４およびシード結晶４６４が除去される。このとき、第１化合物半導体４７０および第１化合物半導体４７１は、除去されない。
　第２化合物半導体４７２、第３化合物半導体４７４、およびシード結晶４６４は、例えば、エッチングにより除去される。このとき、第１化合物半導体４７０および第１化合物半導体４７１は、例えば、レジストにより保護される。また、第２化合物半導体４７２、第３化合物半導体４７４、およびシード結晶４６４は、阻害層４３０の一部と一緒に除去される。なお、シード結晶４６２の少なくとも一部を除去してもよい。
　電子デバイス４００の製造において、第２化合物半導体４７２を除去することは、必須ではない。例えば、第２化合物半導体４７２が阻害層４３０の表面よりも凸に形成されていない場合には、第２化合物半導体４７２を除去しなくてよい。
　図１０は、電子デバイス４００の製造過程の一例を概略的に示す。図１０に示すとおり、ダミー開口４４４－２に、絶縁体４８２が形成される。絶縁体４８２は、第２化合物半導体４７２またはシード結晶４６２を覆うように形成される。絶縁体４８４は、第３化合物半導体４７４が除去されたダミー開口４４４－１の内部に形成される。絶縁体４８４を、第１化合物半導体４７０よりも厚みが小さくなるまで除去された第３化合物半導体４７４上に設けてもよい。絶縁体４８２および絶縁体４８４は、例えば、ＣＶＤ法により形成された酸化シリコンである。
　続いて、第１化合物半導体４７０に、一対の入出力電極４９４および制御電極４９５を形成することで、電子素子４９１が形成される。入出力電極４９４および制御電極４９５は、例えば、真空蒸着法により、チタン（Ｔｉ）、金（Ａｕ）等の導電性材料の薄膜を形成し、当該薄膜をフォトリソグラフィ法などによりパターニングすることで得られる。
　同様にして、第１化合物半導体４７０に、一対の入出力電極４９６および制御電極４９７を形成して、電子素子４９２が形成される。さらに一方の入出力電極４９４と一方の入出力電極４９６とを接続する配線４９８を形成して、電子デバイス４００が得られる。配線４９８は、例えば、真空蒸着法により、Ｔｉ、Ａｕ等の導電性材料の薄膜が形成され、当該薄膜をフォトリソグラフィ法などによりパターニングすることで得られる。
　図１１Ａは、電子デバイス５００の断面の一例を示した断面図である。電子デバイス５００は、ベース基板５０２、阻害層５０４、シード結晶５０６、化合物半導体５０８、絶縁体５１０、および電子素子５１２を有する。阻害層５０４は、ベース基板５０２の上に形成される。シード結晶５０６は、阻害層５０４で覆われないベース基板５０２上に形成されている。化合物半導体５０８は、シード結晶５０６に接してシード結晶５０６上に形成されている。
　図１１Ｂは、電子デバイス５００における阻害層５０４の平面パターンを示した平面図である。阻害層５０４は、ベース基板５０２の上に孤立して形成されており、各阻害層５０４には開口Ａが形成されている。ここでは阻害層５０４ごとに一つの開口Ａを備える場合を例示するが、各阻害層５０４に複数の開口Ａが形成されてもよい。各阻害層５０４は孤立しているので、隣接する阻害層５０４の間には溝Ｂが形成される。シード結晶５０６は、開口Ａの底部および溝Ｂの底部に形成される。開口Ａのシード結晶５０６上に形成された化合物半導体５０８には電子素子５１２が形成され、溝Ｂのシード結晶５０６上に形成された化合物半導体５０８は絶縁体５１０で覆われている。
　図１２Ａから図１２Ｄは、電子デバイス５００の製造方法の一例を工程順に示した断面図である。図１２Ａに示すとおり、阻害層５０４を有するベース基板５０２が準備される。ベース基板５０２として、表面がシリコン結晶であるＳｉ基板またはＳＯＩ基板が挙げられる。ベース基板５０２の上に阻害層５０４が形成される。阻害層５０４として、例えば、ＣＶＤ法により酸化シリコンが形成される。
　図１２Ｂに示すとおり、阻害層５０４を加工する。阻害層５０４は、ベース基板５０２の上面に沿って、互いに離して複数形成する。そして、離して形成した各阻害層５０４の間には溝Ｂが形成される。また離して形成した各阻害層５０４にはベース基板５０２まで貫通する開口Ａが形成される。阻害層５０４の加工には、例えば、エッチング等のフォトリソグラフィ法を用いることができる。互いに離れて形成された阻害層５０４は規則的に形成されることが好ましい。互いに離れて形成された阻害層５０４には一個もしくは複数の開口が形成されてよい。
　本実施形態では、３つの孤立した阻害層５０４が等間隔に形成され、それぞれの阻害層５０４に１つずつ形成された３つの開口Ａが等間隔に形成されている。開口Ａ、及び阻害層５０４と隣接する阻害層５０４との間の溝Ｂは、ベース基板５０２の上面を露出させる。
　図１２Ｃに示すとおり、開口Ａの内部、及び溝Ｂの内部にはシード結晶５０６が形成される。シード結晶５０６は、表面がシリコンである基板またはＳＯＩ基板に含まれるシリコン結晶層に接することが好ましい。シード結晶５０６として、例えば、ＣＶＤ法により形成されるＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ結晶が挙げられる。シード結晶５０６が形成された後、シード結晶５０６は、アニールされることが好ましい。アニールは、シード結晶５０６の成長中に実施されてもよい。本実施形態において、全ての開口Ａ、及び全ての溝Ｂにシード結晶５０６が形成される場合について説明したが、これに限定されない。例えば、複数の開口Ａのうち一部の開口Ａの内部にシード結晶５０６が形成されてもよい。
　図１２Ｄに示すとおり、開口Ａの内部、及び溝Ｂの内部に、化合物半導体５０８が形成される。化合物半導体５０８として、例えば、ＭＯＣＶＤ法により形成されたＧａＡｓが挙げられる。化合物半導体５０８は、阻害層５０４の表面よりも凸に形成されることが好ましい。本実施形態において、全ての開口Ａの内部、及び全ての溝Ｂの内部に、化合物半導体５０８が形成される場合について説明したが、これに限定されない。例えば、複数の開口Ａのうち一部の開口Ａの内部あるいは溝Ｂの一部に化合物半導体５０８が形成されてもよい。
　溝Ｂに形成された化合物半導体５０８を覆うように絶縁体５１０を形成し、開口Ａに形成された化合物半導体５０８に電子素子５１２を形成することで、図１１Ａおよび図１１Ｂに示す電子デバイス５００を製造できる。絶縁体５１０として、ＣＶＤ法またはスパッタ法により形成される酸化シリコン、窒化シリコンなどを用いることができる。電子素子５１２としてヘテロバイポーラトランジスタが挙げられる。電子素子５１２は周知の製造方法で製造できる。なお、開口Ａに形成された化合物半導体５０８のうち、後の工程でデバイス加工を行わない化合物半導体５０８については、これを覆うように絶縁体５１０が形成されてもよい。
　図１３は、半導体基板１１１０の他の実施形態の平面図を示す。図１１Ａおよび図１１Ｂを用いて、開口の別の配置例について説明する。図１１Ａおよび図１１Ｂに示すとおり、半導体基板１１１０は、阻害層１１３０、開口領域１１４０、および開口領域１１５０を備える。
　複数の開口領域１１４０のそれぞれは、複数の開口１１４６を同一の配置で有する。複数の開口１１４６の一部は、電子素子が形成されるべき素子形成開口１１４２である。複数の開口１１４６の他の一部は、電子素子が形成されないダミー開口１１４４である。
　開口領域１１５０においては、開口領域１１４０内の開口と異なる配置で複数の開口が設けられている。例えば、開口領域１１５０には、素子形成開口１１５２およびダミー開口１１５４が設けられている。素子形成開口１１５２には、電子素子を形成することができる。ダミー開口１１５４には、例えば、ダミー開口１１５４内に形成された化合物半導体上に絶縁体が設けられていることにより、電子素子を形成することができない。なお、開口領域１１５０が有する開口の一部は、開口領域１１４０の対応する位置に配置されていてもよい。
　半導体基板１１１０は、ベース基板１２０またはベース基板４２０と同様のベース基板１１２０を有する。そこで、半導体基板１１０または半導体基板４１０と同様の構成については、説明を省略する。また、開口領域１１４０は、開口領域１４０に対応して、同一の構成を有する。そこで、開口領域１１４０については、説明を省略する。
　素子形成開口１１４２は、素子形成開口１４２または素子形成開口４４２に対応して、同様の構成を有する。そこで、素子形成開口１１４２については、説明を省略する。素子形成開口１１４２の内部には、第１化合物半導体１６０または第１化合物半導体４７０と同様の構成を有する第１化合物半導体が形成される。なお、図１１Ａおよび図１１Ｂにおいて、第１化合物半導体は図示されていない。
　ダミー開口１１４４はダミー開口４４４に対応する。ダミー開口１１４４の内部には、第２化合物半導体４７２と同様の構成を有する第２化合物半導体４７２、および、絶縁体４８２と同様の構成を有する絶縁体が形成される。ダミー開口１１４４の内部には、絶縁体４８４と同様の構成を有する絶縁体が形成されてもよい。
　素子形成開口１１５２は、第１化合物半導体が素子形成開口１１４２の内部で結晶成長する工程と同一の工程で結晶成長する第４化合物半導体を有する。第４化合物半導体は、第１化合物半導体１６０または第１化合物半導体４７０と同様の構成を有する。
　素子形成開口１１５２の内部には、第１シード結晶層と同様の構成を有する第２シード結晶が設けられてもよい。素子形成開口１１５２の内部において、ベース基板１１２０、第２シード結晶、および第４化合物半導体が、ベース基板１１２０の主面に略垂直な方向に、この順に配置される。なお、図１１Ａおよび図１１Ｂにおいて、第４化合物半導体および第２シード結晶は図示されていない。
　ダミー開口１１５４の内部には、第１化合物半導体が素子形成開口１１４２の内部で結晶成長した工程と同一の工程で形成される第５化合物半導体と、第２絶縁体が設けられる。ダミー開口１１５４の内部において、ベース基板、第５化合物半導体、および第２絶縁体が、ベース基板１１２０の主面に略垂直な方向に、この順に配置される。
　当該第２絶縁体は、絶縁体４８４と同様の構成を有する。第２絶縁体は、ダミー開口１１５４の内部に、第１化合物半導体が素子形成開口１１４２の内部で結晶成長する工程と同一の工程で結晶成長した化合物半導体が除去された後に、ダミー開口１１５４の内部に形成される。
　ベース基板の一部に半導体を選択的に結晶成長させる選択成長技術は、電子デバイスの性能を向上する上で有用な技術である。しかし、電子デバイスの形成に必要な結晶薄膜の成長速度、結晶組成、ドーピング濃度、および結晶の３次元的形状等の重要パラメータは、選択成長部および阻害層のサイズ、形状等に依存する。この結果、電子デバイスの設計においては、これらの結晶成長条件を考慮する必要があり、電子デバイスごとに異なる位置で均一な膜質および膜厚を有する結晶薄膜を成長させるには、高度な技術と経験を要していた。
　以上に記載した実施形態によれば、同一の位置に複数の開口を有する複数の開口領域を有する半導体基板４１０を用いることで、電子デバイス４００の設計と開発に際して、電子デバイス４００ごとに異なる位置での結晶薄膜の成長に関わる設計部分の負担が大幅に削減される。この結果、電子デバイス４００の設計および試作から最終製品に至る設計負荷並びに設計着手から製造着手までの時間の大幅な低減が可能になる。
　また、選択成長した結晶薄膜を有する半導体基板１１０の製造において、個々の電子デバイス設計に応じてカスタムメイドで半導体基板を設計および製作する場合に比べて、同一の位置に複数の開口を有する複数の開口領域を有する半導体基板１１０を準備することで製品の標準化が可能となる。この結果、高性能な半導体基板１１０のコストが低減するという工業的な意義が生じる。
（実施例１）
　図５から図１０の手順に従って、電子デバイス４００を作製した。ベース基板４２０として、市販のＳＯＩ基板を準備した。阻害層４３０として、酸化シリコン層をＣＶＤ法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、複数の開口を形成した。複数の開口は、直交する２つの方向のそれぞれにおいて等間隔に形成されており、同一の平面形状を有する。開口の平面形状を一辺が１０μｍの正方形として、３０μｍピッチで等間隔に配置した。開口の一辺が１０μｍであるので、開口の間隔は２０μｍであった。開口は、シード結晶の膜厚が０．５μｍ、ＧａＡｓの膜厚が３μｍになるように設計した。
　開口の内部に、Ｇｅのシード結晶を形成した。Ｇｅのシード結晶は、ハロゲンを含むＣＶＤ法により形成した。シード結晶は、成長温度が６００℃、反応容器内の圧力が２．６ｋＰａの条件で成膜した。シード結晶は、成膜後、８５０℃で１０分間アニールした後、７８０℃で１０分間アニールした。シード結晶の膜厚は０．５μｍであり、設計どおりに形成できた。
　開口の内部に、シード結晶に接するＧａＡｓを形成した。ＧａＡｓは、原料ガスとしてトリメチルガリウムとアルシンとを用いたＭＯＣＶＤ法により形成した。ＧａＡｓは、成長温度が６５０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。ＧａＡｓの膜厚は２．５μｍであり、誤差は設計誤差の範囲であった。
　その後、一部の開口の内部のＧａＡｓの一部をエッチングにより除去した。また、別の一部の開口の内部のＧａＡｓおよびシード結晶を、酸化シリコン層と一緒に除去した。その後、ＧａＡｓの一部が除去された開口、およびＧａＡｓおよびシード結晶と一緒に酸化シリコン層が除去された領域に、新たに酸化シリコン層を形成した。これにより、半導体基板４１０を作製した。また、半導体基板４１０の複数のＧａＡｓのそれぞれにＨＢＴを形成した。ＨＢＴ同士を電気的に結合して、電子デバイス４００を作製した。
　エッチピット法により活性層の表面を検査したところ、活性層の表面に欠陥は発見されなかった。第１シード結晶４６０の断面内部をＴＥＭにより観察をしたところ、欠陥は発見されなかった。また、電子デバイス４００は設計通りに動作した。
（実施例２）
　図５から図８の手順に従って、結晶成長を行った。ベース基板４２０として市販のＳｉ基板を準備した。阻害層４３０として、酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、酸化シリコン層に複数の開口を形成した。開口は、同一の平面形状を有する開口を等間隔に形成した。開口の平面形状は、一辺が１０μｍの正方形として、３０μｍピッチで等間隔に配置した。つまり、開口は、３０μｍごとに形成されている。開口内に膜厚が１μｍとなるようシード結晶としてＧｅ結晶を成長し、アニールを行った。その後、ＧａＡｓ結晶を成長した。
　規則配列開口群内の各開口の中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図１４Ａおよび図１４Ｂに示す。図１４Ａは、３０μｍ□の開口が５０μｍピッチで形成された場合の結果である。横軸は、開口領域の端部からの距離である。端部近傍で膜厚の低下が見られるが、端部から遠ざかることで一定の膜厚に落ち着いていくことが見て取れる。図１４Ｂは、４０μｍ□の開口が５０μｍピッチで形成された場合の結果である。開口領域端部からの距離に対する膜厚の変化は、図１４Ａと同様であるが、その変化量及び膜厚の絶対値には違いがあることがわかる。これより、端部を除いて開口領域内では各開口に成長される結晶の膜厚は均一であることが確認できた。また、阻害層の大きさ、開口の大きさを調整することで、膜厚を調整できることがわかった。
　上記のように作成したＧａＡｓ結晶に電子デバイス４００としてＨＢＴを形成した。図１５Ａおよび図１５Ｂは、作成したＨＢＴのレーザ顕微鏡による写真である。
（実施例３）
　図１２Ａから図１２Ｄの手順に従って、電子デバイス５００としてＨＢＴを作製した。ベース基板５０２として、市販のＳｉ基板を準備した。阻害層５０４として、酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは、１μｍであった。フォトリソグラフィ法により、複数の孤立した阻害層５０４を形成した。また、同時に阻害層５０４には開口Ａを形成した。阻害層５０４の平面形状は一辺が４０μｍの正方形とし、その中央部に開口Ａを形成した。開口Ａの平面形状は一辺が２０μｍの正方形とした。阻害層５０４は５０μｍピッチで等間隔に形成した。阻害層５０４の一辺が４０μｍであるので、隣接する阻害層５０４間には溝Ｂが形成された。溝Ｂの間隔は１０μｍであった。開口Ａは、シード結晶５０６の膜厚が１．０μｍ、ＧａＡｓの膜厚が１．０μｍになるよう設計した。
　開口Ａの内部に、ＣＶＤ法によりＧｅのシード結晶５０６を形成した。シード結晶５０６は、成長温度が、６００℃、反応容器内の圧力が０．５ｋＰａの条件で成膜した。シード結晶５０６は、成膜後、８００℃で１０分間のアニールを実行した後６８０℃で１０分間のアニールを実行するという２段階のアニールを１０回繰り返した。阻害層５０４と隣接する阻害層５０４の間の阻害層５０４が存在しない溝Ｂにも同様にシード結晶５０６が形成された。
　開口Ａの内部、溝Ｂの内部に、シード結晶５０６に接するＧａＡｓを、化合物半導体５０８として形成した。ＧａＡｓは、原料ガスとしてトリメチルガリウムとアルシンとを用いたＭＯＣＶＤ法により形成した。ＧａＡｓは、成長温度が、６５０℃、反応容器内の圧力が８．０ｋＰａの条件で成膜した。その上にＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓからなるヘテロバイポーラトランジスタ（ＨＢＴ）構造を同じくＭＯＣＶＤ法により形成した。予め設定した特定の開口Ａの結晶について、フォトリソグラフィによる加工を行い、ＨＢＴデバイス構造を作製し、電子デバイス５００を作製した。
　作製した電子デバイス５００のレーザ顕微鏡による写真を図１６Ａおよび図１６Ｂに示す。図１６Ａは、複数個の開口にＨＢＴ素子を作製し、それを並列接続した電子デバイス５００を示す。図１６Ｂは、単一の開口にＨＢＴ素子を作製した電子デバイス５００を示す。作製した電子デバイス５００に電流を注入したところ、図１７に示すようなトランジスタ動作を確認できた。図１７は、電子デバイス５００のベース電流を３７．５μＡから１５０μＡの範囲で変化させた場合のコレクタ電圧に対するコレクタ電流を示すグラフである。また電子デバイス５００の一つを断面ＴＥＭにより観察を行ったところ、図１８に示すように無転位であることが確認できた。
（実施例４）
　図１２Ａの手順に従って、結晶成長を行った。ベース基板５０２として市販のＳｉ基板を準備した。Ｓｉ基板上に酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、酸化シリコン層に複数の阻害層５０４を形成した。基板成長面を上方から見て正方形に形成された阻害層５０４の中央に正方形の開口Ａを形成した。阻害層５０４が５０μｍピッチで等間隔に配置されるよう加工を行った。開口Ａ内に膜厚が１μｍとなるようＧｅからなるシード結晶５０６を成長し、実施例３と同じ条件でアニールを行った後、ＧａＡｓを成長した。
　開口領域内の各開口の中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図１９Ａから図１９Ｃに示す。図１９Ａは、開口Ａの一辺の長さを２０μｍとし、阻害層５０４の一辺の長さを４０μｍとした場合の結果である。横軸は、開口領域の端部からの距離である。端部近傍で膜厚の低下が見られるが、端部から遠ざかることで一定の膜厚に落ち着いていくことが見て取れる。
　図１９Ｂは、開口Ａの一辺の長さを２０μｍとし、阻害層５０４の一辺の長さを３５μｍとした場合の結果である。図１９Ｃは、開口Ａの一辺の長さを３０μｍとし、阻害層の一辺の長さを４０μｍとした場合の結果である。図１９Ｂおよび図１９Ｃの結果は、開口領域端部からの距離に対する膜厚の変化は図１９Ａと同様であるが、その変化量及び膜厚の絶対値には違いがあることがわかる。これより、端部を除いて開口領域内では各開口Ａに成長される結晶の膜厚は均一であることが確認できた。また、阻害層５０４の大きさ、開口Ａの大きさを調整することで、膜厚を調整できることがわかった。
（比較例１）
　阻害層の大きさ、開口の大きさ、及び並び方が不規則であること以外は実施例４と同様に基板の加工を行い、シード結晶及びＧａＡｓの成長を行った。各開口中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図２０に示す。これより、阻害層及び開口の並び方が不規則であると各開口における膜厚にばらつきが生じることがわかる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１１０　半導体基板、１２０　ベース基板、１２６　主面、１３０　阻害層、１４０　開口領域、１４２　素子形成開口、１４４　ダミー開口、１４６　開口、１５０　開口領域、１５２　素子形成開口、１５４　ダミー開口、１５６　開口、１６０　第１化合物半導体、１７０　開口領域、１７２　素子形成開口、１７４　ダミー開口、１７６　開口、１８０　開口領域、１８２　素子形成開口、１８４　ダミー開口、１８６　開口、１９０　絶縁体、３５２　開口、３５４　開口、４００　電子デバイス、４１０　半導体基板、４２０　ベース基板、４２６　主面、４３０　阻害層、４４２　素子形成開口、４４４　ダミー開口、４４６　開口、４６０　第１シード結晶、４６１　第１シード結晶、４６２　シード結晶、４６４　シード結晶、４７０　第１化合物半導体、４７１　第１化合物半導体、４７２　第２化合物半導体、４７４　第３化合物半導体、４８２　絶縁体、４８４　絶縁体、４９１　電子素子、４９２　電子素子、４９４　入出力電極、４９５　制御電極、４９６　入出力電極、４９７　制御電極、４９８　配線、５００　電子デバイス、５０２　ベース基板、５０４　阻害層、５０６　シード結晶、５０８　化合物半導体、５１０　絶縁体、５１２　電子素子、１１１０　半導体基板、１１２０　ベース基板、１１３０　阻害層、１１４０　開口領域、１１４２　素子形成開口、１１４４　ダミー開口、１１４６　開口、１１５０　開口領域、１１５２　素子形成開口、１１５４　ダミー開口

Claims (30)

  1. 　ベース基板と、
    　前記ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層と
    　を備え、
    　前記阻害層は、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、
    　前記複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、
    　前記複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、
    　前記複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板。
  2. 　少なくとも一部の前記第１ダミー開口に、
    　前記第１化合物半導体と同一の組成の第２化合物半導体と、
    　前記第２化合物半導体上に設けられた第１絶縁体と
    　が設けられている請求項１に記載の半導体基板。
  3. 　少なくとも一部の前記第１ダミー開口に、前記第１化合物半導体と同一の組成であり、かつ、前記第１化合物半導体よりも厚みが小さい第３化合物半導体が設けられている請求項１に記載の半導体基板。
  4. 　少なくとも一部の前記第１ダミー開口に、前記第１化合物半導体と同一の組成の化合物半導体が設けられていない請求項１に記載の半導体基板。
  5. 　前記複数の第１開口領域において、前記複数の第１開口が格子状に配置されている請求項１に記載の半導体基板。
  6. 　前記複数の第１開口領域が、等間隔に配置されている請求項１に記載の半導体基板。
  7. 　前記複数の第１開口領域が、格子状に配置されている請求項１に記載の半導体基板。
  8. 　前記第１化合物半導体は３－５族化合物半導体を含む請求項１に記載の半導体基板。
  9. 　前記ベース基板はＳｉ基板またはＳＯＩ基板であり、
    　前記第１素子形成開口の内部には、前記ベース基板上に、前記第１化合物半導体に格子整合または擬格子整合する第１シード結晶がさらに設けられており、
    　前記第１化合物半導体が前記第１シード結晶上で結晶成長した請求項１に記載の半導体基板。
  10. 　前記第１シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む請求項９に記載の半導体基板。
  11. 　前記阻害層は、前記複数の第１開口領域内に設けられた前記複数の第１開口と異なる配置で設けられ、前記ベース基板まで前記阻害層を貫通する複数の第２開口を含む第２開口領域をさらに有する請求項１に記載の半導体基板。
  12. 　前記複数の第２開口の一部は、前記第１化合物半導体と同一の工程で形成される、電子素子を形成できる第４化合物半導体が設けられている第２素子形成開口であり、
    　前記複数の第２開口の他の一部は、電子素子が形成されない第２ダミー開口である請求項１１に記載の半導体基板。
  13. 　前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
    　前記第２素子形成開口の内部には、前記ベース基板上に、前記第４化合物半導体に格子整合または擬格子整合する第２シード結晶が設けられており、
    　前記第４化合物半導体が、前記第２シード結晶上で結晶成長した請求項１２に記載の半導体基板。
  14. 　前記第２シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む
    　請求項１３に記載の半導体基板。
  15. 　ベース基板を準備する段階と、
    　前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
    　前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
    　前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
    　前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した前記化合物半導体の少なくとも一部を除去する段階と
    　を備え、
    　前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法。
  16. 　ベース基板を準備する段階と、
    　前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
    　前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
    　前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
    　前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と
    　を備え、
    　前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法。
  17. 　前記複数の開口領域を形成する段階において、それぞれの前記複数の開口を格子状に配置する請求項１５に記載の半導体基板の製造方法。
  18. 　前記複数の開口領域を形成する段階において、それぞれの前記複数の開口領域を等間隔に配置する請求項１５に記載の半導体基板の製造方法。
  19. 　前記複数の開口領域を形成する段階において、それぞれの前記複数の開口領域を格子状に配置する請求項１５に記載の半導体基板の製造方法。
  20. 　前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
    　前記化合物半導体を結晶成長させる段階の前に、前記ベース基板上に、前記化合物半導体に格子整合または擬格子整合するシード結晶を設ける段階をさらに備える請求項１５に記載の半導体基板の製造方法。
  21. 　前記シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶を含む請求項２０に記載の半導体基板の製造方法。
  22. 　前記シード結晶を設ける段階において、ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶の成長後または成長中に、前記ＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ－ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶をアニールする請求項２１に記載の半導体基板の製造方法。
  23. 　請求項１に記載の半導体基板の前記第１化合物半導体上に電子素子が形成された電子デバイス。
  24. 　複数の前記第１化合物半導体を有し、前記複数の第１化合物半導体のそれぞれに電子素子が形成され、
    　それぞれの前記電子素子を互いに電気的に結合する配線と、
    　少なくとも一部の前記第１ダミー開口に設けられた、前記第１化合物半導体と同一の組成の第２化合物半導体と、
    　前記第２化合物半導体上に設けられ、前記第２化合物半導体と前記配線とを絶縁する絶縁体と
    　をさらに備える請求項２３に記載の電子デバイス。
  25. 　前記電子素子を試験する試験素子が、前記ベース基板上の、前記複数の第１開口領域と異なる領域に形成されている請求項２３に記載の電子デバイス。
  26. 　前記電子素子は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子、からなる群から選択された少なくとも１つの電子素子である請求項２３に記載の電子デバイス。
  27. 　前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
    　前記Ｓｉ基板または前記ＳＯＩ基板のシリコン結晶に形成されたシリコン素子をさらに備え、
    　前記シリコン素子の少なくとも１つと、前記電子素子の少なくとも１つとが、電気的に結合されている請求項２３に記載の電子デバイス。
  28. 　ベース基板を準備する段階と、
    　前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
    　前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
    　前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
    　前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した前記化合物半導体の少なくとも一部を除去する段階と、
    　前記複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した前記化合物半導体上に電子素子を形成する段階と
    　を備え、
    　前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法。
  29. 　ベース基板を準備する段階と、
    　前記ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
    　前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
    　前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
    　前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と
    　前記複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した前記化合物半導体上に電子素子を形成する段階と
    　を備え、
    　前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法。
  30. 　前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
    　前記阻害層を設ける段階の前に、活性領域がシリコン材料であるシリコン素子を前記ベース基板に形成する段階と、
    　前記シリコン素子と前記電子素子とを電気的に結合する配線を形成する段階と
    　をさらに備える請求項２８に記載の電子デバイスの製造方法。
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