KR20110120274A - 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법 - Google Patents

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KR20110120274A
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마사히꼬 하따
사다노리 야마나까
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스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은 결정 박막을 갖는 반도체 기판의 설계 및 상기 결정 박막의 막 질 및 막 두께의 제어를 용이하게 할 수 있는 반도체 기판을 제공한다. 구체적으로는 베이스 기판과, 베이스 기판 상에 일체로 또는 분리하여 설치되어, 화합물 반도체의 결정 성장을 저해하는 저해층을 구비하고, 저해층은 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 제1 개구 영역을 가지며, 복수의 제1 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 제1 개구를 포함하고, 복수의 제1 개구의 일부는 전자 소자가 형성되어야 할 제1 화합물 반도체가 설치되어 있는 제1 소자 형성 개구이며, 복수의 제1 개구의 다른 일부는 전자 소자가 형성되지 않은 제1 더미 개구인 반도체 기판을 제공한다.

Description

반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법 {SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING ELECTRONIC DEVICE}
본 발명은 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법에 관한 것이다.
최근, 활성 영역에 GaAs 등의 3-5족 화합물 반도체를 이용한 반도체 디바이스가 개발되고 있다. 예를 들면, 특허문헌 1에는, GaAs 기판 상에 AlGaAs의 완충층 및 GaAs의 채널층의 결정 박막이 적층된 화합물 반도체 에피택셜 웨이퍼가 개시되어 있다.
일본 특허 공개 (평)11-345812호 공보
결정 박막을 반도체 디바이스의 활성 영역으로서 이용하는 경우에는, 반도체 기판 상에 결정 박막의 막 질 및 막 두께가 균일한 막을 형성하는 것이 요구된다. 반도체 기판 중 어느 위치에서나 막 질 및 막 두께가 균일해지는 성막 조건을 선택함으로써, 반도체 기판 상의 다양한 위치에 형성되는 전자 소자의 특성을 균일하게 할 수 있다. 그러나, 결정 박막의 성장은 반응 용기 내의 열 이동, 원료 또는 반응 중간체의 물질 이동, 기상 반응 및 표면 반응 등의 다양한 현상의 영향을 받기 때문에, 전자 소자의 배치에 따라 성막 조건을 설계하는 것은 곤란하다. 특히, 기판의 일부에 반도체를 선택 성장시키는 경우에는, 결정 박막의 성장 속도가 선택 성장부의 크기 및 형상 등에 의존하는 경우가 많기 때문에, 설계와 제어가 한층 곤란해진다.
또한, 반도체 기판 상에 형성되는 전자 소자의 시험 제작 후에, 시험 제작한 전자 소자의 특성에 따라, 반도체 기판에서의 결정 박막의 배치를 변경해야 하는 경우가 있다. 결정 박막 성장의 공정 조건 등을 다시 설계할 필요가 있으면, 설계 착수부터 제조 착수까지의 시간이 길어진다. 또한, 결정 박막 상에 형성하는 디바이스의 사양에 따라 결정 박막 성장의 공정 조건 등을 최적화하는 것은, 제조 비용을 증가시키는 요인이다.
상기 과제를 해결하기 위해, 본 발명의 제1 양태에서는 베이스 기판과, 베이스 기판 상에 일체로 또는 분리하여 설치되어 화합물 반도체의 결정 성장을 저해하는 저해층을 구비하고, 저해층은 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 제1 개구 영역을 갖고, 복수의 제1 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 제1 개구를 포함하며, 복수의 제1 개구의 일부는 전자 소자가 형성되어야 할 제1 화합물 반도체가 설치되어 있는 제1 소자 형성 개구이고, 복수의 제1 개구의 다른 일부는 전자 소자가 형성되지 않은 제1 더미 개구인 반도체 기판을 제공한다.
해당 반도체 기판에서, 예를 들면 적어도 일부의 제1 더미 개구에, 제1 화합물 반도체와 동일한 조성의 제2 화합물 반도체와, 제2 화합물 반도체 상에 설치된 제1 절연체가 설치되어 있다. 적어도 일부의 제1 더미 개구에, 제1 화합물 반도체와 동일한 조성이며 제1 화합물 반도체보다도 두께가 작은 제3 화합물 반도체가 설치될 수도 있다. 적어도 일부의 제1 더미 개구에는, 제1 화합물 반도체와 동일한 조성의 화합물 반도체가 설치되어 있지 않을 수도 있다.
복수의 제1 개구 영역에 있어서, 예를 들면 복수의 제1 개구가 격자상으로 배치되어 있다. 복수의 제1 개구 영역이 등간격으로 배치되어 있을 수도 있다. 또한, 복수의 제1 개구 영역은, 예를 들면 격자상으로 배치되어 있다.
제1 화합물 반도체는, 예를 들면 3-5족 화합물 반도체이다. 베이스 기판은 Si 기판 또는 SOI 기판이고, 제1 소자 형성 개구의 내부에는, 베이스 기판 상에 제1 화합물 반도체에 격자 정합 또는 의사 격자 정합하는 제1 시드 결정이 추가로 설치되어 있으며, 제1 화합물 반도체가 제1 시드 결정 상에서 결정 성장할 수도 있다. 제1 시드 결정은 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1)를 포함한다.
저해층은 복수의 제1 개구 영역 내에 설치된 복수의 제1 개구와 상이한 배치로 설치되고, 베이스 기판까지 저해층을 관통하는 복수의 제2 개구를 포함하는 제2 개구 영역을 더 가질 수도 있다. 복수의 제2 개구의 일부는 제1 화합물 반도체와 동일한 공정으로 형성되는, 전자 소자를 형성할 수 있는 제4 화합물 반도체가 설치되어 있는 제2 소자 형성 개구이고, 복수의 제2 개구의 다른 일부는 전자 소자가 형성되지 않은 제2 더미 개구일 수도 있다.
베이스 기판은 Si 기판 또는 SOI 기판이고, 제2 소자 형성 개구의 내부에는, 베이스 기판 상에 제4 화합물 반도체에 격자 정합 또는 의사 격자 정합하는 제2 시드 결정이 설치되어 있으며, 제4 화합물 반도체가 제2 시드 결정 상에서 결정 성장하고 있을 수도 있다. 제2 시드 결정은, 예를 들면 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1)를 포함한다.
본 발명의 제2 양태에서는, 베이스 기판을 준비하는 단계와, 베이스 기판 상에 일체로 또는 분리하여, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와, 저해층에 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와, 복수의 개구의 내부에서 화합물 반도체를 결정 성장시키는 단계와, 복수의 개구 중, 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 화합물 반도체의 적어도 일부를 제거하는 단계를 구비하며, 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 반도체 기판의 제조 방법이 제공된다.
해당 제조 방법의 복수의 개구 영역을 형성하는 단계에 있어서, 예를 들면 각각의 복수의 개구를 격자상으로 배치한다. 또한, 복수의 개구 영역을 형성하는 단계에 있어서, 각각의 복수의 개구 영역을 등간격으로 배치할 수도 있다. 또한, 복수의 개구 영역을 형성하는 단계에 있어서, 각각의 복수의 개구 영역을 격자상으로 배치할 수도 있다.
베이스 기판은 Si 기판 또는 SOI 기판이고, 화합물 반도체를 결정 성장시키는 단계 전에, 베이스 기판 상에 화합물 반도체에 격자 정합 또는 의사 격자 정합하는 시드 결정을 설치하는 단계를 더 구비할 수도 있다. 시드 결정은 CxSiyGezSn1-x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1) 결정을 포함할 수도 있다. 시드 결정을 설치하는 단계에 있어서는, 예를 들면 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1) 결정의 성장 후 또는 성장 중에 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1) 결정을 어닐링한다.
본 발명의 제3 양태에서는 베이스 기판을 준비하는 단계와, 베이스 기판 상에 일체로 또는 분리하여, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와, 저해층에 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와, 복수의 개구의 내부에서 화합물 반도체를 결정 성장시키는 단계와, 복수의 개구 중, 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 화합물 반도체 상에 절연체를 설치하는 단계를 구비하며, 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 반도체 기판의 제조 방법이 제공된다.
본 발명의 제4 양태에서는, 베이스 기판과, 베이스 기판 상에 일체로 또는 분리하여 설치되어 화합물 반도체의 결정 성장을 저해하는 저해층을 구비하고, 저해층은 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 제1 개구 영역을 가지며, 복수의 제1 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 제1 개구를 포함하고, 복수의 제1 개구의 일부는 전자 소자가 형성되어야 할 제1 화합물 반도체가 설치되어 있는 제1 소자 형성 개구이며, 복수의 제1 개구의 다른 일부는 전자 소자가 형성되지 않은 제1 더미 개구인 반도체 기판의 제1 화합물 반도체 상에 전자 소자가 형성된 전자 디바이스가 제공된다.
해당 전자 디바이스는, 예를 들면 복수의 제1 화합물 반도체를 갖고, 복수의 제1 화합물 반도체의 각각에 전자 소자가 형성되며, 각각의 전자 소자를 서로 전기적으로 결합하는 배선과, 적어도 일부의 제1 더미 개구에 설치된 제1 화합물 반도체와 동일한 조성의 제2 화합물 반도체와, 제2 화합물 반도체 상에 설치되고, 제2 화합물 반도체와 배선을 절연하는 절연체를 더 구비한다. 전자 디바이스 상에는, 전자 소자를 시험하는 시험 소자가 베이스 기판 상의 복수의 제1 개구 영역과 상이한 영역에 형성될 수도 있다.
해당 전자 소자는 증폭 소자, 스위칭 소자, 집적 회로를 구성하는 집적 회로 소자, 전기를 광으로 변환하는 발광 소자 및 수광하는 광에 따른 전압 또는 전류를 출력하는 수광 소자로 이루어지는 군으로부터 선택된 적어도 하나의 전자 소자이다. 베이스 기판은 Si 기판 또는 SOI 기판이고, Si 기판 또는 SOI 기판의 실리콘 결정으로 형성된 실리콘 소자를 더 구비하며, 실리콘 소자의 적어도 하나와, 전자 소자의 적어도 하나가 전기적으로 결합될 수도 있다.
본 발명의 제5 양태에서는, 베이스 기판을 준비하는 단계와, 베이스 기판 상에 일체로 또는 분리하여, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와, 저해층에 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와, 복수의 개구의 내부에서 화합물 반도체를 결정 성장시키는 단계와, 복수의 개구 중 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 화합물 반도체의 적어도 일부를 제거하는 단계와, 복수의 개구 중 전자 소자를 형성해야 하는 소자 형성 개구에서 결정 성장한 화합물 반도체 상에 전자 소자를 형성하는 단계를 구비하며, 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 전자 디바이스의 제조 방법이 제공된다. 베이스 기판은 Si 기판 또는 SOI 기판이고, 저해층을 설치하는 단계 전에, 활성 영역이 실리콘 재료인 실리콘 소자를 베이스 기판에 형성하는 단계와, 실리콘 소자와 전자 소자를 전기적으로 결합하는 배선을 형성하는 단계를 더 구비한다.
본 발명의 제6 양태에서는, 베이스 기판을 준비하는 단계와, 베이스 기판 상에 일체로 또는 분리하여 설치되어, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와, 저해층에 베이스 기판까지 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와, 복수의 개구의 내부에서 화합물 반도체를 결정 성장시키는 단계와, 복수의 개구 중 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 화합물 반도체 상에 절연체를 설치하는 단계와, 복수의 개구 중 전자 소자를 형성하여야 하는 소자 형성 개구에서 결정 성장한 화합물 반도체 상에 전자 소자를 형성하는 단계를 구비하며, 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 전자 디바이스의 제조 방법이 제공된다.
[도 1] 반도체 기판 (110)의 평면도의 일례를 개략적으로 나타낸다.
[도 2] 도 1에 나타낸 반도체 기판 (110)의 A-A'의 단면을 나타낸다.
[도 3a] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 3b] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 3c] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 3d] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 3e] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 3f] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 3g] 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다.
[도 4] 전자 디바이스 (400)의 단면도의 일례를 개략적으로 나타낸다.
[도 5] 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다.
[도 6] 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다.
[도 7] 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다.
[도 8] 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다.
[도 9] 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다.
[도 10] 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다.
[도 11a] 전자 디바이스 (500)의 단면의 일례를 나타낸 단면도이다.
[도 11b] 전자 디바이스 (500)에서의 저해층 (504)의 평면 패턴을 나타낸 평면도이다.
[도 12a] 전자 디바이스 (500)의 제조 방법의 일례를 나타낸 단면도이다.
[도 12b] 전자 디바이스 (500)의 제조 방법의 일례를 나타낸 단면도이다.
[도 12c] 전자 디바이스 (500)의 제조 방법의 일례를 나타낸 단면도이다.
[도 12d] 전자 디바이스 (500)의 제조 방법의 일례를 나타낸 단면도이다.
[도 13] 반도체 기판 (1110)의 평면도의 일례를 개략적으로 나타낸다.
[도 14a] 전자 디바이스 (400)에서의 화합물 반도체의 막 두께 분포를 나타내는 그래프이다.
[도 14b] 전자 디바이스 (400)에서의 화합물 반도체의 막 두께 분포를 나타내는 그래프이다.
[도 15a] 전자 디바이스 (400)의 레이저 현미경에 의한 사진이다.
[도 15b] 전자 디바이스 (400)의 레이저 현미경에 의한 사진이다.
[도 16a] 전자 디바이스 (500)의 레이저 현미경에 의한 사진이다.
[도 16b] 전자 디바이스 (500)의 레이저 현미경에 의한 사진이다.
[도 17] 전자 디바이스 (500)의 트랜지스터 특성을 나타내는 그래프이다.
[도 18] 전자 디바이스 (500)의 단면 TEM 사진이다.
[도 19a] 전자 디바이스 (500)에서의 화합물 반도체의 막 두께 분포를 나타내는 그래프이다.
[도 19b] 전자 디바이스 (500)에서의 화합물 반도체의 막 두께 분포를 나타내는 그래프이다.
[도 19c] 전자 디바이스 (500)에서의 화합물 반도체의 막 두께 분포를 나타내는 그래프이다.
[도 20] 비교예에서의 화합물 반도체의 막 두께 분포를 나타내는 그래프이다.
이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되어 있는 특징의 조합이 모두 발명의 해결 수단에 필수적이라고는 한정되지 않는다. 이하, 도면을 참조하여 실시 형태에 대해서 설명하지만, 도면의 기재에서, 동일하거나 유사한 부분에는 동일한 참조 번호를 부여하여 중복하는 설명을 생략하는 경우가 있다. 또한, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 비율 등은 현실의 것과는 다른 경우가 있다. 또한, 설명의 사정상, 도면 상호간에도 상호 치수 관계 또는 비율이 상이한 부분이 포함되는 경우가 있다.
도 1은, 반도체 기판 (110)의 평면도의 일례를 나타낸다. 도 2는, 도 1에 나타낸 반도체 기판 (110)의 A-A'의 단면을 나타낸다. 반도체 기판 (110)은, 베이스 기판 (120) 및 저해층 (130)을 구비한다. 저해층 (130)은 베이스 기판 (120) 상에 일체로 또는 분리하여 설치되어, 화합물 반도체의 결정 성장을 저해한다.
예를 들면, MOCVD법을 이용하여 화합물 반도체의 결정을 에피택셜 성장시키는 경우에, 저해층 (130)은 화합물 반도체의 결정이 저해층 (130)의 표면에서 에피택셜 성장하는 것을 저해한다. 저해층 (130)은, 예를 들면 산화규소층, 산화알루미늄층, 질화규소층, 산질화규소층, 질화탄탈층 또는 질화티탄층, 또는 이들을 적층한 층이다. 저해층 (130)의 두께는, 예를 들면 0.05 내지 5 ㎛이다. 저해층 (130)은, 예를 들면 CVD법 또는 스퍼터링법에 의해 형성된다.
저해층 (130)은, 일례로서 베이스 기판 (120)의 전체면에 일체가 되어 설치된다. 또한, 저해층 (130)은 베이스 기판 (120)의 복수의 상이한 영역에 분리하여 설치될 수도 있다. 저해층 (130)은 베이스 기판 (120)의 전체면에 형성된 후, 일부의 영역을 에칭에 의해 제거함으로써, 복수의 영역으로 분리된다.
저해층 (130)은 복수의 개구 영역 (140)을 갖는다. 복수의 개구 영역 (140)은, 저해층 (130)을 베이스 기판 (120)까지 관통하고, 각각의 개구 영역 (140)의 내부에 동일한 배치로 설치된 복수의 개구 (146)을 갖는다. 구체적으로는, 개구 영역 (140)의 각각이 갖는 복수의 개구 (146)의 기준 위치를 서로 접속하여 형성되는 도형은, 모든 개구 영역 (140)에서 동일하다.
소자 형성 개구 (142)의 기준 위치는, 예를 들면 소자 형성 개구 (142)의 중심점이다. 또한, 소자 형성 개구 (142)의 기준 위치로서, 소자 형성 개구 (142)를 균질한 강체의 일단면이라 간주한 경우 무게 중심점을 이용할 수도 있다.
개구 (146)의 내부에서는, 화합물 반도체의 결정을 선택 성장시킬 수 있다. 개구 (146)은, 베이스 기판 (120)의 주면에 대략 수직인 적층 방향으로, 저해층 (130)을 베이스 기판 (120)까지 관통한다. 개구 (146)은, 예를 들면 에칭 등의 포토리소그래피법에 의해 형성된다.
여기서, 본 명세서에서 "대략 수직인 방향"이란, 엄밀히 수직인 방향뿐만 아니라, 기판 및 각 부재의 제조 오차를 고려하여, 수직으로부터 약간 기울어진 방향도 포함한다. 또한, 베이스 기판 (120)에 저해층 (130)을 적층한 방향을 적층 방향이라 칭한다.
반도체 기판 (110)의 제조 공정에서는, 복수의 개구 (146)에 모두 동일한 공정 내에서 동일한 화합물 반도체를 결정 성장시킨다. 복수의 개구 (146)의 일부는, 전자 소자가 형성되어야 할 화합물 반도체가 설치되는 소자 형성 개구 (142)이다. 복수의 개구 (146)의 다른 일부는, 전자 소자가 형성되지 않은 더미 개구 (144)이다. 즉, 소자 형성 개구 (142) 내의 화합물 반도체에는 전자 소자가 형성된다. 이에 대하여, 더미 개구 (144) 내의 화합물 반도체에는 전자 소자가 형성되지 않는다. 더미 개구 (144) 내의 화합물 반도체 상에는 절연체가 설치될 수도 있다. 또한, 더미 개구 (144) 내의 화합물 반도체는 제거될 수도 있다.
도 1에서, 각각의 개구 영역 (140)은 4개의 개구 (146)을 갖는다. 개구 영역 (140)은, 임의의 수의 개구 (146)을 가질 수도 있다. 복수의 개구 (146)은, 예를 들면 규칙적으로 배치된다. "규칙적으로 배치한다"란, 복수의 소자 형성 개구 (142)의 기준 위치 사이의 거리가 일정한 위치 또는 주기적으로 변화하는 위치에 배치되는 것을 말한다.
복수의 개구 (146)은, 각각의 개구 영역 (140) 내에, 예를 들면 격자상으로 배치된다. 일례로서, 복수의 개구 (146)의 기준 위치로서의 중심점이, 제1 방향에 일직선으로 배치됨과 동시에, 제1 방향과 직교하는 제2 방향으로도 일직선으로 배치된다.
복수의 개구 (146)은, 예를 들면 폭이 W, 길이가 L인 직사각형의 격자상으로 배치된다. 복수의 개구 (146)은, 폭 W 및 길이 L이 동일한 정방형의 격자상으로, 상호의 거리가 동일하게 배치될 수도 있다. 복수의 개구 (146)은, 제1 방향과 제2 방향이 직교하지 않는 각도로 교차하는 평행사변형 또는 마름모꼴을 포함하는 격자상으로 배치될 수도 있다. 제1 방향 및 제2 방향의 각각에서 복수의 개구 (146)이 등간격으로 나열되는 격자상으로 배치함으로써, 각각의 개구 (146)에서 결정 성장하는 화합물 반도체의 막 질 및 막 두께를 균일하게 하는 것이 용이해진다.
복수의 개구 영역 (140)은, 예를 들면 등간격으로 배치된다. 복수의 개구 영역 (140)은 격자상으로 배치될 수도 있다. 복수의 개구 영역 (140)이 등간격으로 배치됨으로써, 베이스 기판 (120)에서의 복수의 소자 형성 개구 (142)의 평균 밀도가 균일해진다. 그 결과, 복수의 소자 형성 개구 (142)의 각각에서 결정 성장하는 화합물 반도체의 막 질 및 막 두께의 균일성이 향상된다.
반도체 기판 (110)은, 복수의 소자 형성 개구 (142)에 모두 동일한 공정 내에서 동일한 화합물 반도체를 결정 성장시켜 제조된다. 따라서, 복수의 소자 형성 개구 (142) 중 어느 개구 (146)이 소자 형성 개구 (142)로서 선택되는 경우에도, 선택된 소자 형성 개구 (142) 내의 화합물 반도체는 동등한 막 질 및 막 두께가 된다. 즉, 반도체 기판 (110)에 형성되는 전자 소자는, 동질의 화합물 반도체 상에 형성된다. 그 결과, 복수의 소자 형성 개구에 형성되는 전자 소자는, 각각 동등한 특성을 갖는다.
복수의 소자 형성 개구 (142)에 모두 동일한 공정 내에서 동일한 화합물 반도체를 결정 성장시키는 경우에는, 단일한 공정 조건을 이용하여 화합물 반도체를 결정 성장시킬 수 있다. 따라서, 복수의 소자 형성 개구 (142) 중 어느 하나의 소자 형성 개구 (142)에 전자 소자가 형성되는 경우에도, 전자 소자를 형성하는 소자 형성 개구 (142)의 위치의 조합마다 공정 조건을 설정하는 공정수가 삭감된다. 그 결과, 반도체 기판을 효율적으로 제조할 수 있다.
또한, 소자 형성 개구 (142)는, 더미 개구 (144)에 둘러싸이도록 배치되는 것이 바람직하다. 소자 형성 개구 (142)를 더미 개구 (144)에 둘러싸이도록 배치함으로써, 복수의 소자 형성 개구 (142)의 각각의 내부에 결정 성장하는 화합물 반도체의 막 질 및 막 두께의 균일성이 향상된다.
도 2에 나타내는 바와 같이, 저해층 (130)은 베이스 기판 (120)의 주면 (126) 상에 설치된다. 저해층 (130)은 복수의 개구 (146)을 갖는다. 구체적으로는, 저해층 (130)은 소자 형성 개구 (142-1), 소자 형성 개구 (142-2), 더미 개구 (144-1) 및 더미 개구 (144-2)를 갖는다.
베이스 기판 (120)은, 예를 들면 Si 기판, SOI(절연체 상 실리콘) 기판, Ge 기판, GOI(절연체 상 게르마늄) 기판, GaAs 기판 또는 사파이어 기판이다. Si 기판은, 예를 들면 단결정 Si 기판이다.
소자 형성 개구 (142-1) 및 소자 형성 개구 (142-2)의 내부에는, 제1 화합물 반도체 (160)이 설치되어 있다. 소자 형성 개구 (142-1) 및 소자 형성 개구 (142-2)에 설치된 제1 화합물 반도체 (160)에는, 예를 들면 HBT(이질접합 양극성 트랜지스터), FET(전계 효과 트랜지스터) 등의 전자 소자가 형성된다.
제1 화합물 반도체 (160)은, 베이스 기판 (120)의 주면 (126)에 접한다. 제1 화합물 반도체 (160)은, 화합물 반도체를 포함하는 복수의 층을 가질 수도 있다. 제1 화합물 반도체 (160)은, 예를 들면 3-5족 화합물 반도체이다. 제1 화합물 반도체 (160)은 CxSiyGezSn1 -x-y-z 결정을 가질 수도 있다. 여기서, x, y 및 z는 0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1을 만족시키는 실수를 나타낸다. x, y 및 z는 0≤x<1, 또한 0<x+y+z≤1인 것이 바람직하다. 이하의 설명에서의 x, y 및 z의 범위에 대해서도 동일하다.
제1 화합물 반도체 (160)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 제1 화합물 반도체 (160)은, 예를 들면 화학 기상 석출법(CVD법이라고도 함), 유기 금속 기상 성장법(MOCVD법이라고도 함), 분자선 에피텍셜법(MBE법이라고도 함), 또는 원자층 성장법(ALD법이라고도 함)에 의해 형성된다.
제1 화합물 반도체 (160)을 어닐링할 수도 있다. 제1 화합물 반도체 (160)의 내부에는, 베이스 기판 (120)과 제1 화합물 반도체 (160)과의 격자상수의 차이 등에 의해, 격자 결함 등의 결함이 발생하는 경우가 있다. 해당 결함은 제1 화합물 반도체 (160)을 가열하여 어닐링함으로써, 제1 화합물 반도체 (160)의 내부를 이동한다.
상기한 결함은, 제1 화합물 반도체 (160)의 내부를 이동하여, 제1 화합물 반도체 (160)의 계면 또는 제1 화합물 반도체 (160)의 내부에 있는 게터링 싱크 등에 포착된다. 그 결과, 제1 화합물 반도체 (160)을 어닐링함으로써, 제1 화합물 반도체 (160)의 결정성이 향상된다. 제1 화합물 반도체 (160)은, 비정질 또는 다결정의 CxSiyGezSn1 -x-y-z를 어닐링하여 형성할 수도 있다.
제1 화합물 반도체 (160)을 복수의 단계로 나눠 어닐링할 수도 있다. 예를 들면, 제1 화합물 반도체 (160)의 융점에 도달하지 않는 온도에서 제1 화합물 반도체 (160)에 고온 어닐링을 실시한 후, 고온 어닐링의 온도보다 낮은 온도에서의 저온 어닐링을 실시한다. 이러한 2단계의 어닐링을 복수회 반복할 수도 있다. 제1 화합물 반도체 (160)이 CxSiyGezSn1 -x-y-z를 갖는 경우, 고온 어닐링의 온도 및 시간은, 예를 들면 850 내지 900 ℃에서 2 내지 10 분간이다. 저온 어닐링의 온도 및 시간은, 예를 들면 650 내지 780 ℃에서 2 내지 10 분간이다.
더미 개구 (144-1)의 내부에는, 제1 화합물 반도체 (160) 및 절연체 (190)이 설치되어 있다. 절연체 (190)은, 예를 들면 제1 화합물 반도체 (160)이 더미 개구 (144-1)에서 결정 성장한 후에 설치된다. 절연체 (190) 위에는, 전자 소자가 형성되지 않는다.
더미 개구 (144-2)의 내부에는, 제1 화합물 반도체 (160)이 설치되어 있지 않다. 예를 들면, 더미 개구 (144-2) 내에서 제1 화합물 반도체 (160)을 결정 성장시킨 후에, 에칭 등에 의해 제1 화합물 반도체 (160)이 삭제되어 있다. 더미 개구 (144-2)에는 전자 소자가 형성되지 않는다.
개구 (146)은, 예를 들면 (√3)/3 이상의 종횡비를 갖는다. 종횡비가 (√3)/3 이상인 개구 (146)의 내부에, 어느 정도의 두께를 갖는 결정이 형성되면, 해당 결정에 포함되는 격자 결함 등의 결함이 개구 (146)의 벽면에서 종료된다. 그 결과, 개구 (146)에 노출된 상기 결정의 표면은, 해당 결정이 형성된 시점에서 우수한 결정성을 구비한다.
여기서 본 명세서에서 "개구의 종횡비"란, "개구의 깊이"를 "개구의 폭"으로 나눈 값을 말한다. 예를 들면, 전자 정보 통신 학회편 "전자 정보 통신 핸드북 제1 분책"(751페이지, 1988년, 오옴사 발행)에 의하면, 종횡비의 정의로서 "에칭 깊이/패턴 폭"이 기재되어 있다. 본 명세서에서도, 동일한 의의로 종횡비의 용어를 이용한다.
또한, "개구의 깊이"는 기판 상에 박막을 적층한 경우 적층 방향의 깊이이다. "개구의 폭"은 적층 방향에 수직인 방향의 폭이다. 복수의 개구의 폭이 있는 경우에는, 개구의 종횡비의 산출에 있어서, 최소의 폭을 이용한다. 예를 들면, 개구의 적층 방향으로부터 본 형상이 직사각형인 경우, 직사각형의 짧은 변의 길이를 종횡비의 계산에 이용한다.
개구의 형상이 원형, 둥근 직사각형(rounded rectangular) 또는 타원형인 경우에는, 각각의 직경 또는 단경이 "개구의 폭"에 상당한다. 또한 개구의 적층 방향의 단면 형상도 임의의 형상일 수도 있다. 해당 단면 형상은, 예를 들면 직사각형, 사다리꼴 또는 포물선 형상 등이다. 단면 형상이 사다리꼴인 경우, 최단 길이가 되는 개구부 저면의 폭 또는 개구부 입구의 폭이 "개구부의 폭"에 상당한다.
개구의 적층 방향으로부터 본 형상이 직사각형 또는 정방형이고, 적층 방향의 단면 형상이 직사각형인 경우, 개구부 내부의 입체 형상은 직방체이다. 개구부 내부의 입체 형상은, 직방체 이외의 임의의 형상일 수도 있다. 직방체 이외의 입체 형상을 갖는 개구의 종횡비를 산출하는 경우에는, 개구부 내부의 입체 형상을 직방체에 근사하여 종횡비를 산출한다.
도 3a는, 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다. 동일한 도면에서는, 저해층 (130)은 복수의 개구 영역 (140)과 상이한 배치의 개구를 포함하는 개구 영역 (150) 및 개구 영역 (170)을 더 갖는다. 개구 영역 (150)은, 복수의 개구 (156)을 갖는다. 복수의 개구 (156)의 일부는, 복수의 개구 영역 (140)과 동일한 공정에서 형성되는, 전자 소자를 형성할 수 있는 화합물 반도체가 설치되는 소자 형성 개구 (152)이다. 해당 화합물 반도체는, 복수의 개구 (146) 내에 제1 화합물 반도체 (160)을 형성하는 경우와 동일한 원료 및 동일한 제조 방법을 이용하여 형성된다. 소자 형성 개구 (152)에는, 예를 들면 개구 영역 (140)에 설치된 화합물 반도체의 검사에 이용되는 TEG(Test Element Group) 디바이스가 형성될 수도 있다.
복수의 개구 (156)의 다른 일부는, 전자 소자가 형성되지 않은 더미 개구 (154)이다. 소자 형성 개구 (152)에는, 소자 형성 개구 (142)에 설치되어 있는 화합물 반도체와 동일한 조성의 화합물 반도체가 설치될 수도 있다. 더미 개구 (154)에서는, 더미 개구 (154) 내에 설치된 화합물 반도체가 제거될 수도 있다. 또한, 더미 개구 (154)에는, 절연체가 설치될 수도 있다.
개구 영역 (150) 내의 복수의 개구 (156)은, 전자 소자의 형성 이외의 목적으로 사용될 수도 있다. 예를 들면, 복수의 개구 (156)의 일부는, 개구 (146) 및 개구 (156)의 내부에서 선택 성장한 결정의 형상을 확인하거나, 개구 (146) 내에서 결정 성장하는 화합물 반도체의 막 두께를 제어하는 것을 목적으로 사용된다.
개구 영역 (170)의 형상은 개구 영역 (140)과 동일하다. 다만, 개구 영역 (170)의 내부에 설치되어 있는 복수의 개구 (176)의 배치는, 복수의 개구 (146)의 배치와 상이하다. 복수의 개구 (176)의 일부는, 전자 소자가 형성되어야 할 화합물 반도체가 설치되는 소자 형성 개구 (172)이다. 복수의 개구 (176)의 다른 일부는, 전자 소자가 형성되지 않은 더미 개구 (174)이다. 소자 형성 개구 (172)에는, 소자 형성 개구 (172)에 설치되어 있는 화합물 반도체와 동일한 조성의 화합물 반도체가 설치될 수도 있다.
도 3b는, 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다. 동일한 도면에서는, 복수의 개구 영역 (140)은, 상이한 형상 또는 상이한 크기의 복수의 개구 (146)을 갖는다. 복수의 개구 (146)의 형상은 임의의 형상으로 할 수 있다. 해당 형상은, 예를 들면 정방형, 직사각형, 원형, 둥근 직사각형 및 타원형이다. 개구 영역 (140)이 상이한 형상 또는 상이한 크기의 복수의 소자 형성 개구 (142)를 가짐으로써, 형성하여야 할 전자 소자의 사양에 적합한 크기의 소자 형성 개구 (142)에 결정 성장한 화합물 반도체를 사용할 수 있다.
도 3c는, 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다. 동일한 도면에서의 반도체 기판 (110)은, 복수의 개구 영역 (180)을 더 구비한다. 복수의 개구 영역 (180)의 각각은, 내부에 동일한 배치로 설치된 복수의 개구 (186)을 갖는다. 복수의 개구 (186)의 일부는, 전자 소자가 형성되어야 할 화합물 반도체가 설치되어 있는 소자 형성 개구 (182)이다. 복수의 개구 (186)의 다른 일부는, 전자 소자가 형성되지 않은 더미 개구 (184)이다.
도 3c에 나타내는 구성에서는, 반도체 기판 (110)이 내부에 동일한 배치로 설치된 복수의 개구를 갖는 개구 영역을 복수개 갖는다. 반도체 기판 (110)이 해당 구성을 갖는 경우에는, 막 질 및 막 두께가 균일한 화합물 반도체를, 반도체 기판 (110)에 형성하여야 할 전자 소자 또는 전자 디바이스에 요구되는 특성에 따른 배치로 설치할 수 있다.
도 3d는, 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다. 동일한 도면에서의 복수의 개구 영역 (140)은, 서로 떨어져 격자상으로 설치되어 있다. 복수의 개구 영역 (140)은, 제1 방향(도 3d에서의 X 방향) 및 제1 방향과 직교하는 제2 방향(도 3d에서의 Y 방향)에서, 각각 상이한 거리에서 등간격으로 배치되어 있다.
도 3e는, 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다. 동일한 도면에서의 복수의 개구 영역 (140)은, 반도체 기판 (110) 상의 위치 C를 중심으로 하여 동일한 각도로 회전하여 배치되어 있다. 이와 같이, 복수의 개구 영역 (140)은, 회전 대칭성을 갖는 주기적 배열 패턴에 따라 배치될 수도 있다. 즉, 복수의 개구 영역 (140)은, 베이스 기판 (120) 상의 기준 위치를 중심으로 하는 원주 위를, 일정한 회전각마다 이동한 위치에 배치될 수도 있다.
예를 들면, 복수의 개구 (146) 내에 설치되는 제1 화합물 반도체 (160)이 결정 구조를 갖는 경우에는, 복수의 개구 영역 (140)은 180도, 120도, 90도 또는 60도씩 회전하여 배치된다. 복수의 개구 (146) 내에 설치되는 제1 화합물 반도체 (160)이 준 결정 구조를 갖는 경우에는, 복수의 개구 영역 (140)은 72도, 45도, 36도 또는 30도씩 회전하여 배치된다. 복수의 개구 영역 (140)은, 예각 72도 및 둔각 108도의 마름모꼴과, 예각 36도 및 둔각 144도의 마름모꼴을 조합한 펜로즈 타일상으로 배치될 수도 있다.
도 3f는, 반도체 기판 (110)의 평면도의 다른 일례를 나타낸다. 동일한 도면에서는, 저해층 (130)은 베이스 기판 (120) 상의 복수의 영역으로 분리되어 있다. 분리된 각각의 영역에는, 1개의 개구 (146)가 형성되어 있다. 저해층 (130)은, 복수의 분리된 영역을 갖는 복수의 개구 영역 (140)을 갖는다.
각각의 개구 영역 (140)에서의 해당 분리된 영역 이외의 영역에서는, 베이스 기판 (120)이 노출되어 있다. 베이스 기판 (120)이 노출된 영역에, 전자 소자가 설치될 수도 있다. 예를 들면, 베이스 기판 (120)이 노출된 영역은, 소자 형성 개구 (142) 내의 제1 화합물 반도체 (160)에 설치되는 전자 소자를 시험하는 시험 소자를 형성하는 TEG 디바이스 영역으로서 이용된다.
도 3g는, 반도체 기판 (110)의 평면도의 다른 예를 도시한다. 반도체 기판 (110)에서의 복수의 개구 영역 (140)은, 사변형 이외의 다각형이다. 개구 영역 (140) 이외의 영역에는, 개구 영역 (140)에 포함되는 개구 (146)과 상이한 형상의 개구 (352) 및 개구 (354)가 배치되어 있다. 개구 (352) 및 개구 (354)에는, 예를 들면 개구 영역 (140) 내의 개구 (146)에 형성되는 전자 소자를 시험하는 시험 소자를 형성할 수도 있다.
도 4는, 전자 디바이스 (400)의 단면도의 일례를 개략적으로 나타낸다. 전자 디바이스 (400)은 반도체 기판 (410), 전자 소자 (491), 전자 소자 (492) 및 배선 (498)을 구비한다.
반도체 기판 (410)은, 베이스 기판 (420) 및 저해층 (430)을 갖는다. 베이스 기판 (420)과 베이스 기판 (120)은 동일한 구성을 갖는다. 베이스 기판 (420)은, 예를 들면 Si 기판 또는 SOI 기판 등의 Si 결정을 갖는 기판이다. 저해층 (430)과 저해층 (130)은 동일한 구성을 갖는다.
저해층 (430)은, 베이스 기판 (420)의 주면 (426) 상에 설치된다. 저해층 (430)은, 복수의 개구 (446)을 갖는다. 복수의 개구 (446)의 일부는, 2개의 소자 형성 개구 (442)(442-1, 442-2)이고, 복수의 개구 (446)의 다른 일부는 소자 형성 개구 (442)에 인접하는 2개의 더미 개구 (444)(444-1, 444-2)이다.
소자 형성 개구 (442)는, 전자 소자가 형성되는 제1 화합물 반도체 (470) 또는 제1 화합물 반도체 (471)이 내부에 형성되는 개구이다. 더미 개구 (444)는, 전자 소자가 형성되지 않은 개구이다.
에피택셜 성장의 원료인 전구체가 지나치게 공급되는 경우, 더미 개구 (444)는 소자 형성 개구 (442)으로의 전구체 공급량의 제어 수단으로서 기능한다. 반도체 기판 (410)이 더미 개구 (444)를 가지면, 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)의 에피택셜 성장 사이에, 소자 형성 개구 (442)뿐만 아니라 더미 개구 (444)에도 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)의 전구체의 일부가 공급된다. 그 결과, 소자 형성 개구 (442)에의 여분의 전구체의 공급이 억제된다.
따라서, 제1 시드 결정 (460), 제1 시드 결정 (461), 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)은, 소자 형성 개구 (442)의 내부에서 안정적으로 성장한다. 이와 같이, 소자 형성 개구 (442)에서의 결정 성장이 안정적이기 때문에, 소자 형성 개구 (442)와 함께 더미 개구가 설치되어 있지 않는 경우에 비하여, 반도체 기판 (410)의 제조에서의 공정 조건의 설정이 용이해진다. 또한, 반도체 기판 (410)에 결정 성장하는 제1 화합물 반도체 (470)의 막 질 및 막 두께의 제어가 용이해진다.
소자 형성 개구 (442) 및 더미 개구 (444)는, 동일한 개구 영역에 포함된다. 반도체 기판 (410)은, 도 4에 나타내는 개수 및 배치와 상이한 개수 및 배치의 소자 형성 개구 (442) 및 더미 개구 (444)를 가질 수도 있다.
소자 형성 개구 (442-1)의 내부에서는, 베이스 기판 (420), 제1 시드 결정 (460) 및 제1 화합물 반도체 (470)이, 주면 (426)에 대략 수직인 방향으로, 이 순서대로 배치된다. 소자 형성 개구 (442-2)의 내부에서는, 베이스 기판 (420), 제1 시드 결정 (461) 및 제1 화합물 반도체 (471)이, 주면 (426)에 대략 수직인 방향으로, 이 순서대로 배치된다.
반도체 기판 (410)은, 더미 개구 (444-2)의 내부에, 시드 결정 (462), 제2 화합물 반도체 (472) 및 절연체 (482)를 갖는다. 더미 개구 (444-2)의 내부에서, 베이스 기판 (420), 시드 결정 (462), 제2 화합물 반도체 (472) 및 절연체 (482)가, 주면 (426)에 대략 수직인 방향으로, 이 순서대로 배치된다. 반도체 기판 (410)은, 다른쪽의 더미 개구 (444-1)의 내부에 절연체 (484)를 갖는다. 절연체 (484)는, 베이스 기판 (420)에 접한다. 더미 개구 (444-1)의 내부에는, 제1 화합물 반도체 (470)보다도 두께가 작은 제3 화합물 반도체가 설치될 수도 있다. 해당 제3 화합물 반도체 상에, 절연체 (484)가 설치될 수도 있다.
제1 시드 결정 (460) 및 제1 시드 결정 (461)은, 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)에 양호한 시드면을 제공한다. 제1 시드 결정 (460) 및 제1 시드 결정 (461)은, 베이스 기판 (420) 또는 주면 (426)에 존재하는 불순물이, 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)의 결정성에 악영향을 미치는 것을 억제한다. 제1 시드 결정 (460)과 제1 시드 결정 (461)은 동일한 공정에서 형성될 수 있고, 동일한 구성을 가질 수 있다. 이하의 설명에서는, 제1 시드 결정 (461)에 대한 설명을 생략한다.
제1 시드 결정 (460)은, 베이스 기판 (420)의 주면 (426)에 접한다. 제1 시드 결정 (460)은, 반도체의 결정을 포함하는 층이다. 제1 시드 결정 (460)은, 예를 들면 복수의 층을 포함한다. 제1 시드 결정 (460)은 CxSiyGezSn1 -x-y-z 결정을 가질 수도 있다. 베이스 기판 (420)이 Si 기판 또는 SOI 기판 등의 Si 결정을 갖는 기판이고, 제1 화합물 반도체가 GaAs, GaAlAs 등의 3-5족 화합물 반도체인 경우에는, 제1 시드 결정 (460)은 CxSiyGezSn1 -x-y-z 결정인 것이 바람직하고, SiyGez(0≤y≤0.1, 0.9≤z≤1, 또한 y+z=1)인 것이 더욱 바람직하며, Ge 결정인 것이 특히 바람직하다.
제1 시드 결정 (460)은, 예를 들면 에피택셜 성장법에 의해 선택 성장시킬 수 있다. 제1 시드 결정 (460)은, 예를 들면 화학 기상 석출법, 유기 금속 기상 성장법, 분자선 에피텍셜법 또는 원자층 성장법에 의해 형성된다. 제1 시드 결정 (460)은, 에피택셜 성장법 등에 의해 시드 결정층을 형성한 후, 에칭 및 포토리소그래피법 등에 의해 패터닝함으로써, 베이스 기판 (420)의 일부에 형성할 수도 있다.
제1 시드 결정 (460)을 어닐링할 수도 있다. 제1 시드 결정 (460)의 내부에는, 베이스 기판 (420)과 제1 시드 결정 (460)의 격자상수의 차이 등에 의해, 격자 결함 등의 결함이 발생하는 경우가 있다. 상기 결함은, 예를 들면 제1 시드 결정 (460)을 가열하여 어닐링함으로써, 제1 시드 결정 (460)의 내부를 이동하여, 제1 시드 결정 (460)의 계면 또는 제1 시드 결정 (460)의 내부에 있는 게터링 싱크 등에 포착된다. 그 결과, 제1 시드 결정 (460)의 결정성이 향상된다. 제1 시드 결정 (460)은 비정질 또는 다결정의 CxSiyGezSn1 -x-y-z를 어닐링함으로써 형성할 수도 있다.
시드 결정 (462)는, 제1 시드 결정 (460)과 동일한 공정에서 형성된다. 시드 결정 (462)는, 더미 개구 (444)의 내부에 형성되는 것 이외에는, 제1 시드 결정 (460) 및 제1 시드 결정 (461)과 마찬가지의 구성을 갖는다.
제1 화합물 반도체 (470)은, 제1 시드 결정 (460)과 격자 정합 또는 의사 격자 정합한다. 제1 화합물 반도체 (470)과 제1 화합물 반도체 (160)은 동일한 구성을 갖는다. 제1 화합물 반도체 (470)은, 제1 시드 결정 (460)에 접한다. 제1 화합물 반도체 (470)은, GaAs 등의 3-5족 화합물 반도체이다. 제1 화합물 반도체 (470)은, 예를 들면 CxSiyGezSn1 -x-y-z를 포함한다. 제1 화합물 반도체 (470)은, 복수의 층을 포함할 수도 있다. 제1 화합물 반도체 (470)과 제1 시드 결정 (460)과의 계면은, 소자 형성 개구 (442)의 내부에 있다. 제1 화합물 반도체 (470)은, 예를 들면 MOCVD법 등의 에피택셜 성장법에 의해 형성된다.
여기서, 본 명세서에서 "의사 격자 정합"이란, 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자상수의 차가 작고, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이 때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형됨으로써, 상기 격자상수의 차가 흡수된다. 예를 들면, Ge와 GaAs의 적층 상태는, 의사 격자 정합이라 불린다.
제1 화합물 반도체 (471)은, 제1 화합물 반도체 (470)과 동일한 공정에서 형성된다. 제1 화합물 반도체 (471)은, 제1 화합물 반도체 (470)과 마찬가지의 구성을 갖는다. 제2 화합물 반도체 (472)는, 제1 화합물 반도체 (470)과 동일한 공정에서 형성된다. 제2 화합물 반도체 (472)는, 시드 결정 (462)와 격자 정합 또는 의사 격자 정합하는 것 이외에는, 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)과 마찬가지의 구성을 갖는다.
절연체 (482)는, 제2 화합물 반도체 (472)와 배선 (498)을 절연한다. 절연체 (482)는, 예를 들면 산화규소, 질화규소, 산화알루미늄, 그 밖의 절연성 산화물 또는 절연성 질화물이다. 또한 절연체 (482)는, 이들 절연성 산화물 또는 절연성 질화물의 혼합물 또는 적층막일 수도 있다. 절연체 (482)의 다른 예는, 유리 등의 비정질 물질, 내열성 유기물, 내열성 중합체이다. 절연체 (482)는, 예를 들면 열 CVD법, 플라즈마 CVD법, 스퍼터링법 또는 도포법에 의해 박막을 형성한 후, 해당 박막을 패터닝하여 형성된다.
절연체 (484)는, 베이스 기판 (420)과 배선 (498)을 절연한다. 절연체 (484)는, 예를 들면 절연체 (482)와 마찬가지의 재료를 포함한다. 절연체 (484)는, 절연체 (482)와 동일한 공정에서 형성될 수도 있다. 절연체 (484)는, 예를 들면 제1 화합물 반도체와 동일한 공정에서 더미 개구 (444)에 형성된 화합물 반도체의 적어도 일부가 제거된 후, 더미 개구 (444)의 내부에 형성된다.
전자 소자 (491)은, 제1 화합물 반도체 (470)에 형성된다. 전자 소자 (491)은, 제1 화합물 반도체 (470)을 채널층에 이용한다. 전자 소자 (491)은, 예를 들면 HBT이다. 전자 소자 (491)은, 한쌍의 입출력 전극 (494)와 제어 전극 (495)를 갖는다. 제어 전극 (495)는 전압이 인가되어, 한쌍의 입출력 전극 (494) 사이의 전류를 제어한다.
전자 소자 (491)은 HBT로 한정되지 않는다. 전자 소자 (491)은 증폭 소자, 스위칭 소자, 집적 회로를 구성하는 집적 회로 소자, 전기를 광으로 변환하는 발광 소자 및 수광하는 광에 따른 전압 또는 전류를 출력하는 수광 소자 중 어느 하나의 전자 소자일 수도 있다. 증폭 소자 또는 스위칭 소자로서, FET 또는 HBT를 예시할 수 있다. 집적 회로로서 디지털 IC를 예시할 수 있다. 발광 소자로서 pn 접합을 갖는 발광 디바이스, 수광 소자로서 pn 접합 또는 쇼트키 접합을 포함하는 수광 디바이스를 예시할 수 있다.
전자 소자 (491)의 다른 예는, MOSFET(금속 산화물 반도체 전계 효과 트랜지스터), MISFET(금속 절연체 반도체 전계 효과 트랜지스터), HEMT(고 전자 이동도 트랜지스터) 등의 반도체 디바이스, 반도체 레이저, 발광 다이오드, 발광 사이리스터 등의 발광 디바이스, 광 센서, 수광 다이오드 등의 수광 디바이스, 태양 전지와 같은 능동 소자이다. 전자 소자 (491)의 다른 예는 저항, 캐패시터, 인덕터 등의 수동 소자이다.
전자 소자 (492)는, 제1 화합물 반도체 (471) 상에 형성된다. 전자 소자 (492)는, 예를 들면 제1 화합물 반도체 (471)을 채널층에 이용하는 HBT이다. 전자 소자 (492)는, 한쌍의 입출력 전극 (496)과 제어 전극 (497)을 갖는다. 제어 전극 (497)은 전압이 인가되어, 한쌍의 입출력 전극 (496) 사이의 전류를 제어한다. 전자 소자 (492)는, 전자 소자 (491)과 마찬가지로 HBT 이외의 소자일 수도 있다. 전자 소자 (492)는, 예를 들면 전자 소자 (491)과 전기적으로 결합된다. 전자 소자 (491)의 한쪽 입출력 전극 (494)는, 전자 소자 (492)의 한쪽 입출력 전극 (496)과 배선 (498)에 의해 접속된다.
도 5 내지 도 10을 이용하여, 전자 디바이스 (400)의 제조 방법에 대해서 설명한다. 또한, 반도체 기판 (410)의 제조 방법에 대해서 설명한다.
도 5는, 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다. 도 5에 나타내는 바와 같이, 우선 베이스 기판 (420)을 준비한다. 베이스 기판 (420)은, Si 결정층을 갖는 Si 기판 또는 SOI 기판이다. 계속해서, 베이스 기판 (420)의 주면 (426)에 저해층 (430)을 형성한다. 저해층 (430)을 형성하는 단계에서, 예를 들면 CVD법에 의해 산화규소가 형성된다.
도 6은, 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다. 도 6에 나타내는 바와 같이, 저해층 (430)에 베이스 기판 (420)의 주면 (426)에 대략 수직인 방향으로 저해층 (430)을 관통하는 개구 (446)을 형성한다. 개구 (446)은, 예를 들면 에칭 등의 포토리소그래피법에 의해 형성된다. 저해층 (430)에는, 베이스 기판 (420)의 주면 (426)을 노출시키는 복수의 개구 (446)가 형성된다. 복수의 개구 (446)을 형성하는 단계에서, 복수의 개구 (446)의 일부의 개구 (446)을 규칙적으로 배치하여 형성할 수도 있다. 본 실시 형태에서는, 소자 형성 개구 (442-1), 소자 형성 개구 (442-2), 더미 개구 (444-1) 및 더미 개구 (444-2)를 등간격으로 형성한다.
도 7은, 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다. 도 7에 나타내는 바와 같이, 소자 형성 개구 (442-1) 및 소자 형성 개구 (442-2)의 내부에, 각각 제1 시드 결정 (460) 및 제1 시드 결정 (461)이 설치된다. 제1 시드 결정 (460) 및 제1 시드 결정 (461)은, Si 기판 또는 SOI 기판에 포함되는 Si 결정층에 접할 수도 있다. 제1 시드 결정 (460) 및 제1 시드 결정 (461)은, 예를 들면 CVD법에 의해 CxSiyGezSn1-x-y-z를 결정 성장시킴으로써, 소자 형성 개구 (442-2)의 내부에 설치된다.
제1 시드 결정 (460) 및 제1 시드 결정 (461)을 설치하는 단계에서, 더미 개구 (444-2) 및 더미 개구 (444-1)의 내부에, 각각 시드 결정 (462) 및 시드 결정 (464)가 설치된다. 시드 결정 (462) 및 시드 결정 (464)는, 제1 시드 결정 (460) 및 제1 시드 결정 (461)과 동일한 재료로 이루어진다.
제1 시드 결정 (460), 제1 시드 결정 (461), 시드 결정 (462) 및 시드 결정 (464)가 설치된 후, 제1 시드 결정 (460), 제1 시드 결정 (461), 시드 결정 (462) 및 시드 결정 (464)를 어닐링할 수도 있다. 또한, 해당 결정의 성장 중에 어닐링을 실시할 수도 있다. 또한, 제1 시드 결정 (460), 제1 시드 결정 (461), 시드 결정 (462) 및 시드 결정 (464)는, 복수의 소자 형성 개구 (442) 및 복수의 더미 개구 (444) 중 일부의 개구에만 설치할 수도 있다.
도 8은, 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다. 도 8에 나타내는 바와 같이, 소자 형성 개구 (442-1) 및 소자 형성 개구 (442-2)의 내부에, 각각 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)을 결정 성장시킨다. 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)은, 예를 들면 MOCVD법에 의해 GaAs를 결정 성장시킨다. 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)은, 저해층 (430)의 표면보다도 볼록으로 결정 성장할 수도 있다.
제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)을 결정 성장하는 단계에서, 더미 개구 (444-2) 및 더미 개구 (444-1)의 내부에서, 각각 제2 화합물 반도체 (472) 및 제3 화합물 반도체 (474)가 결정 성장한다. 제2 화합물 반도체 (472) 및 제3 화합물 반도체 (474)는, 제1 화합물 반도체 (470)과 마찬가지의 재료를 포함할 수 있어, 제1 화합물 반도체 (470)과 마찬가지의 방법으로 결정 성장한다. 또한, 제1 화합물 반도체 (470), 제1 화합물 반도체 (471), 제2 화합물 반도체 (472) 및 제3 화합물 반도체 (474)는, 복수의 소자 형성 개구 (442) 및 복수의 더미 개구 (444) 중 일부의 개구에만 설치할 수도 있다.
도 9는, 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다. 도 9에 나타내는 바와 같이, 더미 개구 (444-2)의 내부에 있는 제2 화합물 반도체 (472)의 적어도 일부가 제거된다. 예를 들면, 제2 화합물 반도체 (472)는, 저해층 (430)의 표면보다 오목해지도록 적어도 일부가 제거된다. 또한, 더미 개구 (444-1)의 내부에 있는 제3 화합물 반도체 (474) 및 시드 결정 (464)가 제거된다. 이 때, 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)은 제거되지 않는다.
제2 화합물 반도체 (472), 제3 화합물 반도체 (474) 및 시드 결정 (464)는, 예를 들면 에칭에 의해 제거된다. 이 때, 제1 화합물 반도체 (470) 및 제1 화합물 반도체 (471)은, 예를 들면 레지스트에 의해 보호된다. 또한, 제2 화합물 반도체 (472), 제3 화합물 반도체 (474) 및 시드 결정 (464)는, 저해층 (430)의 일부와 함께 제거된다. 또한, 시드 결정 (462)의 적어도 일부를 제거할 수도 있다.
전자 디바이스 (400)의 제조에서, 제2 화합물 반도체 (472)를 제거하는 것은 필수는 아니다. 예를 들면, 제2 화합물 반도체 (472)가 저해층 (430)의 표면보다도 볼록으로 형성되지 않은 경우에는, 제2 화합물 반도체 (472)를 제거하지 않아도 된다.
도 10은, 전자 디바이스 (400)의 제조 과정의 일례를 개략적으로 나타낸다. 도 10에 나타내는 바와 같이, 더미 개구 (444-2)에 절연체 (482)가 형성된다. 절연체 (482)는, 제2 화합물 반도체 (472) 또는 시드 결정 (462)를 덮도록 형성된다. 절연체 (484)는, 제3 화합물 반도체 (474)가 제거된 더미 개구 (444-1)의 내부에 형성된다. 절연체 (484)를, 제1 화합물 반도체 (470)보다도 두께가 얇아질 때까지 제거된 제3 화합물 반도체 (474) 상에 설치할 수도 있다. 절연체 (482) 및 절연체 (484)는, 예를 들면 CVD법에 의해 형성된 산화규소이다.
계속해서, 제1 화합물 반도체 (470)에 한쌍의 입출력 전극 (494) 및 제어 전극 (495)를 형성함으로써, 전자 소자 (491)이 형성된다. 입출력 전극 (494) 및 제어 전극 (495)는, 예를 들면 진공 증착법에 의해, 티탄(Ti), 금(Au) 등의 도전성 재료의 박막을 형성하고, 해당 박막을 포토리소그래피법 등에 의해 패터닝함으로써 얻어진다.
동일하게 하여, 제1 화합물 반도체 (470)에 한쌍의 입출력 전극 (496) 및 제어 전극 (497)을 형성하여, 전자 소자 (492)가 형성된다. 또한 한쪽 입출력 전극 (494)와 한쪽 입출력 전극 (496)을 접속하는 배선 (498)을 형성하여, 전자 디바이스 (400)이 얻어진다. 배선 (498)은, 예를 들면 진공 증착법에 의해, Ti, Au 등의 도전성 재료의 박막이 형성되고, 해당 박막을 포토리소그래피법 등에 의해 패터닝함으로써 얻어진다.
도 11a는, 전자 디바이스 (500)의 단면의 일례를 나타낸 단면도이다. 전자 디바이스 (500)은 베이스 기판 (502), 저해층 (504), 시드 결정 (506), 화합물 반도체 (508), 절연체 (510) 및 전자 소자 (512)를 갖는다. 저해층 (504)는 베이스 기판 (502) 위에 형성된다. 시드 결정 (506)은, 저해층 (504)로 덮이지 않는 베이스 기판 (502) 상에 형성되어 있다. 화합물 반도체 (508)은, 시드 결정 (506)에 접하여 시드 결정 (506) 상에 형성되어 있다.
도 11b는, 전자 디바이스 (500)에서의 저해층 (504)의 평면 패턴을 나타낸 평면도이다. 저해층 (504)는, 베이스 기판 (502) 위에 고립되어 형성되어 있고, 각 저해층 (504)에는 개구 A가 형성되어 있다. 여기서는 저해층 (504)마다 하나의 개구 A를 구비하는 경우를 예시하는데, 각 저해층 (504)에 복수의 개구 A가 형성될 수도 있다. 각 저해층 (504)는 고립되어 있기 때문에, 인접하는 저해층 (504) 사이에는 홈 B가 형성된다. 시드 결정 (506)은, 개구 A의 바닥부 및 홈 B의 바닥부에 형성된다. 개구 A의 시드 결정 (506) 상에 형성된 화합물 반도체 (508)에는 전자 소자 (512)가 형성되고, 홈 B의 시드 결정 (506) 상에 형성된 화합물 반도체 (508)은 절연체 (510)으로 덮여 있다.
도 12a 내지 도 12d는, 전자 디바이스 (500)의 제조 방법의 일례를 공정순으로 나타낸 단면도이다. 도 12a에 나타내는 바와 같이, 저해층 (504)를 갖는 베이스 기판 (502)가 준비된다. 베이스 기판 (502)로서, 표면이 실리콘 결정인 Si 기판 또는 SOI 기판을 들 수 있다. 베이스 기판 (502) 위에 저해층 (504)가 형성된다. 저해층 (504)로서, 예를 들면 CVD법에 의해 산화규소가 형성된다.
도 12b에 나타내는 바와 같이, 저해층 (504)를 가공한다. 저해층 (504)는, 베이스 기판 (502)의 상면을 따라, 서로 분리하여 복수개 형성한다. 그리고, 분리하여 형성된 각 저해층 (504) 사이에는 홈 B가 형성된다. 또한 분리하여 형성된 각 저해층 (504)에는 베이스 기판 (502)까지 관통하는 개구 A가 형성된다. 저해층 (504)의 가공에는, 예를 들면 에칭 등의 포토리소그래피법을 사용할 수 있다. 서로 떨어져 형성된 저해층 (504)는 규칙적으로 형성되는 것이 바람직하다. 서로 떨어져 형성된 저해층 (504)에는 하나 또는 복수의 개구가 형성될 수 있다.
본 실시 형태에서는, 3개의 고립된 저해층 (504)가 등간격으로 형성되며, 각각의 저해층 (504)에 1개씩 형성된 3개의 개구 A가 등간격으로 형성되어 있다. 개구 A 및 저해층 (504)와 인접하는 저해층 (504) 사이의 홈 B는, 베이스 기판 (502)의 상면을 노출시킨다.
도 12c에 나타내는 바와 같이, 개구 A의 내부 및 홈 B의 내부에는 시드 결정 (506)이 형성된다. 시드 결정 (506)은, 표면이 실리콘인 기판 또는 SOI 기판에 포함되는 실리콘 결정층에 접하는 것이 바람직하다. 시드 결정 (506)으로서, 예를 들면 CVD법에 의해 형성되는 CxSiyGezSn1 -x-y-z 결정을 들 수 있다. 시드 결정 (506)이 형성된 후, 시드 결정 (506)은 어닐링되는 것이 바람직하다. 어닐링은 시드 결정 (506)의 성장 중에 실시될 수도 있다. 본 실시 형태에서, 모든 개구 A 및 모든 홈 B에 시드 결정 (506)이 형성되는 경우에 대해서 설명하였지만, 이것으로 한정되지 않는다. 예를 들면, 복수의 개구 A 중 일부의 개구 A의 내부에 시드 결정 (506)이 형성될 수도 있다.
도 12d에 나타내는 바와 같이, 개구 A의 내부 및 홈 B의 내부에, 화합물 반도체 (508)가 형성된다. 화합물 반도체 (508)로서, 예를 들면 MOCVD법에 의해 형성된 GaAs를 들 수 있다. 화합물 반도체 (508)은, 저해층 (504)의 표면보다도 볼록으로 형성되는 것이 바람직하다. 본 실시 형태에서, 모든 개구 A의 내부 및 모든 홈 B의 내부에, 화합물 반도체 (508)이 형성되는 경우에 대해서 설명하였지만, 이것으로 한정되지 않는다. 예를 들면, 복수의 개구 A 중 일부의 개구 A의 내부 또는 홈 B의 일부에 화합물 반도체 (508)이 형성될 수도 있다.
홈 B에 형성된 화합물 반도체 (508)을 덮도록 절연체 (510)을 형성하고, 개구 A에 형성된 화합물 반도체 (508)에 전자 소자 (512)를 형성함으로써, 도 11a 및 도 11b에 나타내는 전자 디바이스 (500)을 제조할 수 있다. 절연체 (510)으로서, CVD법 또는 스퍼터링법에 의해 형성되는 산화규소, 질화규소 등을 사용할 수 있다. 전자 소자 (512)로서 이질접합 양극성 트랜지스터를 들 수 있다. 전자 소자 (512)는 주지된 제조 방법으로 제조할 수 있다. 또한, 개구 A에 형성된 화합물 반도체 (508) 중, 후속 공정에서 디바이스 가공을 행하지 않은 화합물 반도체 (508)에 대해서는, 이를 덮도록 절연체 (510)이 형성될 수도 있다.
도 13은, 반도체 기판 (1110)의 다른 실시 형태의 평면도를 나타낸다. 도 11a 및 도 11b를 이용하여, 개구의 별도의 배치 예에 대해서 설명한다. 도 11a 및 도 11b에 나타내는 바와 같이, 반도체 기판 (1110)은 저해층 (1130), 개구 영역 (1140) 및 개구 영역 (1150)을 구비한다.
복수의 개구 영역 (1140)의 각각은, 복수의 개구 (1146)을 동일한 배치로 갖는다. 복수의 개구 (1146)의 일부는, 전자 소자가 형성되어야 할 소자 형성 개구 (1142)이다. 복수의 개구 (1146)의 다른 일부는, 전자 소자가 형성되지 않은 더미 개구 (1144)이다.
개구 영역 (1150)에서는, 개구 영역 (1140) 내의 개구와 상이한 배치로 복수의 개구가 설치되어 있다. 예를 들면, 개구 영역 (1150)에는, 소자 형성 개구 (1152) 및 더미 개구 (1154)가 설치되어 있다. 소자 형성 개구 (1152)에는, 전자 소자를 형성할 수 있다. 더미 개구 (1154)에는, 예를 들면 더미 개구 (1154) 내에 형성된 화합물 반도체 상에 절연체가 설치되어 있음으로써, 전자 소자를 형성할 수 없다. 또한, 개구 영역 (1150)이 갖는 개구의 일부는, 개구 영역 (1140)의 대응하는 위치에 배치될 수도 있다.
반도체 기판 (1110)은, 베이스 기판 (120) 또는 베이스 기판 (420)과 마찬가지의 베이스 기판 (1120)을 갖는다. 따라서, 반도체 기판 (110) 또는 반도체 기판 (410)과 마찬가지의 구성에 대해서는 설명을 생략한다. 또한, 개구 영역 (1140)은, 개구 영역 (140)에 대응하여 동일한 구성을 갖는다. 따라서, 개구 영역 (1140)에 대해서는 설명을 생략한다.
소자 형성 개구 (1142)는, 소자 형성 개구 (142) 또는 소자 형성 개구 (442)에 대응하여 동일한 구성을 갖는다. 따라서, 소자 형성 개구 (1142)에 대해서는 설명을 생략한다. 소자 형성 개구 (1142)의 내부에는, 제1 화합물 반도체 (160) 또는 제1 화합물 반도체 (470)과 마찬가지의 구성을 갖는 제1 화합물 반도체가 형성된다. 또한, 도 11a 및 도 11b에서, 제1 화합물 반도체는 도시되어 있지 않다.
더미 개구 (1144)는 더미 개구 (444)에 대응한다. 더미 개구 (1144)의 내부에는, 제2 화합물 반도체 (472)와 마찬가지의 구성을 갖는 제2 화합물 반도체 (472) 및 절연체 (482)와 마찬가지의 구성을 갖는 절연체가 형성된다. 더미 개구 (1144)의 내부에는, 절연체 (484)와 마찬가지의 구성을 갖는 절연체가 형성될 수도 있다.
소자 형성 개구 (1152)는, 제1 화합물 반도체가 소자 형성 개구 (1142)의 내부에서 결정 성장하는 공정과 동일한 공정에서 결정 성장하는 제4 화합물 반도체를 갖는다. 제4 화합물 반도체는, 제1 화합물 반도체 (160) 또는 제1 화합물 반도체 (470)과 마찬가지의 구성을 갖는다.
소자 형성 개구 (1152)의 내부에는, 제1 시드 결정층과 마찬가지의 구성을 갖는 제2 시드 결정이 설치될 수도 있다. 소자 형성 개구 (1152)의 내부에서, 베이스 기판 (1120), 제2 시드 결정 및 제4 화합물 반도체가, 베이스 기판 (1120)의 주면에 대략 수직인 방향으로, 이 순서대로 배치된다. 또한, 도 11a 및 도 11b에서, 제4 화합물 반도체 및 제2 시드 결정은 도시되어 있지 않다.
더미 개구 (1154)의 내부에는, 제1 화합물 반도체가 소자 형성 개구 (1142)의 내부에서 결정 성장한 공정과 동일한 공정에서 형성되는 제5 화합물 반도체와, 제2 절연체가 설치된다. 더미 개구 (1154)의 내부에서, 베이스 기판, 제5 화합물 반도체 및 제2 절연체가 베이스 기판 (1120)의 주면에 대략 수직인 방향으로, 이 순서대로 배치된다.
해당 제2 절연체는, 절연체 (484)와 마찬가지의 구성을 갖는다. 제2 절연체는 더미 개구 (1154)의 내부에, 제1 화합물 반도체가 소자 형성 개구 (1142)의 내부에서 결정 성장하는 공정과 동일한 공정에서 결정 성장한 화합물 반도체가 제거된 후에, 더미 개구 (1154)의 내부에 형성된다.
베이스 기판의 일부에 반도체를 선택적으로 결정 성장시키는 선택 성장 기술은, 전자 디바이스의 성능을 향상시키는 데에 있어서 유용한 기술이다. 그러나, 전자 디바이스의 형성에 필요한 결정 박막의 성장 속도, 결정 조성, 도핑 농도 및 결정의 3차원적 형상 등의 중요 매개변수는, 선택 성장부 및 저해층의 크기, 형상 등에 의존한다. 그 결과, 전자 디바이스의 설계에서는, 이들 결정 성장 조건을 고려할 필요가 있으며, 전자 디바이스마다 상이한 위치에서 균일한 막 질 및 막 두께를 갖는 결정 박막을 성장시키기 위해서는, 고도한 기술과 경험을 요하고 있었다.
이상에 기재한 실시 형태에 따르면, 동일한 위치에 복수의 개구를 갖는 복수의 개구 영역을 갖는 반도체 기판 (410)을 이용함으로써, 전자 디바이스 (400)의 설계와 개발시에, 전자 디바이스 (400)마다 상이한 위치에서의 결정 박막의 성장에 관한 설계 부분의 부담이 대폭 삭감된다. 그 결과, 전자 디바이스 (400)의 설계 및 시험 제작으로부터 최종 제품에 이르는 설계 부하 및 설계 착수부터 제조 착수까지의 시간의 대폭적인 감소가 가능해진다.
또한, 선택 성장한 결정 박막을 갖는 반도체 기판 (110)의 제조에서, 개개의 전자 디바이스 설계에 따라 커스텀 메이드로 반도체 기판을 설계 및 제작하는 경우에 비하여, 동일한 위치에 복수의 개구를 갖는 복수의 개구 영역을 갖는 반도체 기판 (110)을 준비함으로써 제품의 표준화가 가능해진다. 이 결과, 고성능인 반도체 기판 (110)의 비용이 감소한다는 공업적인 의의가 발생한다.
<실시예>
(실시예 1)
도 5 내지 도 10의 절차에 따라, 전자 디바이스 (400)을 제작하였다. 베이스 기판 (420)으로서, 시판되고 있는 SOI 기판을 준비하였다. 저해층 (430)으로서, 산화규소층을 CVD법에 의해 형성하였다. 산화규소층의 두께는 1 ㎛였다. 포토리소그래피법에 의해 복수의 개구를 형성하였다. 복수의 개구는, 직교하는 2개의 방향의 각각에서 등간격으로 형성되어 있고, 동일한 평면 형상을 갖는다. 개구의 평면 형상을 1변이 10 ㎛인 정방형으로서, 30 ㎛ 피치로 등간격으로 배치하였다. 개구의 1변이 10 ㎛이기 때문에, 개구의 간격은 20 ㎛였다. 개구는, 시드 결정의 막 두께가 0.5 ㎛, GaAs의 막 두께가 3 ㎛가 되도록 설계하였다.
개구의 내부에 Ge의 시드 결정을 형성하였다. Ge의 시드 결정은, 할로겐을 포함하는 CVD법에 의해 형성하였다. 시드 결정은 성장 온도가 600 ℃, 반응 용기 내의 압력이 2.6 kPa인 조건으로 성막하였다. 시드 결정은 성막 후 850 ℃에서 10 분간 어닐링한 후, 780 ℃에서 10 분간 어닐링하였다. 시드 결정의 막 두께는 0.5 ㎛이고, 설계 그대로 형성할 수 있었다.
개구의 내부에, 시드 결정에 접하는 GaAs를 형성하였다. GaAs는, 원료 가스로서 트리메틸갈륨과 아르신을 이용한 MOCVD법에 의해 형성하였다. GaAs는, 성장 온도가 650 ℃, 반응 용기 내의 압력이 9.9 kPa인 조건으로 성막하였다. GaAs의 막 두께는 2.5 ㎛이고, 오차는 설계 오차의 범위였다.
그 후, 일부 개구의 내부 중 GaAs의 일부를 에칭에 의해 제거하였다. 또한, 별도의 일부 개구의 내부 중 GaAs 및 시드 결정을, 산화규소층과 함께 제거하였다. 그 후, GaAs의 일부가 제거된 개구 및 GaAs 및 시드 결정과 함께 산화규소층이 제거된 영역에, 새롭게 산화규소층을 형성하였다. 이에 따라, 반도체 기판 (410)을 제작하였다. 또한, 반도체 기판 (410)의 복수의 GaAs의 각각에 HBT를 형성하였다. HBT끼리 전기적으로 결합하여 전자 디바이스 (400)을 제작하였다.
에치피트법에 의해 활성층의 표면을 검사한 바, 활성층의 표면에 결함은 발견되지 않았다. 제1 시드 결정 (460)의 단면 내부를 TEM에 의해 관찰을 한 바, 결함은 발견되지 않았다. 또한, 전자 디바이스 (400)은 설계대로 동작하였다.
(실시예 2)
도 5 내지 도 8의 절차에 따라, 결정 성장을 행하였다. 베이스 기판 (420)으로서 시판되고 있는 Si 기판을 준비하였다. 저해층 (430)으로서, 산화규소층을 열 산화법에 의해 형성하였다. 산화규소층의 두께는 1 ㎛였다. 포토리소그래피법에 의해, 산화규소층에 복수의 개구를 형성하였다. 개구는, 동일한 평면 형상을 갖는 개구를 등간격으로 형성하였다. 개구의 평면 형상은, 1변이 10 ㎛인 정방형으로서, 30 ㎛ 피치로 등간격으로 배치하였다. 즉, 개구는 30 ㎛마다 형성되어 있다. 개구 내에 막 두께가 1 ㎛가 되도록 시드 결정으로서 Ge 결정을 성장하고, 어닐링을 행하였다. 그 후, GaAs 결정을 성장하였다.
규칙 배열 개구군 내의 각 개구의 중앙에서의 결정 성장 막 두께를 레이저 현미경으로 측정하였다. 측정 결과를 도 14a 및 도 14b에 나타내었다. 도 14a는, 30 ㎛□의 개구가 50 ㎛ 피치로 형성된 경우의 결과이다. 횡축은, 개구 영역의 단부로부터의 거리이다. 단부 근방에서 막 두께의 저하가 보이지만, 단부로부터 멀어짐으로써 일정한 막 두께로 안정되는 것을 알 수 있다. 도 14b는, 40 ㎛□의 개구가 50 ㎛ 피치로 형성된 경우의 결과이다. 개구 영역 단부로부터의 거리에 대한 막 두께의 변화는 도 14a와 마찬가지이지만, 그의 변화량 및 막 두께의 절대값에는 차이가 있다는 것을 알 수 있다. 이에 따라, 단부를 제외하고 개구 영역 내에서는 각 개구에 성장되는 결정의 막 두께는 균일하다는 것을 확인할 수 있었다. 또한, 저해층의 크기, 개구의 크기를 조정함으로써, 막 두께를 조정할 수 있는 것을 알 수 있었다.
상기한 바와 같이 제조한 GaAs 결정에 전자 디바이스 (400)으로서 HBT를 형성하였다. 도 15a 및 도 15b는, 제조한 HBT의 레이저 현미경에 의한 사진이다.
(실시예 3)
도 12a 내지 도 12d의 절차에 따라, 전자 디바이스 (500)으로서 HBT를 제작하였다. 베이스 기판 (502)로서, 시판되고 있는 Si 기판을 준비하였다. 저해층 (504)로서, 산화규소층을 열 산화법에 의해 형성하였다. 산화규소층의 두께는 1 ㎛였다. 포토리소그래피법에 의해, 복수의 고립된 저해층 (504)를 형성하였다. 또한, 동시에 저해층 (504)에는 개구 A를 형성하였다. 저해층 (504)의 평면 형상은 1변이 40 ㎛인 정방형으로 하고, 그의 중앙부에 개구 A를 형성하였다. 개구 A의 평면 형상은 1변이 20 ㎛인 정방형으로 하였다. 저해층 (504)는 50 ㎛ 피치로 등간격으로 형성하였다. 저해층 (504)의 1변이 40 ㎛이기 때문에, 인접하는 저해층 (504) 사이에는 홈 B가 형성되었다. 홈 B의 간격은 10 ㎛였다. 개구 A는, 시드 결정 (506)의 막 두께가 1.0 ㎛, GaAs의 막 두께가 1.0 ㎛가 되도록 설계하였다.
개구 A의 내부에, CVD법에 의해 Ge의 시드 결정 (506)을 형성하였다. 시드 결정 (506)은, 성장 온도가 600 ℃, 반응 용기 내의 압력이 0.5 kPa인 조건으로 성막하였다. 시드 결정 (506)은, 성막 후 800 ℃에서 10 분간 어닐링을 실행한 후 680 ℃에서 10 분간 어닐링을 실행한다는 2단계의 어닐링을 10회 반복하였다. 저해층 (504)와 인접하는 저해층 (504) 사이의 저해층 (504)가 존재하지 않는 홈 B에도 마찬가지로 시드 결정 (506)이 형성되었다.
개구 A의 내부, 홈 B의 내부에 시드 결정 (506)에 접하는 GaAs를 화합물 반도체 (508)로서 형성하였다. GaAs는, 원료 가스로서 트리메틸갈륨과 아르신을 이용한 MOCVD법에 의해 형성하였다. GaAs는, 성장 온도가 650 ℃, 반응 용기 내의 압력이 8.0 kPa인 조건으로 성막하였다. 또한 GaAs, InGaP, InGaAs를 포함하는 이질접합 양극성 트랜지스터(HBT) 구조를 동일하게 MOCVD법에 의해 형성하였다. 미리 설정한 특정한 개구 A의 결정에 대해서, 포토리소그래피에 의한 가공을 행하여, HBT 디바이스 구조를 제작하고, 전자 디바이스 (500)을 제작하였다.
제작한 전자 디바이스 (500)의 레이저 현미경에 의한 사진을 도 16a 및 도 16b에 나타내었다. 도 16a는, 복수개의 개구에 HBT 소자를 제작하고, 이를 병렬 접속한 전자 디바이스 (500)을 나타낸다. 도 16b는, 단일한 개구에 HBT 소자를 제작한 전자 디바이스 (500)을 나타낸다. 제작한 전자 디바이스 (500)에 전류를 주입한 바, 도 17에 도시한 바와 같은 트랜지스터 동작을 확인할 수 있었다. 도 17은, 전자 디바이스 (500)의 베이스 전류를 37.5 μA 내지 150 μA의 범위에서 변화시킨 경우의 콜렉터 전압에 대한 콜렉터 전류를 나타내는 그래프이다. 또한 전자 디바이스 (500) 중 하나를 단면 TEM에 의해 관찰을 행한 바, 도 18에 나타낸 바와 같이 무전위인 것을 확인할 수 있었다.
(실시예 4)
도 12a의 절차에 따라 결정 성장을 행하였다. 베이스 기판 (502)로서 시판되고 있는 Si 기판을 준비하였다. Si 기판 상에 산화규소층을 열 산화법에 의해 형성하였다. 산화규소층의 두께는 1 ㎛였다. 포토리소그래피법에 의해, 산화규소층에 복수의 저해층 (504)를 형성하였다. 기판 성장면을 상측으로 볼 때 정방형으로 형성된 저해층 (504)의 중앙에 정방형의 개구 A를 형성하였다. 저해층 (504)가 50 ㎛ 피치로 등간격으로 배치되도록 가공을 행하였다. 개구 A 내에 막 두께가 1 ㎛가 되도록 Ge를 포함하는 시드 결정 (506)을 성장시켜, 실시예 3과 동일한 조건으로 어닐링을 행한 후, GaAs를 성장시켰다.
개구 영역 내의 각 개구의 중앙에서의 결정 성장 막 두께를 레이저 현미경으로 측정하였다. 측정 결과를 도 19a 내지 도 19c에 나타내었다. 도 19a는, 개구 A의 1변의 길이를 20 ㎛로 하고, 저해층 (504)의 1변의 길이를 40 ㎛로 한 경우의 결과이다. 횡축은 개구 영역의 단부로부터의 거리이다. 단부 근방에서 막 두께의 저하가 보이지만, 단부로부터 멀어짐으로써 일정한 막 두께로 안정되는 것을 알 수 있다.
도 19b는, 개구 A의 1변의 길이를 20 ㎛로 하고, 저해층 (504)의 1변의 길이를 35 ㎛로 한 경우의 결과이다. 도 19c는, 개구 A의 1변의 길이를 30 ㎛로 하고, 저해층의 1변의 길이를 40 ㎛로 한 경우의 결과이다. 도 19b 및 도 19c의 결과는, 개구 영역 단부로부터의 거리에 대한 막 두께의 변화는 도 19a와 마찬가지이지만, 그의 변화량 및 막 두께의 절대값에는 차이가 있는 것을 알 수 있다. 이에 따라, 단부를 제외하고 개구 영역 내에서는 각 개구 A에 성장되는 결정의 막 두께는 균일하다는 것을 확인할 수 있었다. 또한, 저해층 (504)의 크기, 개구 A의 크기를 조정함으로써, 막 두께를 조정할 수 있다는 것을 알 수 있었다.
(비교예 1)
저해층의 크기, 개구의 크기 및 배열 방법이 불규칙하다는 것 이외에는, 실시예 4와 마찬가지로 기판의 가공을 행하여, 시드 결정 및 GaAs의 성장을 행하였다. 각 개구 중앙에서의 결정 성장 막 두께를 레이저 현미경으로 측정하였다. 측정 결과를 도 20에 나타내었다. 이에 따라, 저해층 및 개구의 배열 방법이 불규칙하면 각 개구에서의 막 두께에 편차가 발생하는 것을 알 수 있다.
이상, 본 발명을 실시 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에 다양한 변경 또는 개선을 가하는 것이 가능하다는 것이 당업자에게 분명하다. 이와 같은 변경 또는 개선을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명백하다.
청구의 범위, 명세서 및 도면 중에서 나타낸 장치, 시스템 및 방법에서의 동작, 절차, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 "보다 전에", "앞서서" 등으로 명시하지 않았으며, 이전에 처리한 출력을 후속 처리에서 이용하는 것이 아닌 한, 임의의 순서로 실현할 수 있다는 것에 유의하여야 한다. 청구의 범위, 명세서 및 도면 중 동작 플로우에 관해서, 편의상 "우선", "이어서" 등을 이용하여 설명하였다고 해도, 이 순서대로 실시하는 것이 필수적이라는 것을 의미하는 것은 아니다.
110 반도체 기판, 120 베이스 기판, 126 주면, 130 저해층, 140 개구 영역, 142 소자 형성 개구, 144 더미 개구, 146 개구, 150 개구 영역, 152 소자 형성 개구, 154 더미 개구, 156 개구, 160 제1 화합물 반도체, 170 개구 영역, 172 소자 형성 개구, 174 더미 개구, 176 개구, 180 개구 영역, 182 소자 형성 개구, 184 더미 개구, 186 개구, 190 절연체, 352 개구, 354 개구, 400 전자 디바이스, 410 반도체 기판, 420 베이스 기판, 426 주면, 430 저해층, 442 소자 형성 개구, 444 더미 개구, 446 개구, 460 제1 시드 결정, 461 제1 시드 결정, 462 시드 결정, 464 시드 결정, 470 제1 화합물 반도체, 471 제1 화합물 반도체, 472 제2 화합물 반도체, 474 제3 화합물 반도체, 482 절연체, 484 절연체, 491 전자 소자, 492 전자 소자, 494 입출력 전극, 495 제어 전극, 496 입출력 전극, 497 제어 전극, 498 배선, 500 전자 디바이스, 502 베이스 기판, 504 저해층, 506 시드 결정, 508 화합물 반도체, 510 절연체, 512 전자 소자, 1110 반도체 기판, 1120 베이스 기판, 1130 저해층, 1140 개구 영역, 1142 소자 형성 개구, 1144 더미 개구, 1146 개구, 1150 개구 영역, 1152 소자 형성 개구, 1154 더미 개구

Claims (30)

  1. 베이스 기판과,
    상기 베이스 기판 상에 일체로 또는 분리하여 설치되어 화합물 반도체의 결정 성장을 저해하는 저해층
    을 구비하고,
    상기 저해층은 상기 베이스 기판까지 상기 저해층을 관통하는 복수의 개구를 갖는 복수의 제1 개구 영역을 갖고,
    상기 복수의 제1 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 제1 개구를 포함하고,
    상기 복수의 제1 개구의 일부는 전자 소자가 형성되어야 할 제1 화합물 반도체가 설치되어 있는 제1 소자 형성 개구이고,
    상기 복수의 제1 개구의 다른 일부는 전자 소자가 형성되지 않은 제1 더미 개구인 반도체 기판.
  2. 제1항에 있어서, 적어도 일부의 상기 제1 더미 개구에,
    상기 제1 화합물 반도체와 동일한 조성의 제2 화합물 반도체와,
    상기 제2 화합물 반도체 상에 설치된 제1 절연체
    가 설치되어 있는 반도체 기판.
  3. 제1항에 있어서, 적어도 일부의 상기 제1 더미 개구에, 상기 제1 화합물 반도체와 동일한 조성이며 상기 제1 화합물 반도체보다도 두께가 작은 제3 화합물 반도체가 설치되어 있는 반도체 기판.
  4. 제1항에 있어서, 적어도 일부의 상기 제1 더미 개구에, 상기 제1 화합물 반도체와 동일한 조성의 화합물 반도체가 설치되어 있지 않은 반도체 기판.
  5. 제1항에 있어서, 상기 복수의 제1 개구 영역에 있어서, 상기 복수의 제1 개구가 격자상으로 배치되어 있는 반도체 기판.
  6. 제1항에 있어서, 상기 복수의 제1 개구 영역이 등간격으로 배치되어 있는 반도체 기판.
  7. 제1항에 있어서, 상기 복수의 제1 개구 영역이 격자상으로 배치되어 있는 반도체 기판.
  8. 제1항에 있어서, 상기 제1 화합물 반도체는 3-5족 화합물 반도체를 포함하는 반도체 기판.
  9. 제1항에 있어서, 상기 베이스 기판은 Si 기판 또는 SOI 기판이고,
    상기 제1 소자 형성 개구의 내부에는, 상기 베이스 기판 상에, 상기 제1 화합물 반도체에 격자 정합 또는 의사 격자 정합하는 제1 시드 결정이 더 설치되어 있고,
    상기 제1 화합물 반도체가 상기 제1 시드 결정 상에서 결정 성장한 반도체 기판.
  10. 제9항에 있어서, 상기 제1 시드 결정은 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1)를 포함하는 반도체 기판.
  11. 제1항에 있어서, 상기 저해층은 상기 복수의 제1 개구 영역 내에 설치된 상기 복수의 제1 개구와 상이한 배치로 설치되고, 상기 베이스 기판까지 상기 저해층을 관통하는 복수의 제2 개구를 포함하는 제2 개구 영역을 더 갖는 반도체 기판.
  12. 제11항에 있어서, 상기 복수의 제2 개구의 일부는 상기 제1 화합물 반도체와 동일한 공정으로 형성되는, 전자 소자를 형성할 수 있는 제4 화합물 반도체가 설치되어 있는 제2 소자 형성 개구이고,
    상기 복수의 제2 개구의 다른 일부는 전자 소자가 형성되지 않은 제2 더미 개구인 반도체 기판.
  13. 제12항에 있어서, 상기 베이스 기판은 Si 기판 또는 SOI 기판이고,
    상기 제2 소자 형성 개구의 내부에는, 상기 베이스 기판 상에, 상기 제4 화합물 반도체에 격자 정합 또는 의사 격자 정합하는 제2 시드 결정이 설치되어 있고,
    상기 제4 화합물 반도체가 상기 제2 시드 결정 상에서 결정 성장한 반도체 기판.
  14. 제13항에 있어서, 상기 제2 시드 결정은 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1)를 포함하는 반도체 기판.
  15. 베이스 기판을 준비하는 단계와,
    상기 베이스 기판 상에 일체로 또는 분리하여, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와,
    상기 저해층에 상기 베이스 기판까지 상기 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와,
    상기 복수의 개구의 내부에서 상기 화합물 반도체를 결정 성장시키는 단계와,
    상기 복수의 개구 중, 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 상기 화합물 반도체의 적어도 일부를 제거하는 단계
    를 구비하며,
    상기 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 반도체 기판의 제조 방법.
  16. 베이스 기판을 준비하는 단계와,
    상기 베이스 기판 상에 일체로 또는 분리하여, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와,
    상기 저해층에 상기 베이스 기판까지 상기 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와,
    상기 복수의 개구의 내부에서 상기 화합물 반도체를 결정 성장시키는 단계와,
    상기 복수의 개구 중, 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 화합물 반도체 상에 절연체를 설치하는 단계
    를 구비하며,
    상기 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 반도체 기판의 제조 방법.
  17. 제15항에 있어서, 상기 복수의 개구 영역을 형성하는 단계에 있어서, 각각의 상기 복수의 개구를 격자상으로 배치하는 반도체 기판의 제조 방법.
  18. 제15항에 있어서, 상기 복수의 개구 영역을 형성하는 단계에 있어서, 각각의 상기 복수의 개구 영역을 등간격으로 배치하는 반도체 기판의 제조 방법.
  19. 제15항에 있어서, 상기 복수의 개구 영역을 형성하는 단계에 있어서, 각각의 상기 복수의 개구 영역을 격자상으로 배치하는 반도체 기판의 제조 방법.
  20. 제15항에 있어서, 상기 베이스 기판은 Si 기판 또는 SOI 기판이고,
    상기 화합물 반도체를 결정 성장시키는 단계 전에, 상기 베이스 기판 상에, 상기 화합물 반도체에 격자 정합 또는 의사 격자 정합하는 시드 결정을 설치하는 단계를 더 구비하는 반도체 기판의 제조 방법.
  21. 제20항에 있어서, 상기 시드 결정은 CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1) 결정을 포함하는 반도체 기판의 제조 방법.
  22. 제21항에 있어서, 상기 시드 결정을 설치하는 단계에 있어서, CxSiyGezSn1 -x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1) 결정의 성장 후 또는 성장 중에, 상기 CxSiyGezSn1-x-y-z(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 0≤x+y+z≤1) 결정을 어닐링하는 반도체 기판의 제조 방법.
  23. 제1항에 기재된 반도체 기판의 상기 제1 화합물 반도체 상에 전자 소자가 형성된 전자 디바이스.
  24. 제23항에 있어서, 복수의 상기 제1 화합물 반도체를 갖고, 상기 복수의 제1 화합물 반도체의 각각에 전자 소자가 형성되며,
    각각의 상기 전자 소자를 서로 전기적으로 결합하는 배선과,
    적어도 일부의 상기 제1 더미 개구에 설치된 상기 제1 화합물 반도체와 동일한 조성의 제2 화합물 반도체와,
    상기 제2 화합물 반도체 상에 설치되고, 상기 제2 화합물 반도체와 상기 배선을 절연하는 절연체
    를 더 구비하는 전자 디바이스.
  25. 제23항에 있어서, 상기 전자 소자를 시험하는 시험 소자가 상기 베이스 기판 상의 상기 복수의 제1 개구 영역과 상이한 영역에 형성되어 있는 전자 디바이스.
  26. 제23항에 있어서, 상기 전자 소자는 증폭 소자, 스위칭 소자, 집적 회로를 구성하는 집적 회로 소자, 전기를 광으로 변환하는 발광 소자 및 수광하는 광에 따른 전압 또는 전류를 출력하는 수광 소자로 이루어지는 군으로부터 선택된 적어도 하나의 전자 소자인 전자 디바이스.
  27. 제23항에 있어서, 상기 베이스 기판은 Si 기판 또는 SOI 기판이고,
    상기 Si 기판 또는 상기 SOI 기판의 실리콘 결정으로 형성된 실리콘 소자를 더 구비하고,
    상기 실리콘 소자의 적어도 하나와, 상기 전자 소자의 적어도 하나가 전기적으로 결합되어 있는 전자 디바이스.
  28. 베이스 기판을 준비하는 단계와,
    상기 베이스 기판 상에 일체로 또는 분리하여, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와,
    상기 저해층에 상기 베이스 기판까지 상기 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와,
    상기 복수의 개구의 내부에서 상기 화합물 반도체를 결정 성장시키는 단계와,
    상기 복수의 개구 중, 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 상기 화합물 반도체의 적어도 일부를 제거하는 단계와,
    상기 복수의 개구 중, 전자 소자를 형성하여야 할 소자 형성 개구에서 결정 성장한 상기 화합물 반도체 상에 전자 소자를 형성하는 단계
    를 구비하며,
    상기 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 전자 디바이스의 제조 방법.
  29. 베이스 기판을 준비하는 단계와,
    상기 베이스 기판 상에 일체로 또는 분리하여 설치되어 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계와,
    상기 저해층에 상기 베이스 기판까지 상기 저해층을 관통하는 복수의 개구를 갖는 복수의 개구 영역을 형성하는 단계와,
    상기 복수의 개구의 내부에서 상기 화합물 반도체를 결정 성장시키는 단계와,
    상기 복수의 개구 중, 전자 소자가 형성되지 않은 더미 개구에서 결정 성장한 화합물 반도체 상에 절연체를 설치하는 단계와,
    상기 복수의 개구 중, 전자 소자를 형성하여야 할 소자 형성 개구에서 결정 성장한 상기 화합물 반도체 상에 전자 소자를 형성하는 단계
    를 구비하며,
    상기 복수의 개구 영역의 각각은 내부에 동일한 배치로 설치된 복수의 개구를 포함하는 전자 디바이스의 제조 방법.
  30. 제28항에 있어서, 상기 베이스 기판은 Si 기판 또는 SOI 기판이고,
    상기 저해층을 설치하는 단계 전에, 활성 영역이 실리콘 재료인 실리콘 소자를 상기 베이스 기판에 형성하는 단계와,
    상기 실리콘 소자와 상기 전자 소자를 전기적으로 결합하는 배선을 형성하는 단계
    를 더 구비하는 전자 디바이스의 제조 방법.
KR1020117016491A 2009-03-11 2010-03-08 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법 KR20110120274A (ko)

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