KR101942517B1 - 에피텍셜 기판 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 에피텍셜 기판은, 베이스 기판; 및 상기 베이스 기판 상에 위치하는 에피층을 포함하고, 상기 에피층은 패턴을 포함한다.
실시예에 따른 에피텍셜 기판의 제조 방법은, 베이스 기판 상에 패턴막을 형성하는 단계; 상기 패턴막을 패터닝하여 예비패턴을 형성하는 단계; 상기 베이스 기판 상에 에피층을 형성하는 단계; 및 상기 예비패턴을 제거하는 단계를 포함한다.

Description

에피텍셜 기판 및 그 제조 방법{EPITAXIAL SUBSTRATE AND METHOD FOR THE SAME}
본 기재는 에피텍셜 기판 및 그 제조 방법에 관한 것이다.
실리콘카바이드(SiC)는 내열성 및 기계적 강도가 우수하고, 물리적, 화학적으로 안정하기 때문에, 내환경성 반도체 재료로 주목받고 있다. 또한, 최근 고주파 고내압 전자 장치 등의 기판으로서 SiC 단결정 기판의 수요가 높아지고 있다.
SiC 단결정 기판을 사용하여, 전력 디바이스, 고주파 디바이스 등을 제작하는 경우에는 통상 기판 위에 열CVD법(열화학 증착법)이라 불리는 방법을 사용하여, SiC 박막을 에피텍셜 성장시키거나 이온 주입법에 의하여 직접도펀트를 넣거나 하는 것이 일반적이지만, 후자의 경우에는 주입 후에 고온에서의 어닐링이 필요하기 때문에, 에피텍셜 성장에 의한 박막 형성이 많이 사용되고 있다.
일반적으로 스위칭 소자 등을 제작할 때 저저항의 베이스 기판에 고저항의 에피층이 형성된 웨이퍼가 사용된다. 특히 실리콘카바이드는 전력소자에서 우수한 특성으로 각광을 받고 있으며 이러한 전력 소자는 낮은 저항값의 에피층을 형성할수록 저항값이 작게 되어 우수한 소자 특성을 갖게 된다. 이때, 저항을 조절하기 위해 도펀트를 첨가할 수 있다. 특히, 낮은 저항값을 구현하기 위해서는 높은 도핑이 필요하게 되는데, 도펀트로 질소(N) 또는 알루미늄(Al)이 사용될 수 있다.
이러한 에피텍셜 기판에 있어서, 베이스 기판 및 상기 에피층이 도펀트와의 격자 상수 및 열팽창 계수의 차이로 인해 전위가 발생할 수 있다. 즉, 상기 베이스 기판 및 상기 에피층과 상기 도펀트의 격자 상수가 달라 상기 베이스 기판 및 상기 에피층이 휘어지는 보잉(bowing) 현상이 발생하는 문제가 있다.
실시예는 신뢰성이 향상된 에피텍셜 기판을 제공하고자 한다.
실시예에 따른 에피텍셜 기판은, 베이스 기판; 및 상기 베이스 기판 상에 위치하는 에피층을 포함하고, 상기 에피층은 패턴을 포함한다.
실시예에 따른 에피텍셜 기판의 제조 방법은, 베이스 기판 상에 패턴막을 형성하는 단계; 상기 패턴막을 패터닝하여 예비패턴을 형성하는 단계; 상기 베이스 기판 상에 에피층을 형성하는 단계; 및 상기 예비패턴을 제거하는 단계를 포함한다.
실시예에 따른 에피텍셜 기판은, 패턴을 포함한다. 상기 에피층이 패턴을 포함함으로써, 베이스 기판 및 에피층이 도펀트와의 격자 상수 및 열팽창 계수의 차이로 인해 전위가 발생하는 현상을 방지할 수 있다. 즉, 상기 베이스 기판 및 상기 에피층과 상기 도펀트의 격자 상수가 달라 상기 베이스 기판 및 상기 에피층이 휘어지는 보잉(bowing) 현상을 감소시킬 수 있다. 즉, 상기 패턴을 통해 상기 베이스 기판의 휨의 정도를 일정하게 분산시켜 보잉 현상을 감소시킬 수 있다. 따라서, 에피텍셜 기판의 신뢰성을 향상할 수 있다.
또한, 에피텍셜 기판을 추후에 슬라이싱(slicing) 또는 다이 소잉(die sawing) 등을 통해 웨이퍼를 개별분리하는 공정에 있어서, 상기 패턴을 따라 절단할 수 있다. 즉, 상기 에피층이 형성되지 않은 부분을 따라 절단할 수 있어 비용을 절감할 수 있다.
도 1은 실시예에 따른 에피텍셜 기판의 사시도이다.
도 2는 도 1의 A-A'를 따라서 절단한 단면을 도시한 단면도이다.
도 3 내지 도 6은 실시예에 따른 에피텍셜 기판의 제조 방법을 설명하기 위한 단면도들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
먼저, 도 1 및 도 2를 참조하여, 실시예에 따른 에피텍셜 기판을 상세하게 설명한다. 도 1은 실시예에 따른 에피텍셜 기판의 사시도이다. 도 2는 도 1의 A-A'를 따라서 절단한 단면을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 에피텍셜 기판은 베이스 기판(100) 및 에피층(200)을 포함한다.
상기 베이스 기판(100)은 실리콘카바이드를 포함한다. 실리콘카바이드는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.
상기 에피층(200)은 상기 베이스 기판(100) 상에 위치할 수 있다.
상기 에피층(200)은 에피 성장 방법(epitaxial growth)을 통해 형성될 수 있다. 에피 성장 방법이란 단결정 기판 위에 새로운 층을 적층하여 단결정층을 형성하는 방법으로 이때, 기판의 물질과 적층된 물질이 같은 경우 호모에피택시(homoepitaxy)라 한다. 본 실시예에서는 실리콘카바이드를 포함하는 베이스 기판(100)에 동일한 물질을 포함하는 에피층(200)이 형성되는 호모에피택시이다.
일반적으로 스위칭 소자 등을 제작할 때 저저항의 베이스 기판(100)에 고저항의 에피층(200)이 형성된 웨이퍼가 사용된다. 특히 실리콘카바이드는 전력소자에서 우수한 특성으로 각광을 받고 있으며 이러한 전력 소자는 낮은 저항값의 에피층(200)을 형성할수록 저항값이 작게 되어 우수한 소자 특성을 갖게 된다. 이때, 저항을 조절하기 위해 도펀트를 첨가할 수 있다. 특히, 낮은 저항값을 구현하기 위해서는 높은 도핑이 필요하게 되는데, 도펀트로 질소(N) 또는 알루미늄(Al)이 사용될 수 있다.
상기 에피층(200)은 패턴(300)을 포함한다. 상기 패턴(300)은 상기 베이스 기판(100)의 상면을 노출한다. 상기 패턴(300)은 격자패턴일 수 있다. 즉, 상기 패턴(300)은 사각형 또는 육각형의 격자패턴일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니고, 상기 패턴(300)은 제작될 소자 설계에 따라 다양한 모양을 가질 수 있다.
상기 에피층(200)이 패턴(300)을 포함함으로써, 상기 베이스 기판(100) 및 상기 에피층(200)이 도펀트와의 격자 상수 및 열팽창 계수의 차이로 인해 전위가 발생하는 현상을 방지할 수 있다. 즉, 상기 베이스 기판(100) 및 상기 에피층(200)과 상기 도펀트의 격자 상수가 달라 상기 베이스 기판(100) 및 상기 에피층(200)이 휘어지는 보잉(bowing) 현상을 감소시킬 수 있다. 즉, 상기 패턴(300)을 통해 상기 베이스 기판(100)의 휨의 정도를 일정하게 분산시켜 보잉 현상을 감소시킬 수 있다. 따라서, 에피텍셜 기판의 신뢰성을 향상할 수 있다.
또한, 에피텍셜 기판을 추후에 슬라이싱(slicing) 또는 다이 소잉(die sawing) 등을 통해 웨이퍼를 개별분리하는 공정에 있어서, 상기 패턴(300)을 따라 절단할 수 있다. 즉, 상기 에피층(200)이 형성되지 않은 부분을 따라 절단할 수 있어 비용을 절감할 수 있다.
이하, 도 3 내지 도 6을 참조하여, 실시예에 따른 에피텍셜 기판의 제조 방법을 설명한다. 도 3 내지 도 6은 실시예에 따른 에피텍셜 기판의 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 3을 참조하면, 베이스 기판(100) 상에 패턴막(21)을 형성할 수 있다. 상기 베이스 기판(100)은 탄화규소를 포함하고, 상기 패턴막(21)은 실리콘을 포함할 수 있다. 구체적으로, 상기 패턴막(21)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 패턴막(21)은 증착 또는 열산화 공정을 통해 형성될 수 있다.
이어서, 도 4를 참조하면, 상기 패턴막(21)을 패터닝하여 예비패턴(20)을 형성할 수 있다. 상기 예비패턴(20)은 상기 베이스 기판(100)의 상면을 노출한다. 상기 예비패턴(20)은 격자패턴일 수 있다. 상기 예비패턴(20)의 선폭은 10 um 이상일 수 있다. 상기 예비패턴(20)의 두께는 200 nm 내지 10 um 일 수 있다. 상기 예비패턴(20)의 선폭 및 두께는 소자 설계에 따라 달라질 수 있다. 상기 예비패턴(20)은 포토레지스트(photoresist) 공정을 통해 형성될 수 있다. 즉, 포토레지스트 막으로 패턴을 입힌 후, 노광과 현상을 거쳐 상기 패턴막(21)을 에칭하여 형성할 수 있다. 에피텍셜 기판의 크기 대비 상기 예비패턴(20)의 단면적이 넓어질수록 보잉 현상을 효과적으로 감소시킬 수 있다.
이어서, 도 5를 참조하면, 상기 베이스 기판(100) 상에 에피층(200)을 형성한다. 상기 에피층(200)은 상기 예비패턴(20) 사이에 노출된 상기 베이스 기판(100) 면에만 형성된다. 상기 에피층(200)이 상기 예비패턴(20) 사이에서만 성장함으로써, 고농도의 베이스 기판(100)과 저농도의 에피층(200) 간의 격자상수 차이와 응력을 감소시킬 수 있고, 보잉 현상을 감소시킬 수 있다.
이어서, 도 6을 참조하면, 상기 예비패턴(20)을 제거한다. 상기 예비패턴(20)은 불화수소를 이용하여 제거할 수 있다.
따라서, 상기 에피층(200)은 패턴(300)을 포함하도록 구비될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 베이스 기판; 및
    상기 베이스 기판 상에 위치하는 에피층을 포함하고,
    상기 에피층은 상기 베이스 기판 상에 배치되는 복수 개의 패턴들을 포함하고,
    상기 복수 개의 패턴들은 서로 이격하여 배치되고,
    상기 복수 개의 패턴들 사이에는 상기 베이스 기판의 상면이 노출되고,
    상기 베이스 기판 및 상기 에피층은 탄화규소(SiC)를 포함하고,
    상기 에피층은 질소(N) 또는 알루미늄(Al)을 포함하는 도펀트를 포함하는 에피텍셜 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 패턴은 격자패턴인 에피텍셜 기판.
  4. 삭제
  5. 베이스 기판 상에 패턴막을 형성하는 단계;
    상기 패턴막을 패터닝하여 예비패턴을 형성하는 단계;
    상기 베이스 기판 상에 에피층을 형성하는 단계; 및
    상기 예비패턴을 제거하는 단계를 포함하고,
    상기 에피층은 상기 베이스 기판 상에 배치되는 복수 개의 패턴들을 포함하고,
    상기 복수 개의 패턴들은 서로 이격하여 배치되고,
    상기 복수 개의 패턴들 사이에는 상기 베이스 기판의 상면이 노출되고,
    상기 베이스 기판 및 상기 에피층은 탄화규소(SiC)를 포함하고,
    상기 에피층은 질소(N) 또는 알루미늄(Al)을 포함하는 도펀트를 포함하는 에피텍셜 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 예비패턴은 상기 베이스 기판의 상면을 노출하는 에피텍셜 기판의 제조 방법.
  7. 제5항에 있어서,
    상기 예비패턴은 격자패턴인 에피텍셜 기판의 제조 방법.
  8. 제5항에 있어서,
    상기 패턴막은 실리콘을 포함하는 에피텍셜 기판의 제조 방법.
  9. 제6항에 있어서,
    상기 패턴막은 실리콘 산화물 또는 실리콘 질화물을 포함하는 에피텍셜 기판의 제조 방법.
  10. 제5항에 있어서,
    상기 예비패턴의 선폭은 10 um 이상인 에피텍셜 기판의 제조 방법.
  11. 제5항에 있어서,
    상기 예비패턴의 두께는 200 nm 내지 10 um 인 에피텍셜 기판의 제조 방법.
  12. 제5항에 있어서,
    상기 에피층은 상기 예비패턴 사이에 노출된 상기 베이스 기판 면에만 형성되는 에피텍셜 기판의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676828B1 (ko) * 2005-12-29 2007-02-01 주식회사 실트론 서로 다른 게르마늄 함유량을 갖는 반도체 에피층 패턴들의평탄화 방법
JP2009188117A (ja) * 2008-02-05 2009-08-20 Kwansei Gakuin 表面改質単結晶ＳｉＣ基板、エピ成長層付き単結晶ＳｉＣ基板、半導体チップ、単結晶ＳｉＣ成長用種基板及び単結晶成長層付き多結晶ＳｉＣ基板の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106573A (ko) * 2004-05-04 2005-11-10 삼성전자주식회사 선택적 에피택셜 성장법을 이용한 반도체 소자의 소자분리 방법
KR100951740B1 (ko) * 2007-12-21 2010-04-08 주식회사 동부하이텍 반도체 소자의 제조 방법
KR101146819B1 (ko) * 2008-09-23 2012-05-21 일진머티리얼즈 주식회사 단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자, 및 이의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676828B1 (ko) * 2005-12-29 2007-02-01 주식회사 실트론 서로 다른 게르마늄 함유량을 갖는 반도체 에피층 패턴들의평탄화 방법
JP2009188117A (ja) * 2008-02-05 2009-08-20 Kwansei Gakuin 表面改質単結晶ＳｉＣ基板、エピ成長層付き単結晶ＳｉＣ基板、半導体チップ、単結晶ＳｉＣ成長用種基板及び単結晶成長層付き多結晶ＳｉＣ基板の製造方法

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