KR101373403B1 - 실리콘 기판상에 ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판 - Google Patents

실리콘 기판상에 ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판 Download PDF

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Abstract

본 발명의 실리콘 기판상에 질화계 에피층이 성장된 반도체 기판은, 상기 실리콘 기판상에 고농도 불순물을 주입한 실리콘저메니움계 물질로 형성된 실리콘저메니움(SiGe) 에피층과; 상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 물질로 형성된 질화계 에피층을 포함하는 점에 그 특징이 있다.
본 발명에 따르면, 3족 질화계 에피층을 실리콘 기판에 고농도로 도핑된 실리콘저메니움계 인터레이터층을 통해 직접함으로써 우수한 열전도 특성을 제공하여 고전력에서 열적 안정성을 제공하고, 대면적으로 생산성을 높이며, 실리콘 기반의 고성능 소자와 집적화하여 새로운 소자를 제조할 수 있도록 제공할 수 있다.

Description

실리콘 기판상에 Ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판{Growth Method of Ⅲ-Nitride-based Epi on Si Substrates and the semiconductor Substrates}
본 발명은 실리콘 기판상에 Ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판에 관한 것으로, 특히 Ⅲ-질화계 에피층을 실리콘 기판에 고농도로 도핑된 실리콘저메니움으로 형성된 인터레이터층을 통해 직접함으로써 우수한 열전도 특성을 제공하여 고전력에서 열적 안정성을 제공하고, 대면적으로 생산성을 높이며, 실리콘 기반의 고성능 소자와 집적화하여 새로운 소자를 제조할 수 있도록 제공하는 실리콘 기판상에 Ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판에 관한 것이다.
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최근에는 전력반도체 소자에서도 실리콘반도체가 제공하는 고속 동작과 내전압 특성의 한계를 동시에 확대하는 방안 대한 대처가 매우 필요하다. 이와 같이 근래에 FET 소자에 대한 제품개발이 용이해졌음에도 불구하고 동작속도, 소비전력, over-voltage, 신뢰성, 전력구동 측면에서 소자의 성능은 아직도 많은 발전이 요구된다.
그리하여 고내열 고내전압 특성을 갖는 GaN과 같은 III-Nitride계의 반도체를 이용한 고전력 고전압 소자에 대한 기술이 주목되고 있다. 그러나 아직도 소자의 장기적 신뢰성 측면에서 실리콘을 위주로 하는 전력반도체의 역할이 요구된다. 즉, 고속-고전압 특성이 우수한 GaN 기반의 FET에 있어서 정전기 및 열적-전기적 불안정성을 해소시키는데 실리콘 기반의 장점을 활용할 수 있다.
상술한 바와 같이 GaN 기반 소자를 실리콘 기판에 올려서 실리콘 소자와 집적화하여 막대한 성능향상, 생산성향상, 신뢰성 확보와 같은 효과를 거둘 수 있다. 그러나 이를 위해서는 우수한 결정질의 III-Nitride계 에피층을 실리콘 기판위에 형성해야 한다.
종래의 기술에서 이용하는 기판으로는 Si, sapphire, ZnO, SiC가 대부분이며, 고농도로 도핑된 SiGe계 에피층을 interlayer로 이용하는 사례나 특허는 없다. 그리하여 아직도 대부분의 경우 GaN 기반 III-Nitride계반도체 소자의 문제점을 내포하고 있어서, 신뢰성이 문제가 되며, 열적이고 전기적인 성능을 개선하는 신소자 구조와 제작기술에 대한 개발이 중요한 기술적 이슈이다.
이러한 두꺼운 절연성 사파이어 및 실리콘 카바이드 기판들 이외에, 투명한 전도성 아연산화물(ZnO)은 질화물계 반도체와의 작은 격자상수(Lattice Constant), 좋은 전기 및 열전도성(Electrical and Thermal Conductivities), 우수한 빛투과성(Light Transmittance), 및 저비용(Cheap Cost)으로 인해서 차세대 질화물계 발광소자의 기판으로 각광받고 있다. 하지만, 결정적으로 이러한 투명 전도성 아연산화물 (ZnO-based Oxides)계는 600도 이상의 고온과 10의 -3승 Torr 이상의 고진공에서 표면 불안정성으로 인해서 물질분해가 쉽게 되며, 또한 수소(H2) 또는 암모니아(NH3)와 같은 환원 분위기(Reducing Ambient) 에서 더욱더 활발하게 환원(Reduction)되어 800도 이상의 고온과 환원 분위기에서 단결정 질화물계 반도체를 성장하기는 거의 불가능하다.
또 다른 각광받고 있는 전도성 기판들로서는 실리콘(Si), 실리콘 저매니움(SiGe), 및 갈륨 아세나이드(GaAs) 물질계이다. 이들 또한 500도 이상의 고온에서 이들 기판 내부에 존재하고 있는 전위 슬립계의 이동(Motion of Dislocation Slip System)으로 인해서 물질 변형/분해, 그리고 질화물계 반도체와의 큰 격자상수(Lattice Constant) 및 열팽창 계수(Thermal Expansion Coefficient) 차이로 인해서 양질의 질화물계 박막을 성장하는 것 또한 쉬운 일이 아니다.
따라서, 질화계를 기반으로 하는 소자는 고속동작, 고전압동작, 고전력 동작에 우수하지만 결정결함이 많으며 대면적으로 제작하는데 어려운 문제점이 발생된다.
본 발명이 해결하고자 하는 기술적 과제는 실리콘 기판에 Ⅲ-질화계 에피층을 고농도로 도핑된 실리콘저메니움의 인터레이어층을 형성하여 직접함으로써 우수한 열전도 특성을 제공하여 고전력에서 열적 안정성을 제공하고, 대면적으로 생산성을 높이며, 실리콘 기반의 고성능 소자와 집적화하여 새로운 소자를 제조할 수 있도록 제공하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 반도체 기판 및 그 제조방법을 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법은, 실리콘 기판상에 소정 농도의 불순물을 주입한 실리콘저메니움(SiGe) 에피층을 성장시키는 단계와; 상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 에피층을 성장시키는 단계를 포함하는 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성되는 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 상부와 하부에 각각 캡-실리콘(Cap-Si) 에피층(404) 및 씨드-실리콘(Seed-Si) 에피층을 포함하여 Si/SiGe/Si 구조로 형성되는 점에 그 특징이 있다.
여기서, 상기 캡-실리콘(Cap-Si) 에피층(404) 및 상기 씨드-실리콘(Seed-Si) 에피층사이에 적어도 하나 이상의 Si/SiGe의 초격자층이 형성되는 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn의 조성비는 각각 0-1 사이에서 조절되며, 불순물의 농도는 1019 ~ 5×1021 ㎝-3 조절하여 형성되는 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 RPCVD를 이용하고, DCS 가스, SiH4 가스 또는 GeH4 가스 중 어느 하나를 메인 가스로 이용하고, H2 가스를 밸런스 가스로 이용하여 실리콘(Si) 기판상에 열분해를 통해 증착하는 방식을 통해 성장하는 점에 그 특징이 있다.
여기서, 상기 GeH4 가스 유량을 조절하여 Ge의 혼합비율을 0 ~ 100 %까지 변화시켜 다양한 상의 Si1-X 또는 Si1-XGeX 의 복수의 인터레이어층으로 성장시키는 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 성장 온도 및 유량 압력의 변수를 조절하여 Si1-X 또는 Si1-XGeX 의 복수의 인터레이어층의 두께는 각각 소정의 ㎚ ~ 소정의 ㎛로 형성되는 점에 그 특징이 있다.
여기서, 상기 Ⅲ-질화계 에피층은 GaN, InN, AlN 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성되는 점에 그 특징이 있다.
또한, 본 발명의 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판은, 상기 실리콘 기판상에 형성된 소정 농도 불순물을 주입한 실리콘저메니움(SiGe) 에피층과; 상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 물질로 형성된 질화계 에피층을 포함하는 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성되는 것을 점에 그 특징이 있다.
여기서, 상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn의 조성비는 각각 0-1 사이에서 조절되며, 불순물의 농도는 1019 ~ 5×1021 ㎝-3 조절하여 형성되는 점에 그 특징이 있다.
이상의 본 발명에 따르면, Ⅲ-질화계 에피층을 실리콘 기판에 고농도로 도핑된 실리콘저메니움의 인터레이어층을 통해 직접함으로써 우수한 열전도 특성을 제공하여 고전력에서 열적 안정성을 제공하고, 대면적으로 생산성을 높이며, 실리콘 기반의 고성능 소자와 집적화하여 새로운 소자를 제조할 수 있도록 제공할 수 있다.
도 1은 본 발명에 따른 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판의 구조를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 물질의 물리적 상수를 도시한 도표.
도 3a 내지 도 3f는 본 발명의 제 1 실시 예에 따른 실리콘 기판상에 질화계 에피층 성장 방법에 대한 순서도를 도시한 도면.
도 4는 본 발명의 제 2 실시 예에 따른 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판의 구조를 개략적으로 도시한 도면.
도 5a 내지 도 5d는 상기 도 4의 실리콘 기판상에 질화계 에피층 성장 방법에 대한 순서도를 도시한 도면.
도 6은 본 발명의 제 3 실시 예에 따른 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판의 구조를 개략적으로 도시한 도면.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판의 구조를 개략적으로 도시한 도면이다. 도 1에 도시된 바와 같이, 본 발명의 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판은, 실리콘 기판(Si)(101)과, 상기 실리콘 기판(101)상에 형성된 고농도 불순물을 주입한 실리콘저메니움(SiGe) 에피층(102)과, 상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 물질로 형성된 Ⅲ-질화계 에피층(103)을 포함하여 이루어진다.
상기 실리콘저메니움(SiGe) 에피층(interlayer)(102)은 상기 실리콘 기판상에 고농도 불순물을 주입한 실리콘저메니움(SiGe)계 물질의 Si, C, Ge, Sn 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성한다.
보다 상세하게는, 상기 실리콘저메니움(SiGe) 에피층(102)은 Si, C, Ge, Sn의 조성비는 각각 0-1 사이에서 조절하고, 불순물의 농도는 1019 ~ 5×1021 ㎝-3 조절하여 형성된다.
도 2는 본 발명에 따른 물질의 물리적 상수를 도시한 도표이다. 도 2에 도시된 바와 같이, 각 물질의 물리적 상수를 보면, 상기 실리콘저메니움(SiGe) 에피층(102)은 Ge의 함량에 따라 격자상수와 TEC가 변화하여 GaN계 에피성장에 있어서 인터레이어(interlayer)로 알맞으며, SiGe계 에피층은 녹는 온도가 낮고, Ge 원자의 이동이 원활하여 응력이 인가되면 Si나 GaN계 에피층에 비해 쉽게 완화(relaxation)가 발생한다. 또한, 고농도로 주입된 불순물로 인하여 원자결함이 많고, 원자결합의 에너지가 낮으므로 Si와 GiN계 에피층에서 전달해오는 응력을 빠르게 완화(relaxation)하게 된다. 마찬가지로 SiGe계 에피층의 인터레이어를 사용함으로써 Si와 GaN 계 에피층 사이에서 응력을 완화시킴으로써 웨이퍼가 휘는 현상을 감소시키고, GaN측에 결함발생이 최소화한다.
상기 질화계 에피층(103)은 상기 실리콘저메니움(SiGe) 에피층(102)이 성장된 후, GaN, InN, AlN의 이원계 및 이들 각각을 혼합한 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성된다.
상기 실리콘저메니움(SiGe) 에피층(102)와 상기 질화계 에피층(103)은 필요에 따라 p-type 또는 n-type 불순물을 도핑하여 접합을 형성하거나 물리적 특성을 조절한다.
도 3a 내지 도 3f는 본 발명의 제 1 실시 예에 따른 실리콘 기판상에 질화계 에피층 성장 방법에 대한 순서도를 도시한 도면이다. 도 3a에 도시된 바와 같이, 먼저 실리콘 기판(101)상에 고농도의 불순물을 주입한 실리콘저메니움(SiGe) 에피층(102)을 성장시킨다. 상기 실리콘저메니움(SiGe) 에피층(102)은 Si, C, Ge, Sn 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성된다. 여기서, 상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn의 조성비는 각각 0-1 사이에서 조절되며, 불순물의 농도는 1019 ~ 5×1021 ㎝-3 조절하여 형성된다.
보다 구체적으로, 상기 실리콘저메니움(SiGe) 에피층(102)은 RPCVD를 이용하고, DCS 가스, SiH4 가스 또는 GeH4 가스 중 어느 하나를 메인 가스로 이용하고, H2 가스를 밸런스 가스로 이용하여 실리콘(Si) 기판상에 열분해를 통해 증착하는 방식을 통해 성장하게 된다. 이때, 상기 GeH4 가스 유량을 조절하여 Ge의 혼합비율을 0 ~ 100 %까지 변화시켜 다양한 상의 Si1-X 또는 Si1-XGeX (0<x≤1)의 복수의 인터레이어층을 성장시킨다.
그리고, 상기 실리콘저메니움(SiGe) 에피층(102)은 성장 온도 및 유량 압력의 변수를 조절하여 Si1-X 또는 Si1-XGeX (0<x≤1) 복수의 인터레이어층의 각각의 두께를 소정의 ㎚ ~ 소정의 ㎛로 형성하게 된다.
상기 실리콘저메니움(SiGe) 에피층(102)은 Ge의 함량에 따라 격자상수와 TEC가 변화하여 GaN계 에피성장에 있어서 인터레이어(interlayer)로 알맞으며, SiGe계 에피층은 녹는 온도가 낮고, Ge 원자의 이동이 원활하여 응력이 인가되면 Si나 GaN계 에피층에 비해 쉽게 완화(relaxation)가 발생한다. 또한, 고농도로 주입된 불순물로 인하여 원자결함이 많고, 원자결합의 에너지가 낮으므로 Si와 GiN계 에피층에서 전달해오는 응력을 빠르게 완화(relaxation)하게 된다. 마찬가지로 SiGe계 에피층의 인터레이어를 사용함으로써 Si와 GaN 계 에피층 사이에서 응력을 완화시킴으로써 웨이퍼가 휘는 현상을 감소시키고, GaN측에 결함발생이 최소화한다.
상기 실리콘저메니움(SiGe) 에피층(102)상에 Ⅲ-질화계 에피층을 성장시킨다. 상기 Ⅲ-질화계 에피층(103)은 GaN, InN, AlN 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성된다.
보다 구체적으로, 상기 Ⅲ-질화계 에피층(epilayer)(103)을 성장시키는 방법으로는 크게 VPE(Vapor Phase Epitaxial growth), LPE(Liquid Phase Epita xial growth), 및 SPE(Solid Phase Epitaxial growth)를 들 수 있다. 여기서, VPE는 반응가스를 기판 위로 흘리면서 열에 의한 분해와 반응을 통해 기판위에 결정을 성장시키는 것으로서 반응가스의 원료형태에 따라 수소화물 VPE(hydride VPE, HVPE), 할로겐화물 VPE (halide VPE), 유기금속 VPE(metal organic VPE, MOVPE) 등으로 분류할 수 있다. 본 발명은 이 중에서 HVPE (hydride VPE)방법을 사용한다.
즉, 상기 실리콘저메니움(SiGe) 에피층(102)이 성장된 실리콘 기판(101)을 HVPE 반응기 안으로 장입 시킨 후에 상기 반응기 안으로 GaCl x 기체와 NH 3 기체를 흘려보내고 실리콘 기판(101)의 온도를 400 내지 600 ℃ 로 유지한다. 그러면, GaCl x 기체와 NH 3 기체가 서로 반응하여 GaN 씨앗층이 형성된 다음에 GaN 나노막대가 기판상에 저절로 형성된다.
또한, 상기 실리콘저메니움(SiGe) 에피층(102)과 Ⅲ-질화계 에피층(103)은 필요에 따라 p-type 또는 n-type 불순물을 도핑하여 접합을 형성하거나 물리적 특성을 조절한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 실리콘저메니움(SiGe) 에피층(102) 및 Ⅲ-질화계 에피층(103)이 성장된 기판을 활용하기 위해 리프트-오프( lift-off)를 진행하여 III-Nitride계 에피층의 초박막을 형성하기 위한 과정을 진행하기 위해 마스크를 상기 Ⅲ-질화계 에피층(103)상에 포토리소그래피를 이용하여 식각을 위한 패턴을 제작하여 마스크를 형성한다. 여기서, 포토리소그래피는 통상적인 공정기술로 사용한다. 식각에 이용하는 마스크는 포토레지스트, 산화막, 실리콘-질화막을 독립적으로 또는 복합적으로 사용할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 상기 Ⅲ-질화계 에피층(103)상에 형성된 식각용 마스크를 이용하여 상기 Ⅲ-질화계 에피층(103)을 식각하여 상기 실리콘저메니움(SiGe) 에피층(102)이 노출되도록 한다. 여기서, 상기 Ⅲ-질화계 에피층(103)의 식각에는 HCl, BCl3, Cl2의 가스를 주로 이용하며, MIE(Magnetic Enhanced Plasma Ion Etching) 방식이나 ICP(Inductive Coupled Plasma) 방식의 식각장치에서 반응성 플라즈마로 식각한다.
그리고, 도 3d에 도시된 바와 같이, 상기 Ⅲ-질화계 에피층(103)을 식각하여 노출된 실리콘 저메니움(SiGe) 에피층(102)도 식각하여 제거되도록 한다. 여기서, 습식 식각으로 실리콘 저메니움(SiGe) 에피층(102)이 선택적으로 식각되어 평면 방향으로 제거되는 모양을 보여준다. 실리콘 저메니움(SiGe) 에피층(102)의 식각에는 KOH, H2O2, NH4OH의 화학용액을 위주로 습식 식각한다. 실리콘과 SiGe 사이의 습식식각의 비를 10~40배로 하여 실리콘 저메니움(SiGe) 에피층(102)을 선택적으로 식각한다. 이러한 Si 기판(101)과 실리콘 저메니움(SiGe) 에피층(102)의 사이에 선택적 식각에 대해서는 일반적으로 알려진 습식식각에 대한 공정을 활용한다.
그리고, 도 3e에 도시된 바와 같이, 실리콘 저메니움(SiGe) 에피층(102)이 완전히 제거되어 초박막 Ⅲ-질화계 에피층(103)이 분리되어 리프트-오프(lift-off) 된다. 이러한 Ⅲ-질화계 에피층(103)의 기판을 소자 형성에 다양하게 활용할 수 있게 된다.
이어서, 도 3f에 도시된 바와 같이, 남은 실리콘 기판(101) 부분은 재활용하여 반복적으로 사용할 수 있게 된다.

도 4는 본 발명의 제 2 실시 예에 따른 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판의 구조를 개략적으로 도시한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판은, 실리콘 기판(Si)(401)과, 상기 실리콘 기판(401)상에 Si/SiGe/Si 구조로 형성된 실리콘저메니움(SiGe) 에피층(402,403,404)과, 상기 실리콘저메니움(SiGe) 에피층(402,403,404)상에 3족 질화계 물질로 형성된 Ⅲ-질화계 에피층(405)을 포함하여 이루어진다.
삭제
상기 Si/SiGe/Si 구조의 실리콘저메니움(SiGe) 에피층(402,403,404)은 상기 실리콘저메니움(SiGe) 에피층(403)의 상부와 하부에 각각 캡-실리콘(Cap-Si) 에피층(404)과 씨드-실리콘(Seed-Si) 에피층(402)을 위치한 샌드위치 구조를 보여준다. 여기에서도 실리콘저메니움(SiGe) 에피층(403)에서 Si, C, Ge 및 Sn의 조성비는 각각 0~1 사이에서 조절되며, 불순물의 농도를 1019~5x2021 cm-3의 고농도로 도핑한 수준으로 조절하여 이용한다. 특별히 Cap-Si층(404)은 III-Nitride계 반도체 층을 리프트-오프(lift-off) 할 때, 하부에 실리콘 박막이 잔류하는 구조이다. III-Nitride계 반도체의 하부에 실리콘 반도체가 존재하여 기계적인 강도를 높게 유지하거나 실리콘 에피층의 높은 전도성과 저저항 오믹접합이 잘되는 장점을 활용할 수 있다.
도 5a 내지 도 5d는 상기 도 4의 실리콘 기판상에 질화계 에피층 성장 방법에 대한 순서도를 도시한 도면이다. 도 5a 내지 도 5d에 도시된 바와 같이, Si/SiGe/Si 구조를 갖는 실리콘저메니움(SiGe) 에피층(402,403,404)을 Ⅲ-질화계 에피층(405)과 실리콘(Si) 기판(401)의 사이에 인터레이어층(interlayer)으로 활용한 구조를 리프트-오프(lift-off) 함으로써 질화(GaN)계 에피층의 초박막을 형성하는 일 예를 도시하고 있다.
먼저, 도 5a에 도시된 바와 같이, 실리콘 기판(401)에 Si/SiGe/Si 구조의 실리콘저메니움(SiGe) 에피층(402,403,404)을 성장하고 이어서 Ⅲ-질화계 에피층(405)을 형성하게 된다.
그리고, 도 5b에 도시된 바와 같이, 상기 Si/SiGe/Si 구조의 실리콘저메니움(SiGe) 에피층(402,403,404)에서 선택적인 식각을 통하여 SiGe 에피층(403)이 제거된다. 이는 상기 도 3d와 마찬가지로 동일한 습식식각을 이용하여 선택적 식각비가 최대가 되는 조건에서 공정한다.
그 다음, 도 5c에 도시된 바와 같이, 상기 SiGe 에피층(403)이 완전히 제거되어 III-질화계 초박막 에피층(405)을 리프트-오프(lift-off)하여 분리된다. 이때 III-질화계 에피층(405) 아래에는 실리콘(Si) 박막(404)이 잔류하게 되므로 이를 소자의 제작에 활용할 수 있다. III-질화계 에피층(405)의 하단에 잔류하는 실리콘층(404)은 III-질화계 에피층(405)의 기계적 강도를 높게 유지하거나 또는 고농도로 도핑되어 전기적 전도도를 높이거나 또는 오믹접합 저항을 낮게 하는데 매우 유용하다.
이어서, 도 5d에 도시된 바와 같이, 상기 리프트-오프된 실리콘 기판(401, 402)은 재활용하여 반복적으로 사용할 수 있게 된다. 여기서, 씨드-실리콘(Seed-Si)층(402)의 두께를 조절함으로써 재사용하는 실리콘 기판의 두께를 항시 일정한 수준으로 조절하여 공정의 재현성을 높일 수 있다. 이는 도 3f와 마찬가지로 실리콘 기판을 재사용하여 제조단가를 낮춤으로써 경제성을 높인다.
도 6은 본 발명의 제 3 실시 예에 따른 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판의 구조를 개략적으로 도시한 도면이다. 도 6에 도시된 바와 같이, 본 발명의 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판은, 실리콘 기판(Si)(401)과, 상기 실리콘 기판(601)상에 Si/SiGe 초격자층 구조로 형성된 실리콘저메니움(SiGe) 에피층(602)과, 상기 실리콘저메니움(SiGe) 에피층(602)상에 3족 질화계 물질로 형성된 Ⅲ-질화계 에피층(603)을 포함하여 이루어진다.
즉, Si/SiGe의 초격자층(622, 623)을 실리콘 저메니움(SiGe) 에피층으로 사용하여 질화계 에피층(603)과 실리콘(Si) 기판(603)의 사이에 인터레이어(interlayer)(602)로 활용한 구조를 보여준다. 여기서, 상기 Si/SiGe 초격자층(622,623)은 격자불일차나 열팽창계수의 불일치로 인한 응력이 발생되는 현상을 최대한 억제하는데 바람직하다. 즉, 응력이 초격자층으로 집중되어 릴렉션(relaxation)이 초격자층을 통하여 일어난다. 또한, 초격자층의 계면에서 압축응력과 인장응력이 교차하여 릴렉션이 일어나는 동안에 미스핏(misfit) 전위가 주로 발생되고 전파되도록 한다. 따라서 전위가 상층의 III-질화(Nitride)계 에피층(603)으로 전파되는 쓰레딩(threading) 전위의 발생을 억제하여 III-질화(Nitride)계 에피층의 결정품질을 높게 유지한다. 이렇게 결함의 발생 및 전파 현상을 제어하여 SiGe 초격자에 집속함으로써 III-질화(Nitride)계 에피층의 품질을 높일 수 있다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
<도면의 상세한 설명에 대한 부호의 설명>
101, 401, 601 --- 실리콘 기판
102, 403, 602 --- 실리콘저메니움(SiGe) 에피층
103, 405, 603 --- III-질화계 에피층
402, 621 --- 씨드-실리콘(Seed-Si)층
404, 624 --- 캡-실리콘(Cap-Si) 에피층
622, 623 --- Si/SiGe 초격자층

Claims (12)

  1. 실리콘 기판상에 소정 농도의 불순물을 주입한 실리콘저메니움(SiGe) 에피층을 성장시키는 단계와;
    상기 실리콘저메니움(SiGe) 에피층상에 Ⅲ-질화계 에피층을 성장시키는 단계를 포함하고,
    상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 실리콘저메니움(SiGe) 에피층은 상부와 하부에 각각 캡-실리콘(Cap-Si) 에피층(404) 및 씨드-실리콘(Seed-Si) 에피층을 포함하여 Si/SiGe/Si 구조로 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  4. 제 3항에 있어서,
    상기 캡-실리콘(Cap-Si) 에피층(404) 및 상기 씨드-실리콘(Seed-Si) 에피층사이에 적어도 하나 이상의 Si/SiGe의 초격자층이 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  5. 제 1항에 있어서,
    상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge 및 Sn의 조성비는 SiaCbGecSnd, 0<a≤1, 0<b≤1, 0<c≤1, 0<d≤1 이며, 불순물의 농도는 1019 ~ 5×1021 ㎝-3 조절하여 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  6. 제 1항에 있어서,
    상기 실리콘저메니움(SiGe) 에피층은 RPCVD를 이용하고, DCS 가스, SiH4 가스 또는 GeH4 가스 중 어느 하나를 메인 가스로 이용하고, H2 가스를 밸런스 가스로 이용하여 실리콘(Si) 기판상에 열분해를 통해 증착하는 방식을 통해 성장하는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  7. 제 6항에 있어서,
    상기 실리콘저메니움(SiGe) 에피층은 GeH4 가스 유량을 조절하여 Ge의 혼합비율을 0<x<100 %까지 변화시켜 다양한 상의 Si1-XGeX (0<x<1)의 복수의 인터레이어층으로 성장시키는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  8. 삭제
  9. 제 1항에 있어서,
    상기 Ⅲ-질화계 에피층은 GaN, InN, AlN 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층 성장 방법.
  10. 실리콘 기판과;
    상기 실리콘 기판상에 소정 농도 불순물을 주입한 실리콘저메니움계 물질로 형성된 실리콘저메니움(SiGe) 에피층과;
    상기 실리콘저메니움(SiGe) 에피층상에 3족 질화계 물질로 형성된 질화계 에피층을 포함하고,
    상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge, Sn 및 이들의 삼상(ternery), 사상(quaternary) 화합물층으로 단일 또는 다수의 에피층을 샌드위치 형상의 복합층으로 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판.
  11. 삭제
  12. 제 10항에 있어서,
    상기 실리콘저메니움(SiGe) 에피층은 Si, C, Ge 및 Sn의 조성비는 SiaCbGecSnd, 0<a≤1, 0<b≤1, 0<c≤1, 0<d≤1 이며, 불순물의 농도는 1019 ~ 5×1021 ㎝-3 조절하여 형성되는 것을 특징으로 하는 실리콘 기판상에 Ⅲ-질화계 에피층이 성장된 반도체 기판.
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