JP2014229900A - Ｉｉｉ−ｖ族デバイスおよびその製造方法 - Google Patents

Ｉｉｉ−ｖ族デバイスおよびその製造方法 Download PDF

Info

Publication number
JP2014229900A
JP2014229900A JP2014098017A JP2014098017A JP2014229900A JP 2014229900 A JP2014229900 A JP 2014229900A JP 2014098017 A JP2014098017 A JP 2014098017A JP 2014098017 A JP2014098017 A JP 2014098017A JP 2014229900 A JP2014229900 A JP 2014229900A
Authority
JP
Japan
Prior art keywords
iii
layer
group
compound
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014098017A
Other languages
English (en)
Other versions
JP6322044B2 (ja
JP2014229900A5 (ja
Inventor
クレマン・メルクラン
Clement Merckling
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2014229900A publication Critical patent/JP2014229900A/ja
Publication of JP2014229900A5 publication Critical patent/JP2014229900A5/ja
Application granted granted Critical
Publication of JP6322044B2 publication Critical patent/JP6322044B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02549—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】狭いトレンチ内に高品質の結晶性ＩＩＩ−Ｖ族材料を形成する。【解決手段】本発明は、ＩＩＩ−Ｖ族デバイスを製造する方法に関する。該方法は、少なくとも凹部エリアを含む半導体基板を用意するステップと、凹部エリアにある半導体基板の上に位置するバッファ層を形成するステップとを含む。バッファ層は、キャリアガスの存在下でＩＩＩ族前駆体およびＶ族前駆体からの選択エピタキシャル成長によって第１成長温度で形成された二元ＩＩＩ−Ｖ族化合物を含む。第１成長温度は、ＩＩＩ族前駆体およびＶ族前駆体の各々のクラッキング温度と等しいか、それより僅かに高い。【選択図】図３

Description

本発明は、ＩＶ族半導体基板の上にあるＩＩＩ−Ｖ族半導体デバイスに関する。さらに、本発明は、ＩＶ族半導体基板の上にＩＩＩ−Ｖ族半導体デバイスを製造する方法に関する。
種々の電子デバイスおよび光電デバイスが、薄膜状の緩和した格子定数のＩＩＩ−Ｖ族半導体をシリコン（Ｓｉ）基板上に成長することによって、実現できる。ＩＩＩ−Ｖ族材料の性能の長所を達成できる表面層が、極めて高い移動度材料、例えば、これに限定されないが、インジウムアンチモン（ＩｎＳｂ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）などから製造されたＣＭＯＳおよび量子井戸（ＱＷ）トランジスタなど、種々の高性能電子デバイスを受け入れることができる。光デバイス、例えば、レーザ、検出器および太陽電池なども、種々の他の直接バンドギャップ材料、例えば、これに限定されないが、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）などから製造できる。これらのデバイスは、これらを従来のシリコンデバイスとともに同じ基板上に集積化することによって、さらに改善できる。
これらの長所にも関わらず、シリコン基板上でのＩＩＩ−Ｖ族の成長は、多くの挑戦を提示する。ＩＩＩ−Ｖ族半導体エピタキシャル層とシリコン半導体基板との間の格子不整合、極性／無極性不整合、熱的不整合によって、結晶欠陥が発生する。多くの欠陥、特に、転位および双晶を通る欠陥が、ＩＩＩ−Ｖ族半導体デバイスが製造される「デバイス層」の中に伝搬する傾向がある。一般に、欠陥発生の重大さが、ＩＩＩ−Ｖ族半導体とシリコン基板との間の格子不整合の量と相互に関連している。
種々のバッファ層が、シリコン基板とＩＩＩ−Ｖ族デバイス層との間の格子不整合によって誘起される歪みを軽減する試みで使用されており、これによりデバイス層の有害な欠陥密度を低減している。広いトレンチ（または１００ｎｍより大きい幅を持つトレンチ）内にＩＩＩ−Ｖ族材料を成長させるために、実行可能な手法が開発されている。しかしながら、Ｓｉ基板上のＩＩＩ−Ｖ族デバイスの連続的スケーリングによって要求されるサブ５０ｎｍのトレンチ内に、高品質の結晶性ＩＩＩ−Ｖ族材料を形成することは、未解決の重要な挑戦のままである。
本発明は、ＩＶ族半導体基板の上にＩＩＩ−Ｖ族半導体デバイスを製造する方法に関する。詳細には、本発明は、ＩＩＩ−Ｖ族半導体デバイスとシリコン基板との間に層を形成する方法に関する。
本発明は、ＩＩＩ−Ｖ族デバイスを製造する方法に関する。該方法は、下記のステップを含む。
・少なくとも凹部エリアを含む半導体基板を用意するステップ。
・凹部エリアにある半導体基板の上に位置するバッファ層を形成するステップ。
・バッファ層は、キャリアガスの存在下でＩＩＩ族前駆体およびＶ族前駆体からの選択エピタキシャル成長によって第１成長温度で形成された二元ＩＩＩ−Ｖ族化合物を含む。
・第１成長温度は、ＩＩＩ族前駆体およびＶ族前駆体の各々のクラッキング温度と等しいか、それより僅かに高い。
本発明の異なる実施形態において、該方法は、下記のステップを含む。
・バッファ層を形成した後、前記凹部エリアにスタック層を形成するステップ。各スタック層は、ＩＩＩ−Ｖ族化合物を含む。
・スタック層の各々の成長温度は、第１成長温度より高い。
異なる実施形態において、スタック層は、下記の構成を含む。
・高移動度チャネル層を形成するのに適した第３のＩＩＩ−Ｖ族化合物を含む上部層。
・上部層の下に位置し、バッファ層の上に位置する、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層。
一実施形態において、スタック層およびバッファ層は、有機金属化学気相エピタキシー成長（ＭＯＶＰＥ）によって、好ましくは、その場(in-situ)で選択的に成長される。こうしてバッファ層およびスタック層は、好ましくは、制御された環境下、好ましくは、同じ生産ツールまたは同じ堆積チャンバで形成される。
異なる実施形態において、キャリアガスは、Ｎ２またはＡｒである。
異なる実施形態において、第１のＩＩＩ−Ｖ族二元化合物は、ＩｎＡｓ，ＩｎＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂおよびＩｎＳｂからなるグループから選択される。
さらに、第１のＩＩＩ−Ｖ族二元化合物を形成するために用いられるＩＩＩ族前駆体は、ＴＭＩｎ，ＴＭＧａおよびＴＥＧａからなるグループから選択され、略語は詳細な説明で説明している。
さらに、第１のＩＩＩ−Ｖ族二元化合物を形成するために用いられるＶ族前駆体は、ＴＢＡｓ，ＴＢＰ，ＴＢＢＤＭＡＰ，ＴＭＳｂおよびＴＤＭＡＳｂからなるグループから選択され、略語は詳細な説明で説明している。
特定の実施形態において、第１のＩＩＩ−Ｖ族二元化合物は、ＩｎＡｓまたはＩｎＰであり、第１成長温度は、３５０℃より低いか、これと等しい。
特定の実施形態において、バッファ層の上に位置するスタック層の各々の成長温度は、少なくとも４５０℃である。
異なる実施形態において、トレンチは、５０ｎｍより小さい幅を有する。しかしながら、本発明の方法は、より広いトレンチ、または５０ｎｍより大きい幅を有するトレンチにも上手く適用できる。
第２態様において、本発明は、ＩＶ族半導体基板の上にあるＩＩＩ−Ｖ族半導体デバイスに関する。詳細には、本発明は、下記の構成を備えるＩＩＩ−Ｖ族デバイスを開示する。
・少なくとも凹部エリアを含む半導体基板。
・半導体基板の上に位置し、ＩｎＡｓ，ＩｎＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂおよびＩｎＳｂからなるグループから選択された第１のＩＩＩ−Ｖ族二元化合物を含む、前記凹部エリアにあるバッファ層。第１のＩＩＩ−Ｖ族二元化合物は、高い結晶性であり、Ｘ線回折（ＸＲＤ）によって測定された７００ａｒｃｓｅｃ未満、好ましくは５００ａｒｃｓｅｃ未満の半値全幅（ＦＷＨＭ）を持つロッキングカーブによって特徴付けられる。
異なる実施形態において、スタック層が、前記凹部エリア内の前記バッファ層の上に位置して、これと接触しており、下記の構成を含む。
・高移動度チャネル層を形成するのに適した第３のＩＩＩ−Ｖ族化合物を含む上部層。
・上部層の下に位置し、バッファ層の上に位置する、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層。
一実施形態において、スタックの上部層の第３のＩＩＩ−Ｖ族材料は、ＩｎｘＧａ（１−ｘ）Ａｓ（ｘ＞０．５），ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂおよびＩｎｘＧａ（１−ｘ）Ｓｂ（ｘ＜０．４）からなるグループから選択される。
一実施形態において、スタックの中間層の第２のＩＩＩ−Ｖ族材料は、ＩｎｘＡｌ（１−ｘ）Ａｓ（ｘ＞０．５）およびＩｎｘＡｌ（１−ｘ）Ｓｂ（ｘ＜０．４）からなるグループから選択される。
一実施形態において、本発明のＩＩＩ−Ｖ族デバイスは、バッファ層の下に位置し、これと接触しており、かつ、基板の上に位置し、これと接触しているシード(seed)層をさらに備えてもよい。
好ましくは、シード層は、Ｇｅを含む。特定の実施形態において、シード層は、シリコンよりもＩＩＩ−Ｖ層との格子不整合が少ないＧｅで製作される。
全ての図面が、本開示の幾つかの態様および実施形態を図示することを意図している。記載した図面は、概略的に過ぎず、非限定的である。
Ｓｉ基板上の１５０ｎｍトレンチ（左）および４０ｎｍトレンチ（右）において、３５０℃でＭＯＶＰＥにより成長したＩｎＰの透過型電子顕微鏡写真を示す。 １００ｎｍより大きい幅を有するトレンチ内で、高温でのＩＩＩ−Ｖ族化合物の選択エピタキシャル成長（ＳＥＧ）について提案した成長機構を概略的に示す。 ５０ｎｍより小さい幅を有するトレンチ内で、高温でのＩＩＩ−Ｖ族化合物の選択エピタキシャル成長（ＳＥＧ）について提案した成長機構を概略的に示す。 ５０ｎｍより小さい幅を持つトレンチ内で、低温でのＩＩＩ−Ｖ族化合物の選択エピタキシャル成長（ＳＥＧ）について提案した成長機構を概略的に示す。 図４（ａ）高温および図４（ｂ）低温で、狭いトレンチ内で成長したＩｎＡｓバッファ層の原子間力顕微鏡（ＡＦＭ）写真およびライン像を示す。 （１）高温および（２）低温で、４０ｎｍ幅のトレンチ内で成長したＩｎＡｓバッファ層のラインプロファイルスキャンをトレンチ長の関数として示す。 本開示の方法を用いてトレンチ内で成長したＩｎＰのＴＥＭ写真を示すもので、図６（ａ）は８０ｎｍのトレンチ幅、図６（ｂ）は４０ｎｍのトレンチ幅である。 本開示の方法を用いて狭いトレンチ内で成長したＩｎＰについて、ＸＲＤで測定した（００４）ＩｎＰピークの半値全幅（ＦＷＨＭ）を示す。 低温バッファ層がＩｎＡｓである本開示の特定の実施形態に係る集積化機構を示す。
本発明は、シリコン基板の上にＩＩＩ−Ｖ族半導体デバイスを集積化することに関する。詳細には、本発明は、ＩＩＩ−Ｖ族半導体デバイスとシリコン基板との間の界面における層に関する。
さらに本発明は、半導体基板の上の狭いトレンチ内に、改善した結晶性を有するＩＩＩ−Ｖ族材料を形成するための方法に関する。さらに本発明は、改善した結晶性を持つ前記ＩＩＩ−Ｖ族材料の上に位置し、チャネル層を有するＩＩＩ−Ｖ族デバイスを形成する方法に関する。
本開示は、特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されない。記載した図面は、概略的に過ぎず、非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に対応していない。
さらに、説明での用語「第１」「第２」などは、類似の要素を区別するために使用しており、必ずしも時間的、空間的、ランキングまたは他の手法での順番を記述するためではない。ここで使用した用語は、適切な状況下で交換可能であり、ここで説明した本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。
さらに、説明での用語「上(top)」、「下(under)等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
ここで提供した説明では、多数の具体的な詳細を説明している。しかしながら、本発明の実施形態は、これらの具体的な詳細なしで実施してもよいことは理解されよう。別の例では、本説明の理解を曖昧にしないために、周知の方法、構造、および技法は詳細には示していない。
ここで、特定の化学名または化学式が与えられた場合、該材料は、化学名によって識別される化学量論的に正確な式の非化学量論的な変動を含んでもよい。式中の元素の近くの数の添字の喪失が、化学量論的に数字（１）を意味する。本目的では、正確な化学量論的な数の＋／−２０％の範囲内の変動が化学名または化学式に含まれる。代数的な添字が与えられた場合、約＋／−２０％の範囲内の変動が各添字の値に対して相対的に含まれる。こうした変動した値の合計は必ずしも整数にならず、この逸脱は想定される。こうした変動は、プロセス条件の意図した選択および制御、あるいは意図しないプロセス変動に起因して生ずることがある。
本開示において、用語「ＩＩＩ−Ｖ族化合物」または「ＩＩＩ−Ｖ族材料」は、元素周期表のＩＩＩ族からの少なくとも１つの元素と、元素周期表のＶ族からの少なくとも１つの元素とを含む半導体材料を表す。典型的には、ＩＩＩ−Ｖ族化合物半導体は、ＩＩＩ／Ｖ元素を含む二元、三元または四元の合金である。本発明で使用できるＩＩＩ−Ｖ族化合物半導体の例が、これに限定されないが、ＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＡＩＡｓ，ＩｎＡｌＡｓＳｂ，ＩｎＡｌＡｓＰおよびＩｎＧａＡｓＰの合金を含む。
本発明において、用語「バンドギャップ」は、価電子帯の上部と伝導帯の下部との間のエネルギー差を参照する。一般に、ワイドバンドギャップ（ＷＢＧ）半導体は、１ｅＶより大きい、好ましくは、２ｅＶより大きい電子バンドギャップを持つ半導体材料である。一般に、ナローバンドギャップ（ＮＢＧ）半導体は、１ｅＶより小さい、好ましくは、０．６ｅＶより小さい電子バンドギャップを持つ半導体材料である。しかしながら、上述した絶対範囲は参考のためだけであり、本発明において、デバイスの良好な作動を決定するのは、バンドギャップの実際の絶対値ではなく、むしろＷＢＧとＮＢＧとの間の相対的な差である。
本発明において、用語「半導体」は、約１０５Ω・ｃｍの抵抗率（例えば、真性Ｓｉは約２４０ｋΩ・ｃｍの抵抗率）を持つ材料を表し、一方、「半絶縁体」は、約１０９Ω・ｃｍのより高い抵抗率の値を持つ材料を表す。
第１態様において、本発明は、下記のステップを含むＩＩＩ−Ｖ族デバイスを製造する方法を開示する。
・少なくとも凹部エリアを含む半導体基板を用意するステップ。
・凹部エリアにある半導体基板の上に位置するバッファ層を形成するステップ。
・バッファ層は、キャリアガスの存在下でＩＩＩ族前駆体およびＶ族前駆体からの選択エピタキシャル成長によって第１成長温度で形成された二元ＩＩＩ−Ｖ族化合物を含む。
・第１成長温度は、ＩＩＩ族前駆体およびＶ族前駆体の各々のクラッキング温度と等しいか、それより僅かに高い。
本開示の実施形態において、半導体基板が、ＩＶ元素（例えば、シリコン、ゲルマニウム、錫）、またはＩＶ元素もしくはＩＩＩ−Ｖ族化合物の合金で製作された半導体材料を含む任意の基板である。異なる実施形態において、半導体基板は、任意の直径のシリコンウエハ、シリコン・オン・インシュレータ（ＳＯＩ）基板、またはゲルマニウム・オン・インシュレータ（ＧｅＯＩ）基板とすることができる。さらに、半導体基板は、例えば、石英、グラス、ＩＩＩ−窒化物スタック層など、半導体製造と適合した追加の層または材料を含んでもよい。特定の例において、半導体基板は、（００１）配向を持つシリコンで製作された上面を有する。
凹部エリアの断面は、平坦形状、丸い形状または、好ましくはＶ字形状を有する。本開示の特定の実施形態において、半導体基板での前記凹部エリアは、前記半導体基板上のＳＴＩ（シャロー・トレンチ・アイソレーション）パターンの能動領域から半導体基板を除去することによって形成されるトレンチである。本開示の方法は、狭いトレンチ、例えば、５０ｎｍより小さい幅を有するトレンチにとって、特に好都合である。こうした狭いトレンチにおいて、既知の方法は、良くない結果、即ち、劣った結晶性、トレンチを充填する非平坦なＩＩＩ−Ｖ族材料を生じさせる。本開示の方法は、これに限定されないが、大きなトレンチ、例えば、５０ｎｍより大きい、または１００ｎｍより大きい幅を有するトレンチに上手く適用できることから、狭いトレンチについてこの問題を解決する。
狭いトレンチ内のＭＯＶＰＥ成長を含む従来の方法の限界を説明するために、我々自身の比較結果を図１に示す。この写真は、キャリアガスとしてＨ２を用いてトリブチルホスフィン（ＴＢＰ）およびトリメチルインジウム（ＴＭＩｎ）から４２０℃で選択エピタキシャルプロセスによって成長したＩｎＰ層についての断面ＴＥＭを示す。図１は、左側に１５０ｎｍトレンチ内で成長したＩｎＰを示し、右側に４０ｎｍトレンチ内で成長したＩｎＰを示す。
ＭＯＶＰＥにおいて、超純粋ガスが反応器内に注入され、精密に投与されて、極めて薄い原子層を半導体ウエハの上に堆積する。必要な化学元素を含む有機化合物または有機金属および水素化物の表面反応が、材料および化合物半導体の結晶成長またはエピタキシーのための条件を生成する。伝統的なシリコン半導体とは異なり、これらの半導体は、ＩＩＩ族元素とＶ族元素、ＩＩ族元素とＶＩ族元素、ＩＶ族元素または、ＩＶ族元素、Ｖ族元素およびＶＩ族元素の組合せを含んでもよい。例えば、第１ステップにおいてトリメチルインジウム（（ＣＨ３）３Ｉｎ）およびホスフィン（ＰＨ３）を導入することによって、リン化インジウムが、加熱された基板上に反応器内で成長できる。加熱された有機前駆体分子は、熱分解として知られ、酸素プロセスの不在において分解する。熱分解は、第２ステップにおいて原子を基板表面に残す。原子は基板表面と結合し、新しい結晶層が最後のステップで成長する。このエピタキシャル層の形成は基板表面で生ずる。
分解温度またはクラッキング温度とも称される必要な熱分解温度は、前駆体の化学結合強度の増加とともに増加する。
観察できるように、１５０ｎｍトレンチについては、平坦なプロファイルを持つ良好な品質のＩｎＰが成長した。４０ｎｍトレンチでは、ＩｎＰ層は、貧弱な結晶性および制御不能のファセット形成を示す。狭いトレンチでのＩｎＰの多欠陥成長は、不均一なヘテロエピタキシーを導き、その上に成長するＩＩＩ−Ｖスタック層にまで伝搬する。この多欠陥密度は、溝の過成長の後に適用される化学機械研磨（ＣＭＰ）工程によって解消できない。我々は、驚異なことに、狭いトレンチでのＩＩＩ−Ｖ族材料の貧弱な結晶性が、成長プロセスの第１段階に割り当て可能であることを見出した。従来の成長プロセスは、クラッキング温度よりかなり高い温度（クラッキング温度より１００℃以上高い）で生じており、高温成長とも称される。理論に縛られることは意図していないが、提案することは、広いトレンチ内の高温成長が、高密度のアイランド形成によって特徴付けられる核生成(nucleation)段階に分割できることであり、これに続いて合体段階、３Ｄ成長段階、最後に２Ｄ（平面）成長段階が生じ、これにより、図２ａに示すように、良好な結晶性および平坦な表面を持つＩＩＩ−Ｖ族材料が得られる。
図２ｂは、提案したように、小さいトレンチ内の成長プロセスの段階を示しており、従来の成長プロセス（または高温成長とも称する）を用いて得られるＩＩＩ−Ｖ族材料の貧弱な結晶性を説明する。理論に縛られることは意図していないが、狭いトレンチでの高温成長プロセスは、低密度のアイランド形成によって特徴付けられるアイランド成長段階に分割でき、これに続いてアイランド成長、合体、続いて３Ｄ成長段階が生ずる。トレンチは、２Ｄ段階に到達する前に充填され、非平坦で貧弱な品質のＩＩＩ−Ｖ族材料をもたらす。
本発明の方法において、半導体基板上で低温でのバッファ層の成長は、アイランドサイズを減少させ、狭いトレンチ内でのアイランド成長段階のアイランド密度を増加させる。
本開示において、「高温」と称する場合、前駆体のクラッキング温度よりかなり高い温度、例えば、クラッキング温度より１００℃以上高い温度を意味する。さらに、「低温」と称する場合、前駆体のクラッキング温度と等しいか、これより僅かだけ高い温度、例えば、クラッキング温度より５０℃以下低い温度、好ましくは、クラッキング温度より３０℃以下低い温度、より好ましくは、クラッキング温度より２０℃以下低い温度、を意味する。
バッファ層の成長温度は、使用する前駆体のクラッキング温度の近傍の値に減少させる。さらに、バッファ層の形成のために、低いクラッキング温度の前駆体が選択される。これにより改善した結晶性および平坦な表面を持つＩＩＩ−Ｖ族材料が得られる。改善した結晶性は、ＸＲＤで測定される対応のロッキングカーブから定量化できる。ロッキングカーブは、薄膜およびバルク単結晶での完全性を研究するのに有用な方法である。検出器を予想されるブラッグ反射の中心に固定し、サンプルが独立に回転（または「揺動」）しつつ、回折強度に追従することによって、有益な情報を取得できる。半値全幅強度（ＦＷＨＭ）は、膜内の転位密度およびサンプルの曲率に関連している。
本発明の方法に係る成長プロセスについて可能性ある機構を図３に概略的に示す。核生成段階において、高密度の小さいアイランドが最初に形成され、これに続いて合体段階、３Ｄ成長段階、最後に２Ｄ（平面）成長段階が生じ、高い結晶性で平坦なＩＩＩ−Ｖ族材料を導く。
本発明の異なる実施形態において、本発明の方法は、下記のステップをさらに含む。
・バッファ層を形成した後、前記凹部エリアにスタック層を形成するステップ。各スタック層は、ＩＩＩ−Ｖ族化合物を含む。
・スタック層の各々の成長温度は、第１成長温度より高い。
本開示の実施形態において、スタック層は、複数の層を含み、スタックの各層はＩＩＩ−Ｖ族材料を含んでもよい。
本開示の実施形態において、スタック層は、下記の構成を備えてもよい。
・ＩＩＩ−Ｖ族デバイス（例えば、トランジスタ）のための高移動度チャネル層を形成するのに適した第３のＩＩＩ−Ｖ族化合物を含む上部層。
・高移動度チャネル層の下に位置し、バッファ層の上に位置する、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層。
本開示の特定の実施形態において、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層は、高移動度チャネル層の下に位置し、これと接触しており、かつ、バッファ層の上に位置し、これと接触している。
スタック層およびバッファ層は、ＭＯＶＰＥによって選択的に成長される。好ましくは、層は、同じプロセスチャンバ内(in-situ)で成長し、または同じツール上で異なるプロセスチャンバで成長し、その結果、１つのプロセスチャンバから他のプロセスチャンバへの移送が、制御された環境下で行われる。制御された環境は、基板が曝される環境の圧力および組成に言及する。
本開示の実施形態において、第１のＩＩＩ−Ｖ族化合物の第１成長温度は、３５０℃より低いか、これと等しく、好ましくは、３２５℃より低い。
さらに、第１のＩＩＩ−Ｖ族化合物の第１成長温度は、スタック層のいずれかの成長温度よりかなり低い。特に、第１成長温度は、第２のＩＩＩ−Ｖ族化合物の成長温度および第３のＩＩＩ−Ｖ族化合物の成長温度より低い。
本開示の特定の実施形態において、第２のＩＩＩ−Ｖ族化合物の成長温度および第３のＩＩＩ−Ｖ族化合物の成長温度の両方は、少なくとも４５０℃である。
本開示の両態様の特定の実施形態において、半導体基板は、バッファ層の下に位置し、これと接触しているシード(seed)層をさらに含んでもよい。一例では、こうしたシード層は、ＧｅまたはＧｅＡｓを含み、あるいはＧｅまたはＧｅＡｓからなり、格子不整合の低減を可能にする。
本開示の両態様の異なる実施形態において、トレンチは、５０ｎｍより小さい幅を有する。
本開示の両態様の実施形態において、第１のＩＩＩ−Ｖ族化合物は、キャリアガスの存在下で、ＩＩＩ族元素の前駆体およびＶ族元素の前駆体からＭＯＶＰＥによって形成された二元ＩＩＩ−Ｖ族化合物であり、ここで前駆体の各々が、３５０℃より低いか、これと等しい成長温度で低い有機金属クラッキング効率を有する。好ましくは、キャリアガスは、Ｈ２より重いガスである。特定の例では、キャリアガスはＮ２またはＡｒである。
第１のＩＩＩ−Ｖ族化合物を形成するために用いた前駆体のクラッキング温度と等しいか、それより僅かに高い第１温度でバッファ層の成長を行うこと。第１温度は、クラッキング温度と等しいか、それより僅かに高いため、前駆体による半導体基板の改善された濡れ性が得られ、これにより第１のＩＩＩ−Ｖ族化合物のアイランド合体プロセスを促進する。こうして平坦で高い結晶性のバッファ層が得られる。
本発明の両態様の特定の実施形態において、第１のＩＩＩ−Ｖ族材料は、二元ＩＩＩ−Ｖ族化合物である。より好ましくは、第１のＩＩＩ−Ｖ族材料は、ＩｎＡｓ，ＩｎＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂ，ＩｎＳｂからなるグループから選択される。
ＩＩＩ族元素の前駆体は、トリメチルインジウム（ＴＭＩｎ），トリメチルガリウム（ＴＭＧａ）およびトリエチルガリウム（ＴＥＧａ）からなるグループから選択される。さらに、Ｖ族元素の前駆体は、トリブチルアルセニド（ＴＢＡｓ），トリブチルホスフィン（ＴＢＰ），テルチアリブチルビス（ジメチルアミノ）ホスフィン（ＴＢＢＤＭＡＰ），テトラメチルアンチモニド（ＴＭＳｂ）およびトリス（ジメチルアミノ）アンチモニド（ＴＤＭＡＳｂ）からなるグループから選択される。異なる前駆体のクラッキング温度は、例えば、有機金属気相エピタキシーに関するハンドブック／マニュアルにおいて当業者は容易に検索できる。
第１例では、ＩｎＡｓからなるバッファ層が、シリコンウエハ内で予め画定されたＳＴＩトレンチ（凹部エリア）内で成長した。前記トレンチは、４０ｎｍの幅を有する。使用した前駆体は、ＴＭＩｎおよびＴＢＡｓであった。
第１のテストでは、ＩｎＡｓ核生成層（バッファ層）が、トレンチ内で、高温（３７５℃、Ｈ２中）で、トレンチの底部に露出したシリコン基板の上に、あるいは代替として、シリコン基板の上に事前に形成したゲルマニウムシード層の上に直接に成長した。狭いトレンチ内で３７５℃で得られたＩｎＡｓ層は、ファセット化され、これは、図４ａにおいて原子間力顕微鏡（ＡＦＭ）写真およびライン像に示すように、３Ｄ成長の明確な表示である。
第２のテストでは、ＩｎＡｓ核生成層（バッファ層）が、トレンチ内で、低温（例えば、３２５℃またはそれ以下、Ｈ２中）で、シリコン基板の上に、あるいは代替として、トレンチ内に露出したシリコン基板の上に事前に形成したゲルマニウムシード層の上に直接に成長した。３２５℃では、図４ｂにおいてＡＦＭ画像およびラインプロファイルに示すように、狭いトレンチ内での２Ｄ成長が得られる。
図５は、４０ｎｍ幅のトレンチ内で成長した第１例のＩｎＡｓバッファ層のラインプロファイルスキャンをトレンチ長（ミクロン）の関数として示す。高温（１）では、低温（２）と比べて、かなり大きな不均一性が観察される。
第２の例では、ＩｎＰからなるバッファ層が、４０ｎｍの幅を有するＳＴＩトレンチ内で成長した。ＴＭＩｎおよびＴＢＰを前駆体として使用し、成長温度は３５０℃、キャリアガスはＮ２であった。
図６（ａ）と図６（ｂ）は、８０ｎｍおよび４０ｎｍのトレンチ内で成長したＩｎＰの断面ＴＥＭ写真をそれぞれ示す。両方の場合、成長したＩｎＰの結晶性および平坦性は極めて良好であった。
改善された結晶性は、Ｘ線パターンによって、詳細には、図７に示すように、（００４）ＩｎＰピークのＦＷＨＭ値によって確認される。鋭いピークが得られ、０．１５°または５４０ａｒｃｓｅｃのＦＷＨＭ値を有しており、これは、例えば、４２０℃、Ｈ２下で形成されたＩｎＰバッファ層について得られる０．５０９°または１８３２ａｒｃｓｅｃよりかなり狭い。低温３５０℃、キャリアガスＮ２でＩｎＰを用いた第２のテストでは、４５０ａｒｃｓｅｃのＦＷＨＭ値が得られ、より良好な結晶性を示した。
本開示の両態様の実施形態において、中間層の第２のＩＩＩ−Ｖ族化合物は、ＩｎｘＡｌ（１−ｘ）Ａｓ（ｘ＞０．５）またはＩｎｘＡｌ（１−ｘ）Ｓｂ（ｘ＜０．４）を含むか、あるいはこれらからなる。両方の組成が、高移動度チャネルと比較して、より広いバンドギャップによって特徴付けられ（伝導帯オフセットまたは価電子帯オフセットで、＞０．２ｅＶ）、その結果、チャネルは電気的に隔離され、キャリアがチャネル内に閉じ込められる。
本発明の実施形態において、中間層は、ＩｎｘＡｌ（１−ｘ）Ａｓ（ｘ＞０．５）を含み、同じＩｎ濃度、例えば、ＩｎｘＧａ（１−ｘ）Ａｓ（ｘ＞０．５）を有する第３のＩＩＩ−Ｖ族化合物で製作されたチャネル層の下方に位置する。特定の実施形態において、第２および第３のＩＩＩ−Ｖ族化合物のＩｎ濃度は、ｘ＝０．７である。
本開示の両態様の実施形態において、第３のＩＩＩ−Ｖ族材料は、高移動度チャネル層を形成するのに適した、ＩｎｘＧａ（１−ｘ）Ａｓ（ｘ＞０．５），ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂ，ＩｎｘＧａ（１−ｘ）Ｓｂ（ｘ＜０．４）を含むか、あるいはこれらからなる。
第２態様において、本発明は、下記の構成を備えるＩＩＩ−Ｖ族デバイスに関するものである。
・少なくとも凹部エリアを含む半導体基板。
・半導体基板の上に位置し、ＩｎＡｓ，ＩｎＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂおよびＩｎＳｂからなるグループから選択された第１のＩＩＩ−Ｖ族二元化合物を含む、前記凹部エリアにあるバッファ層。第１のＩＩＩ−Ｖ族二元化合物は、高い結晶性の品質を有し、これはＸ線回折（ＸＲＤ）によって測定された７００ａｒｃｓｅｃ未満のロッキングカーブＦＷＨＭによって特徴付けられる。
Ｘ線回折の解析は、Ｘ線配置を垂直ラインに対して垂直に整列させる際に設定されたマスクにおいて、長さ５ｍｍ長のラインで、５００ｎｍから４０ｎｍまで変化する幅で構成されたエリアを走査することによって行った。
さらに、本発明のＩＩＩ−Ｖ族デバイスは、前記凹部エリアにある前記バッファ層の上に位置するスタック層を備える。スタック層はさらに、下記の構成を含む。
・高移動度チャネル層を形成するのに適した第３のＩＩＩ−Ｖ族化合物を含む上部層。
・高移動度チャネル層の下に位置し、バッファ層の上に位置する、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層。
特定の実施形態において、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層は、高移動度チャネル層の下に位置し、これと物理的に接触している。さらに、中間層は、バッファ層の上に位置し、これと物理的に接触している。
本開示の特定の実施形態において、バッファ層は、ＸＲＤによって測定された５４０ａｒｃｓｅｃのＦＷＨＭを持つロッキングカーブによって特徴付けられたＩｎＰからなる。
本開示のＩＩＩ−Ｖ族デバイスの利点は、ＩｎＡｓで製作されたバッファ層を使用した場合、より高いＩｎ濃度を有する中間層および上部層（チャネル層）の両方が、容易に集積化できることである。より高いＩｎ濃度、例えば、約７０％のＩｎの利点は、電子移動度がさらに増加することである。
こうした集積化機構の一例を、図８に示しており、ＳＴＩ（シャロー・トレンチ・アイソレーション）エリアが、Ｓｉ（００１）基板の上に形成されたトレンチの境界を定めている。中間層の第２のＩＩＩ−Ｖ族化合物は、高いＩｎ濃度のＩｎＡｌＡｓ、例えば、Ｉｎ０．７Ａｌ０．３Ａｓからなる。高いＩｎ濃度（例えば、Ｉｎ０．７Ｇａ０．３Ａｓ）を持つ第３のＩＩＩ−Ｖ族化合物は、その上に、チャネル層として形成される。
代替として、本開示の方法に従ってＩｎＰがバッファ層として成長した実施形態において、Ｉｎ０．５３Ｇａ０．４７Ａｓで製作された高移動度チャネルおよびＩｎ０．５２Ａｌ０．４８Ａｓで製作された中間層を用いて、良好な格子整合が得られる。ヘテロ構造のバンドオフセットを調整して静電気を改善するために、全体厚さをシステムの臨界厚さ未満に維持することによって、より高いＩｎ含量層が成長できる。

Claims (15)

  1. ＩＩＩ−Ｖ族デバイスを製造する方法であって、
    ・少なくとも凹部エリアを含む半導体基板を用意するステップと、
    ・凹部エリアにある半導体基板の上に位置するバッファ層を形成するステップとを含み、
    ・バッファ層は、キャリアガスの存在下でＩＩＩ族前駆体およびＶ族前駆体からの選択エピタキシャル成長によって第１成長温度で形成された二元ＩＩＩ−Ｖ族化合物を含み、
    ・第１成長温度は、ＩＩＩ族前駆体およびＶ族前駆体の各々のクラッキング温度と等しいか、それより僅かに高い、方法。
  2. ・バッファ層を形成した後、前記凹部エリアにスタック層を形成するステップであって、各スタック層は、ＩＩＩ−Ｖ族化合物を含むステップをさらに含み、
    ・スタック層の各々の成長温度は、第１成長温度より高い、請求項１記載の方法。
  3. スタック層は、
    ・高移動度チャネル層を形成するのに適した第３のＩＩＩ−Ｖ族化合物を含む上部層と、
    ・上部層の下に位置し、バッファ層の上に位置する、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層と、を備える請求項２記載の方法。
  4. スタック層およびバッファ層は、ＭＯＶＰＥによって、好ましくは、その場(in-situ)で選択的に成長される請求項２または３記載の方法。
  5. キャリアガスは、Ｎ２またはＡｒである請求項１〜４のいずれかに記載の方法。
  6. 第１のＩＩＩ−Ｖ族二元化合物は、ＩｎＡｓ，ＩｎＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂおよびＩｎＳｂからなるグループから選択される請求項１〜５のいずれかに記載の方法。
  7. ＩＩＩ族前駆体は、ＴＭＩｎ，ＴＭＧａおよびＴＥＧａからなるグループから選択される請求項１〜６のいずれかに記載の方法。
  8. Ｖ族前駆体は、ＴＢＡｓ，ＴＢＰ，ＴＢＢＤＭＡＰ，ＴＭＳｂおよびＴＤＭＡＳｂからなるグループから選択される請求項１〜７のいずれかに記載の方法。
  9. 第１成長温度は、３５０℃より低いか、これと等しい請求項１〜８のいずれかに記載の方法。
  10. スタック層の各層の成長温度は、少なくとも４５０℃である請求項２〜９のいずれかに記載の方法。
  11. トレンチは、５０ｎｍより小さい幅を有する請求項１〜１０のいずれかに記載の方法。
  12. ＩＩＩ−Ｖ族デバイスであって、
    ・少なくとも凹部エリアを含む半導体基板と、
    ・半導体基板の上に位置し、ＩｎＡｓ，ＩｎＰ，ＧａＡｓ，ＧａＰ，ＧａＳｂおよびＩｎＳｂからなるグループから選択され、ＸＲＤによって測定された７００ａｒｃｓｅｃ未満の半値全幅（ＦＷＨＭ）を有する第１のＩＩＩ−Ｖ族化合物を含む、前記凹部エリアにあるバッファ層と、
    ・前記凹部エリア内の前記バッファ層の上に位置しているスタック層とを備え、
    スタック層は、高移動度チャネル層を形成するのに適した第３のＩＩＩ−Ｖ族化合物を含む上部層と、
    上部層の下に位置し、バッファ層の上に位置する、ワイドバンドギャップ（ＷＢＧ）を有する第２のＩＩＩ−Ｖ族化合物を含む中間層とを含む、デバイス。
  13. 第３のＩＩＩ−Ｖ族材料は、ＩｎｘＧａ（１−ｘ）Ａｓ（ｘ＞０．５），ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂおよびＩｎｘＧａ（１−ｘ）Ｓｂ（ｘ＜０．４）からなるグループから選択される請求項１２記載のデバイス。
  14. 第２のＩＩＩ−Ｖ族材料は、ＩｎｘＡｌ（１−ｘ）Ａｓ（ｘ＞０．５）およびＩｎｘＡｌ（１−ｘ）Ｓｂ（ｘ＜０．４）からなるグループから選択される請求項１２または１３記載のデバイス。
  15. バッファ層の下に位置し、これと接触しており、かつ、基板の上に位置し、これと接触しているシード層をさらに備え、シード層は、好ましくはＧｅを含む、請求項１２〜１４のいずれかに記載のデバイス。
JP2014098017A 2013-05-17 2014-05-09 Ｉｉｉ−ｖ族デバイスおよびその製造方法 Active JP6322044B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP20130168201 EP2804203A1 (en) 2013-05-17 2013-05-17 III-V device and method for manufacturing thereof
EP13168201.5 2013-05-17

Publications (3)

Publication Number Publication Date
JP2014229900A true JP2014229900A (ja) 2014-12-08
JP2014229900A5 JP2014229900A5 (ja) 2018-03-01
JP6322044B2 JP6322044B2 (ja) 2018-05-09

Family

ID=48446159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014098017A Active JP6322044B2 (ja) 2013-05-17 2014-05-09 Ｉｉｉ−ｖ族デバイスおよびその製造方法

Country Status (3)

Country Link
US (1) US9082616B2 (ja)
EP (1) EP2804203A1 (ja)
JP (1) JP6322044B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015061025A (ja) * 2013-09-20 2015-03-30 独立行政法人物質・材料研究機構 表面の平坦性および結晶構造の完全性に優れたＧａＳｂ／ＩｎＡｓ／Ｓｉ（１１１）構造とその形成方法、並びにその構造を用いたＭＯＳデバイスおよび赤外線検出デバイス

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9835570B2 (en) * 2013-09-13 2017-12-05 The United States Of America As Represented By The Administrator Of Nasa X-ray diffraction (XRD) characterization methods for sigma=3 twin defects in cubic semiconductor (100) wafers
JP6465785B2 (ja) * 2015-10-14 2019-02-06 クアーズテック株式会社 化合物半導体基板
CN105762064B (zh) * 2016-02-06 2020-08-21 上海新傲科技股份有限公司 用于氮化物生长硅衬底实时图形化的方法
TWI622171B (zh) 2016-06-24 2018-04-21 財團法人國家實驗研究院 異質整合半導體裝置及其製造方法
WO2023091693A1 (en) * 2021-11-18 2023-05-25 Meta Platforms Technologies, Llc Red light-emitting diode with phosphide epitaxial heterostructure grown on silicon

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177168A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2010245435A (ja) * 2009-04-09 2010-10-28 Hitachi Cable Ltd 発光素子用エピタキシャルウェハおよびその製造方法
US20110306179A1 (en) * 2010-06-11 2011-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. MOCVD for Growing III-V Compound Semiconductors on Silicon Substrates
US20120094467A1 (en) * 2010-10-19 2012-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method with improved epitaxial quality of iii-v compound on silicon surfaces

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3855061B2 (ja) 2003-09-08 2006-12-06 独立行政法人情報通信研究機構 Ｓｉ基板上への化合物半導体薄膜形成方法
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7851780B2 (en) 2006-08-02 2010-12-14 Intel Corporation Semiconductor buffer architecture for III-V devices on silicon substrates
US7573059B2 (en) 2006-08-02 2009-08-11 Intel Corporation Dislocation-free InSb quantum well structure on Si using novel buffer architecture
CN102439696A (zh) * 2009-05-22 2012-05-02 住友化学株式会社 半导体基板及其制造方法、电子器件及其制造方法
CN102449785A (zh) * 2009-06-05 2012-05-09 住友化学株式会社 光器件、半导体基板、光器件的制造方法、以及半导体基板的制造方法
US9601328B2 (en) 2009-10-08 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Growing a III-V layer on silicon using aligned nano-scale patterns
EP2423951B1 (en) 2010-08-05 2016-07-20 Imec Antiphase domain boundary-free III-V compound semiconductor material on semiconductor substrate and method for manufacturing thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177168A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
US20110018030A1 (en) * 2007-12-28 2011-01-27 Sumitomo Chemical Company, Limited Semiconductor wafer, semiconductor wafer manufacturing method, and electronic device
JP2010245435A (ja) * 2009-04-09 2010-10-28 Hitachi Cable Ltd 発光素子用エピタキシャルウェハおよびその製造方法
US20110306179A1 (en) * 2010-06-11 2011-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. MOCVD for Growing III-V Compound Semiconductors on Silicon Substrates
US20120094467A1 (en) * 2010-10-19 2012-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method with improved epitaxial quality of iii-v compound on silicon surfaces

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Integration of InGaAs Channel n-MOS Devices on 200mm Si Wafers Using the Aspect-Ratio-Trapping Techn", ECS TRANSACTIONS, vol. 45.4, JPN6017039512, 21 July 2012 (2012-07-21), pages 115-128 *
"Selective Epitaxial Growth of InP in STI Trenches on OFFF-axis Si(001) Substrates", ECS TRANSACTIONS, vol. 27.1, JPN6017039509, 24 March 2010 (2010-03-24), pages 959-964 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015061025A (ja) * 2013-09-20 2015-03-30 独立行政法人物質・材料研究機構 表面の平坦性および結晶構造の完全性に優れたＧａＳｂ／ＩｎＡｓ／Ｓｉ（１１１）構造とその形成方法、並びにその構造を用いたＭＯＳデバイスおよび赤外線検出デバイス

Also Published As

Publication number Publication date
US9082616B2 (en) 2015-07-14
JP6322044B2 (ja) 2018-05-09
US20140339680A1 (en) 2014-11-20
EP2804203A1 (en) 2014-11-19

Similar Documents

Publication Publication Date Title
JP6322044B2 (ja) Ｉｉｉ−ｖ族デバイスおよびその製造方法
EP2727133B1 (en) Method for manufacturing a thick epitaxial layer of gallium nitride on a silicon or similar substrate and layer obtained using said method
US8183667B2 (en) Epitaxial growth of crystalline material
US8029905B2 (en) GeSiSn-based compounds, templates, and semiconductor structures
JP5894145B2 (ja) 基板のパターン化を使用するマスクレスプロセスによる転位及び応力管理と装置製造のための方法
EP2062290B1 (en) Defect reduction using aspect ratio trapping
US20170047223A1 (en) Epitaxial growth of gallium arsenide on silicon using a graphene buffer layer
US20110254052A1 (en) Hybrid Group IV/III-V Semiconductor Structures
US20130207161A1 (en) Semiconductor device and method for forming the same
US20140217419A1 (en) Semiconductor structures including stacks of indium gallium nitride layers
CN102683508B (zh) 形成iii/v族半导体材料的方法及用该方法形成的半导体结构
US20110316043A1 (en) Thin Group IV Semiconductor Structures
US20070160100A1 (en) Misfit dislocation forming interfacial self-assembly for growth of highly-mismatched III-Sb alloys
JP2010225870A (ja) 半導体素子
US9530888B2 (en) MOCVD growth of highly mismatched III-V CMOS channel materials on silicon substrates
US20100159676A1 (en) Method For Manufacturing A Mono-Crystalline Semiconductor Layer on a Substrate
US8168517B2 (en) Method for epitaxial growth and epitaxial layer structure using the method
US20160133709A1 (en) Monolithic integrated semiconductor structure
CN111668090A (zh) 一种半导体结构及其制造方法
US10483351B2 (en) Method of manufacturing a substrate with reduced threading dislocation density
Megalini et al. 1550-nm InGaAsP multi-quantum-well structures in InP nano-ridges by selective MOCVD growth on SOI substrates
TW201029053A (en) Method for epitaxial growth
Cantoro et al. Towards the monolithic integration of III-V compound semiconductors on Si: Selective area growth in high aspect ratio structures vs. strain relaxed buffer-mediated epitaxy
Grundmann et al. Heterostructures
LI MOCVD GROWTH OF GAN ON 200MM SI AND ADDRESSING FOUNDRY COMPATIBILITY ISSUES

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180110

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20180110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180406

R150 Certificate of patent or registration of utility model

Ref document number: 6322044

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250