JP5894145B2 - 基板のパターン化を使用するマスクレスプロセスによる転位及び応力管理と装置製造のための方法 - Google Patents
基板のパターン化を使用するマスクレスプロセスによる転位及び応力管理と装置製造のための方法 Download PDFInfo
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Description
本出願は、2010年4月27日付けで出願された米国仮特許出願第61328203号の利益を主張するものであり、この内容は、本引用により、本明細書に包含され、且つ、依拠される。
2つの不整合材料を相互に上下にエピタキシャル成長させた際には、その格子パラメータの差(ミスフィット)の結果として機械的応力が生じ、この機械的応力は、特定の限度を超過した場合に、弾性又は塑性緩和によって除去される。通常の状況においては、単一の結晶質基板上において十分に大きなミスフィットを伴う堆積を行った際には、応力の緩和は、例えば、アイランドの形態における表面の波形変形によって弾性的に発生することができる。但し、弾性緩和は、平らな薄膜上においては進展することができない。対照的に、ミスフィットが小さい場合には、特定の臨界薄膜厚を超過したら、応力が所謂ミスフィット転位によって塑性除去され、エピタキシャル薄膜は、平らな状態に留まることになる。結局のところ、ミスフィットがどれほど大きくても、界面におけるミスフィット転位による塑性緩和は常に発生する。例えば、トランジスタなどの装置の活性領域に大きなミスフィット転位密度を有する界面が内蔵されている際には、常に、その性能が大幅に劣化することになろう。従って、通常は、ミスフィット転位を含む界面を装置の活性領域から空間的に分離する必要がある。但し、残念ながら、ミスフィット転位を有する界面を装置の活性領域から所定の距離に維持することは、多くの場合に、その適切な性能を保証するものではない。実際に、転移がミスフィット転位の形態において2つの材料の間の界面にのみ局所化されることは、まれにしか発生しない。むしろ、ミスフィット転位には、通常、成長する薄膜の表面まで延在する貫通アームが伴っている。又、これらの貫通転位は、これらがヘテロエピタキシャル成長した層積層体の活性領域を横断している場合には、装置の機能にとって非常に有害であろう。従って、一般に、貫通転位の密度を可能な限り低く維持する必要がある。
格子のミスフィットから生じる転位の問題は、相互に上下に異なる材料をエピタキシャル成長させる際に克服を要する唯一の障害ではない。多くの場合に、熱膨張係数の不整合も、同様に深刻であり、これは、特に、例えば、汎用照明目的の高輝度発光ダイオード、多重接合太陽電池、放射検出器、熱電発電機、並びに、更に多くのものなどの装置内において、相対的に大きな厚さを有する層が必要とされる際に、当て嵌まる。
大きな格子及び熱膨張不整合を特徴とする基板上にエピタキシャル層を連続薄膜の形態において成長させる際には、常に、ミスフィット歪の塑性緩和が始まるや否や、過大なTDDと、相対的に大きな厚さにおいては、ウエハの反り及び亀裂の形成と、という問題に遭遇する。
連続層をもたらす方法
別の種類のパターン化手順においては、エピタキシャル成長が始まる前に、誘電体マスク材料を基板ウエハから除去するか、或いは、この代わりに、マスクをまったく伴うことなしにパターン化を実行している。Si基板の場合には、これは、多孔性のSiを形成する陽極酸化と呼ばれる電気化学的プロセスを使用することによって可能である。このような多孔性のSi基板は、第III族窒化物層の製造において使用されており、化合物半導体層の以前に、Ge層が多孔性のSi基板上に堆積される(例えば、Borghs他の特許文献19を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される)。Si基板と第III族窒化物材料の熱膨張パラメータの差から生じる熱応力をGe中間層が低減すると考えたものである。その一方で、多孔性のSi層は、Si基板と窒化物層の大きな格子不整合にも対応することになろう。この結果、窒化物薄膜内に存在する転位の数が減少し、且つ、層の亀裂と基板の反りが回避されることになろう。これらの議論は、小さな規模においては有効であるが、連続した第III族窒化物層は、成長温度からの冷却の際に微視的な距離だけ、基板に跨って滑らなければならなくなるため、これらの議論は、ウエハの規模においては、大体において、当て嵌まらないであろう。
上述のように、製造手順の詳細事項とは無関係に、層の合計厚さを相対的に小さく維持しない限り、連続層において、TDDを大幅に低減すると共に層の亀裂とウエハの反りを除去することは、従来技術による技法においては、ほとんど可能ではなかった。従って、限られた薄膜の厚さという制約を緩和した際に、これらの問題のすべてに対して取り組むための唯一の選択肢は、層の合着を完全に回避するというものになると考えられる。層の亀裂、ウエハの反り、及び転位の低減という実際的な問題に対する解決策の提供以外に、不連続な薄膜の使用は、その他の利点をも有していよう。このような1つの利点が、GaNナノロッド内に内蔵されたInGaN量子井戸活性領域において示されているように、内部量子効率を劣化させることなしに、且つ、大きな光抽出効率を同時に実現しつつ、第III族−窒化物LEDの活性層内における大きなIn含有量を利用するという可能性である(例えば、Kim他の特許文献21を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される)。
基板のパターン化
次に図8(a)〜図8(c)を参照すれば、パターン化された基板の走査電子顕微鏡法(Scanning Electron Microscopy:SEM)画像800が斜視図(a)並びに平面図(b)及び(c)において観察されよう。ここでは、基板は、標準的なフォトリソグラフィと、Siピラー810の側壁上の波状の形状をもたらすBoschプロセスと、によってパターン化されたSi(001)ウエハである。図8(a)においては、ピラー810は、幅が約1.8μmであり、トレンチ812の幅は、約2.2μmである。図8(b)の平面SEM画像は、狭いトレンチ830の場合に約1.7μmの、そして、幅広のトレンチ840の場合には、2.9μmの幅を有する2つの異なる種類のトレンチを示しており、ピラー820は、幅が約1.3μmである。幅広のトレンチ840は、深さが約8μmであり、且つ、狭いトレンチ830は、わずかに小さい。
(1)隔離された形状:アイランド及び尾根部の例
次に図9(a)〜図9(e)を参照すれば、パターン化Si(001)基板のSEM画像900が示されており、この基板上に、処理シーケンス200のステップ250及び260を使用することにより、様々なエピタキシャル層を成長させた。図9(a)は、約8μmの高さに成長させた純粋なSi、Si0.6Ge0.4合金、及び純粋なGeのピラー915の斜視図である。Ge/Siヘテロエピタキシの分野において研究している者には周知のように、純粋なSiと純粋なGeの間の格子不整合は、室温において約4.2%である。熱膨張係数の不整合は、更に大きく、室温において約125%にもなる。従って、大きなTDD密度を特徴とすることに加えて、数マイクロメートルの厚さを上回る連続したGe層は、亀裂が生じると共に大きな層の反りを誘発する特性を有する。
まず、図11(a)及び図11(b)を参照すれば、パターン化されたSi(001)上における独立した及びマージされたGeピラー1100の欠陥構造の比較が観察されよう。図11(a)及び図11(b)は、独立したGeピラー(a)及びマージされたピラー(b)を通じて取得された断面の明視野TEM画像である。図11(a)においては、転位1110を観察することが可能であり、これらは、ピラーの成長の際に傾斜したファセットと相互作用することによって偏向されている。この場合にも、転位1110は、基板ピラーの上部に近接した領域に閉じ込められている。興味深いことに、Geの成長フロントがピラーの溶解プロセスにおいて互いに遭遇したに違いないSiピラーの間の間隙内に位置する図11(b)の領域1120が示しているように、ピラーのマージの際には、追加の転位が形成されていないようである。
次に図13(a)〜図13(c)を参照すれば、SEM画像1300が示されている。図13(a)のSEM画像から、ピラーの形態においてパターン化されたSi(001)基板上に成長したGeアイランドの背の高さが約25μmである一例が観察されよう。隣接するGeアイランドの間に小さな間隙1310を残すことによってそれらのマージを回避するように、処理シーケンス200のステップ250、260における条件を選択した。図13(b)のSEM画像は、Si(001)基板内にエッチングされると共に<110>方向に沿って方向付けされた尾根部1320上に成長させた背の高さが約30μmのGe尾根部1330の一例を示している。処理シーケンス200のステップ250、260により、十分に短い表面拡散長と、横方向に対する垂直方向の成長速度の大きな比率と、が保証されている際には、間隙1310、1340を、例えば、50nmなどの非常に狭い値にチューニングすることができる。
次に図14(a)〜図14(d)を参照すれば、パターン化されたSi(001)基板上に成長させたGeピラー1410において、パターン化されていないSi(001)基板上に成長させた連続Ge層1420において、並びに、最後にGe(001)ウエハ1426において、得られたX線データ1400の比較が観察されよう。図14(a)は、それぞれ、30μmの高さのGeピラー1410と連続した8μmの厚さのGe層1420のSEM画像を示している。
次に図15(a)〜図15(b)を参照すれば、隆起した基板領域110、310、410、510、610、710、730、740、750、760上におけるエピタキシャル成長を組成勾配法と組み合わせた一例が画像1500を介して観察されよう。この場合には、Si1-xGex合金に対して約10%/μmのレートで純粋なSiから純粋なGeまでの勾配を付与している。図15(a)は、平らなSi(001)基板領域とサイズが15×15μmの正方形を有するパターン化された領域の間の境界を示している。このサイズの隆起した基板領域上に成長した隔離したエピタキシャル構造は、傾斜ファセット1520によって境界が定められた水平方向のファセット1510を特徴としている。平らな基板領域の表面は、転位の群1530によって形成された顕著なクロスハッチングを示しており、パターン化された部分内には、転位の群1530はほとんど観察されないであろう。
上述のように、本発明の好適な用途は、別の材料のパターン化基板上になんらかの材料の半導体層をエピタキシャル成長させることにあり、この場合に、成長した層の材料は、一般に、基板に対して価値を付与する。これは、例えば、安価な冶金学的グレードのシリコンから製造された基板を選択し、その上部に、例えば、図9(a)に示されているピラーの形態において高純度の非常に完璧なSiを成長させることにより、実行してもよい。先程検討した基板/層材料のいずれかを組み合わせることにより、実質的な高価な材料の基板を形成してもよい。多くの場合に、自明の選択肢は、好ましくはGaAsやInpなどのなんらかの高価な半導体によって被覆された大寸法を有するシリコン基板となろう。従って、このようなすべての用途の製品は、後続の任意の種類の装置を製造するための開始点としての実質的な基板となろう。
以下の米国特許文献、外国特許文献、及び追加の文献は、その引用により、本明細書に包含され、且つ、依拠される。
第2008/0308909Al号明細書、2008年12月、Masahiro Sakai他
第2003/0033974Al号明細書、2003年2月、Tetsuzo Ueda他
第2008/0233716Al号明細書、2008年9月、Kazuhide Abe
第2006/0216849Al号明細書、2006年9月、Letertre他
第2008/0308909Al号明細書、2008年12月、Masahiro Sakai他
第5,759,898号明細書、1998年6月、Ek他
第5,221,413号明細書、1993年6月、Brasen他
第6,537,370号明細書、2003年3月、Hernandez他
第6,635,110Bl号明細書、2003年10月、Luan他
第5,158,907号明細書、1992年10月、Fitzgerald
第2008/0001169Al号明細書、2008年1月、Lochtefeld他
第2008/0149941Al号明細書、2008年6月、Li他
第2009/0039361Al号明細書、2009年2月、Li他
第2009/0065047Al号明細書、2009年3月、Fiorenza他
第2005/0199883Al号明細書、2005年9月、Borghs他
第6,380,108Bl号明細書、2002年4月、Linthicum他
第2007/0077670Al号明細書、2007年4月、Kim他
第7,115,895B2号明細書、2006年10月、von Kanel
第5,501,893号明細書、1996年3月、Laermer他
英国特許出願公開第2215514A号明細書、1989年9月、Goodfellow他
国際特許出願公開第2008/030574Al号パンフレット、2008年3月、Bai他
欧州特許出願公開0505093A2号明細書、1992年9月、Bean他
特許出願公開第2010/033813A2号明細書、2010年3月、Fiorenza他
国際特許出願公開第96/04677Al号パンフレット、1996年2月、von Kanel他
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Claims (15)
- −トレンチ(120、320、420、430、620、720)によって境界が定められた隆起領域(110、130、410、610、710)を有するパターン化された結晶質の半導体基板であって、前記トレンチの深さ(h)は、その幅(d)よりも大きい、基板と、
−隔離された半導体のパッチ(330)の形態において前記隆起領域上に堆積されたエピタキシャル半導体材料と、
を有する構造であって、
前記半導体のパッチの垂直方向の寸法は、水平方向の寸法よりも大きく、
パターン化された結晶質の半導体の前記基板は、結晶質の第1半導体材料から製造され、
前記エピタキシャル半導体材料は、前記基板に対する格子不整合を有する少なくとも1つの結晶質の第2半導体材料を有し、
前記パッチは、前記隆起領域に対して近接した位置に、前記隆起領域から離れながら漸増する幅を含む部分を有し、
前記パッチは、前記基板に対して垂直な垂直側壁(351)を有し、
隣接する前記パッチの前記垂直側壁は、離隔しており、
隣接する前記パッチの前記垂直側壁の間の間隔は、前記トレンチの幅よりも小さい、構造。 - 前記第2半導体材料は、前記基板に対する熱不整合を有する請求項1に記載の構造。
- 前記隆起領域は、ファセットを有する請求項1に記載の構造。
- 前記トレンチの側壁(650)及び底部(640)は、厚さdoxの誘電体層(630)によってカバーされ、前記厚さdoxは、前記トレンチ幅(d)よりも小さい請求項1に記載の構造。
- 前記隆起領域は、その境界が前記基板の高対称性の方向に沿ってアライメントされた少なくとも1つの領域を有する請求項1に記載の構造。
- 前記トレンチは、アンダーエッチングされた少なくとも1つのトレンチ(720)を有する請求項1に記載の構造。
- 前記パッチは、ファセット(360)を有する請求項1に記載の構造。
- 前記パッチは、水平方向の表面(326)を有する請求項1に記載の構造。
- 前記基板は、Si、SOI、Ge、GeOI、GaAs、InP、InSb、CdTe、SiC、Al2O3、AlN、及びGaNからなる基板の群のうちの1つである請求項1に記載の構造。
- 前記エピタキシャル半導体材料は、第IV族元素半導体及びそれらの合金、並びに、第III−V族、第II−VI族、及び第IV−VI族からの化合物半導体及びそれらの合金からなる半導体材料の群のうちの1つである請求項1に記載の構造。
- 前記エピタキシャル半導体材料は、組成勾配を有する層を有し、前記勾配を有する層は、第IV族、第III−V族、第II−VI族、及び第IV−VI族半導体の合金からなる合金の群のうちから選択される請求項1に記載の構造。
- 前記エピタキシャル半導体材料は、複数の半導体層から製造された活性層積層体を有し、この複数の半導体層は、第IV族元素半導体及びそれらの合金、並びに、第III−V族、第II−VI族、及び第IV−VI族からの化合物半導体及びそれらの合金からなる半導体層の群のうちから選択される請求項1に記載の構造。
- 隆起領域上の隔離された半導体のパッチ(330)を有する請求項1に記載の前記構造を形成する方法であって、
−パターン化された結晶質の半導体基板を形成するステップであって、前記パターンは、トレンチ(120、320、420、430、620、720)によって境界が定められた隆起領域(110、130、410、610、710)を有する、ステップと、
−前記基板をエピタキシ反応炉に装入するステップと、
−前記隆起領域上に少なくとも1つの半導体材料をエピタキシャル堆積させるステップであって、前記パッチのファセットサイズよりも小さくなるように表面拡散長をチューニングすることにより、且つ、前記隆起領域によって提供される反応物の到来フラックスの相互遮蔽を活用して前記隆起領域の側壁に対する反応物の供給を低減させることにより、前記半導体材料の横方向の成長レートとの関係において優勢である前記半導体材料の垂直方向の成長レートを得る、ステップと、
を有する方法。 - 成長の際にエピタキシャル成長条件をチューニングし、これにより、傾斜したファセット(361、362)の形成を促進し、且つ、これにより、垂直方向の欠陥(380)を傾斜した方向(381)に偏向させ、これにより、前記欠陥は、前記近接して離隔した前記パッチの側壁(351)を通じて出ることになる請求項13に記載の方法。
- 請求項1乃至12のいずれか一項に記載の構造を有する半導体製品。
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