KR100677683B1 - 반도체 기재와 그 제조 방법 및 반도체 결정의 제조 방법 - Google Patents

반도체 기재와 그 제조 방법 및 반도체 결정의 제조 방법 Download PDF

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Abstract

기판(1)의 성장면을 요철(凹凸)로 가공한다. 오목부의 밑바닥에는 마스크를 실시하더라도 좋다. 이 기판을 이용하여 결정을 기상 성장시키면, 원료 가스는 오목부(12) 내에는 충분히 이르지 않고, 볼록부(11)의 상측부에서밖에 결정 성장이 발생하지 않는다. 따라서 도 1의 (b)에 도시한 바와 같이, 결정 성장 시작시에는 결정 단위(20)가 발생하고, 또한 결정 성장을 계속하면 볼록부(11)의 상측부를 기점으로 하여 가로 방향으로 성장한 막이 이어지고, 이윽고 도 1의 (c)와 같이 오목부에 공동부(13)를 남긴 채로 기판(1)의 요철면을 덮는 결정층(2)이 되어, 본 발명의 반도체 기재를 얻을 수 있다. 이 경우, 가로 방향으로 성장한 부분, 즉 오목부(12) 상부에는 저전위 영역이 형성되어 제작된 결정층이 고품질화 된다. 본 발명의 반도체 결정의 제조 방법은 상기 반도체 기재를 그 공동 부분에서 기판(1)과 결정층(2)으로 분단하여 반도체 결정을 얻는 방법이다.

Description

반도체 기재와 그 제조 방법 및 반도체 결정의 제조 방법{SEMICONDUCTOR BASE AND ITS MANUFACTURING METHOD, AND SEMICONDUCTOR CRYSTAL MANUFACTURING METHOD}
본 발명은 반도체 기재, 반도체 결정 및 이들의 제조 방법에 관한 것으로, 특히 전위(dislocation; 轉位) 결함이 생기기 쉬운 반도체 재료를 이용하는 경우에 유용한 구조 및 방법에 관한 것이다.
GaN계 재료를 결정 성장하는 경우, GaN계 재료는 격자 정합하는 기판이 없기 때문에 사파이어, SiC, 스피넬(spinel), 최근에는 Si 등의 격자 정합하지 않는 기판을 이용하고 있다. 그러나, 격자 정합하지 않음에 기인하여, 제조된 GaN 막 중에는 1010 개/cm2 쯤의 전위(轉位)가 존재하고 있다. 최근 고휘도의 발광 다이오드, 반도체 레이저 등이 실현되고 있지만, 특성 향상을 도모하기 위하여 전위 밀도의 저감이 요구되고 있다.
격자 정수 등의 차이에 기인한 전위 등의 결함을 피하기 위해서는 결정 성장하는 재료와 동일한 결정을 이용하면 된다. 예컨대 GaN계 반도체를 결정 성장시키기 위해서는 GaN 기판을 이용하면 되지만, 아직 대형의 기판을 얻을 수 없어 사파이어 등을 기판으로서 이용하는 것이 실제 상황이다. 최근, 사파이어 위에 성장한 GaN 기초층 위에 기상 성장함에 있어, 상기 기초층에 부분적인 마스크를 설치하여 선택 성장함으로써 측면(lateral) 방향의 결정 성장을 행하여, 전위 밀도를 저감시킨 고품질의 결정을 얻는 방법이 제안되고 있다(예컨대, 일본국 특허 공개 평10-312971호). 이 막을 두껍게 성장하여 기판을 분리 제거함으로써 GaN 결정을 얻을 수 있지만, 격자 정수의 차이 또는 열팽창 계수의 차이에 의해 크랙(crack)이 발생하거나 기판이 깨어지는 문제가 생겨 대면적의 기판을 얻을 수 없었다.
또한, 상기 특허 공개 평10-312971호 공보에서는 전위 밀도를 저감시킨 막을 얻는 방법이 개시되어 있지만, 마스크층 상에 측면 방향 성장된 부분에 있어서, 측면 성장 방향으로 C축이 미소량이면서 경사진다고 하는 문제가 생기고, 이에 따라 결정 품질이 저하된다고 하는 새로운 문제가 있음이 판명되었다(MRS 1998 Fall Meeting 예비 요약 원고집 G3.1). 이것은, X선 로킹 커브 측정(XRC)의 입사 방위 의존성을 측정(￠ 스캔)함에 의해서도 확인할 수 있다. 즉, 측면 성장 방향으로부터의 입사 X선에 의한 X선 로킹 커브의 반값 전폭(全幅)(FWHM)은 마스크층의 스트라이프 방향으로부터의 X선에 의한 FWHM 값보다 커지고 있어, C축의 미소 경사(tilting)에 방위 의존성이 있음을 나타내고 있다. 이것은 마스크 상의 측면 성장의 합체 부분에 새로운 결함을 다수 유기할 가능성을 시사하고 있다.
또한, 마스크층 재료로서 범용되고 있는 것은 SiO2이지만, 그 위에 결정 성장층이 적중(積重)되면 Si 성분이 이 결정 성장층 속으로 이행한다고 하는, 소위 자동 도핑 오염의 문제가 있음도 판명되었다.
또한, Al을 포함하는 반도체 재료, 예컨대 AlGaN을 SiO2 마스크층을 갖는 기판 상에 성장시킨 경우, 마스크층 상에도 결정 성장하여, 선택 성장 자체를 효과적으로 행할 수 없다고 하는 문제도 있었다.
이러한 문제를 해소하기 위하여, SiC의 베이스 기판 상에 버퍼층 및 GaN층을 설치한 기판에 대하여, SiC층에까지 이르는 스트라이프 홈 가공을 실시하여 볼록부를 형성하고, 이 볼록부의 상측부에 위치하게 되는 GaN층으로부터 결정 성장시키는 방법이 제안되고 있다(MRS 1998 Fall Meeting 예비 요약 원고집 G3.38). 이 방법에 따르면 SiO2 마스크층이 없이 선택 성장시킬 수도 있어, 전술한 SiO2 마스크를 이용함에 기인하는 각종 문제를 해소하는 것이 가능하게 된다.
상기 방법은 베이스 기판으로서 사파이어 기판을 사용할 수 있고 그 방법도 개시되어 있다(예컨대, 일본국 특허 공개 평11-191659호 공보). 그러나, 상기 방법에서는 사파이어 베이스 기판 상에 버퍼층 재료 및 GaN계 재료를 결정 성장시키고, 일단 성장로(成長爐)에서 꺼내 홈 가공을 실시하고, 그 후 다시 결정 성장을 행한다고 하는 단계가 필요하게 되므로, 제조 프로세스가 복잡하게 된다고 하는 새로운 문제점이 발생하여, 작업 공정이 많아져서 비용이 드는 등의 문제를 갖고 있었다.
또한, (응용 물리학회 99 가을 예비 요약 원고집 2P-W-8)에서는 GaN 기판에 단차를 붙여 매립 성장을 행함으로써 저전위 밀도 영역을 얻는 시도도 개시되어 있다. 여기에서는 매립한 층의 일부에 저전위 밀도 영역이 형성되어 있다.
그러나, 상기 방법에서는 저전위 밀도 영역을 얻기 위하여 볼록부의 간격을 넓히거나 혹은 오목부의 깊이를 깊게 할 필요가 있었다. 이와 같이 하기 위해서 매립에 시간을 들여 두껍게 성장을 할 필요가 있어, 후막화(厚膜化)에 따른 크랙이 발생하고, 장시간 소모에 따는 비용이 드는 등 여러가지 문제를 내포하고 있었다.
또한, Si 기판 상에 GaN계 재료를 결정 성장하는 시도도 이루어지고 있지만, GaN계 결정을 성장하면 열팽창 계수의 차이에 기인한 휘어짐이나 크랙이 발생하여 양질의 결정 성장을 행할 수 없는 문제가 있었다.
따라서, 본 발명은 상기 문제를 감안하여, 통상의 마스크층을 이용하는 ELO 성장에 기인하는 여러 가지 문제를 피하고, 또한 제조 공정의 간략화를 도모하는 것을 목적으로 하고 있다. 또한, 본 발명은 마스크를 갖지 않는 단차 구조의 매립 성장에 기인한 문제를 해결하는 것을 목적으로 하고 있다. 또한, 본 발명은 종래 곤란하였던 AlGaN의 선택 성장을 할 수 없는 문제를 해결하는 것을 목적으로 하고 있다. 또한, 본 발명은 Si 기판 등을 이용한 경우의 휘어짐이나 크랙의 발생을 억제하는 것을 목적으로 하고 있다.
본 발명은 상기 문제점을 감안하여 대면적의 GaN 결정을 얻는 것을 목적으로 하고 있다. 또한, 통상의 마스크층을 이용하는 ELO 성장에 기인하는 여러 가지 문제를 피하고, 또한 제조 공정의 간략화를 도모하는 것을 목적으로 하고 있다.
본 발명의 반도체 기재는 기판과 이 기판 상에 기상 성장된 반도체 결정으로 이루어지는 반도체 기재로서, 상기 기판은 사파이어, SiC, Si, 스피넬, ZnO, GaAs 또는 NGO로 형성된 결정 기판이고, 상기 기판의 결정 성장면은 반도체 결정 성장 전에 요철면(concavo-convex surface)을 갖도록 형성되고, 상기 반도체 결정층은 Alx Ga1-x-y Iny N(0 ≤x ≤1, 0 ≤y ≤1)에 의해 정의되는 GaN 그룹 반도체 결정층이며, 상기 요철면의 오목부 상에 저 전위(dislocation; 轉位) 영역이 형성되는 것을 특징으로 하는 것이다.
이 경우, 상기 반도체 결정은 InGaAlN인 것이 바람직하다.
상기 기판의 결정 성장면의 볼록부를, 평행한 스트라이프 형상으로 이루어지는 볼록부로 하는 것이 바람직하다.
또한, 상기 반도체 결정은 InGaAlN이고, 또 스트라이프의 길이 방향이 상기 InGaAlN 결정의 (1-100)면과 평행한 스트라이프로 하는 것이 보다 바람직하다.
본 발명에 따른 보다 구체적인 반도체 기재는, 기판과 이 기판 상에 기상 성장된 반도체 결정으로 이루어지는 반도체 기재로서, 상기 기판의 결정 성장면이 요철면으로 되고, 상기 반도체 결정은 오로지 상기 요철면에 있어서의 볼록부의 상측부에서 결정 성장된 반도체 기재에 있어서, 상기 요철면이 성장된 반도체 결정으로 덮여 있고, 이 반도체 결정의 층과 상기 요철면에 있어서의 오목부의 사이에는 공동부(空洞部)가 형성되어 있는 것을 특징으로 하는 것이다.
또한, 상기 기판의 요철면의 오목부는 그 층으로부터는 실질적으로 결정 성장할 수 없는 마스크로 덮히고, 상기 반도체 결정은 상기 기판의 요철면의 볼록부의 상측부로부터 결정 성장한 것이라도 좋다.
또한, 상기 반도체 기재를, 기판의 결정 성장면을 요철면으로 하고, 기상 성장법에 의해 상기 요철면에 있어서의 볼록부의 상측부로부터 결정 성장됨으로써 형성된 제1 반도체 결정의 층과, 이 제1 반도체 결정의 층의 표면을 요철면으로 하고, 마찬가지로 그 볼록부의 상측부로부터 결정 성장됨으로써 형성된 제2 반도체 결정의 층으로 이루어지는 구성으로 할 수도 있다.
본 발명의 반도체 기재의 제조 방법은 기판 상에 반도체 결정을 기상 성장시킴에 있어, 미리 기판 표면에 요철면 가공을 행하고, 이어서 상기 기판에 대하여 원료 가스를 공급하여, 상기 요철면에 있어서의 볼록부의 상측부에서 결정 성장되는 반도체 결정으로 상기 기판의 요철면을 덮는 것을 특징으로 한다.
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또한, 상기 제조 방법에서는 상기 기판의 요철면의 오목부를 그 층으로부터는 실질적으로 결정 성장할 수 없는 마스크로 덮고, 이어서 상기 기판에 대하여 원료 가스를 공급하여, 상기 요철면에 있어서의 볼록부의 상측부로부터 결정 성장되는 반도체 결정으로 상기 기판의 요철면을 덮더라도 좋다.
본 발명의 반도체 결정의 제조 방법은 기판의 결정 성장면을 요철면으로 하고, 기상 성장법에 의해 오로지 상기 요철면에 있어서의 볼록부의 상측부에서 결정 성장시킴으로써 상기 요철면이 반도체 결정으로 덮이는 동시에, 이 반도체 결정의 층과 상기 요철면에 있어서의 오목부와의 사이에 공동부를 구비하는 적층체를 제작하여, 상기 공동 부분에 있어서 반도체 결정과 기판을 분리하는 것을 특징으로 하는 것이다. 이 경우, 상기 반도체 결정은 InGaAlN인 것이 바람직하다.
본 발명에 의한 반도체 결정의 제조 방법에서는 본 발명의 반도체 기재의 제조 방법과 마찬가지로, 반도체 결정을 형성하는 공정을 여러번 반복하도록 하여도 좋다. 또한, 오목부를 그 층으로부터는 실질적으로 결정 성장할 수 없는 마스크로 덮더라도 좋다.
도 1은 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도. 도면에서, 1은 기판, 11은 볼록부, 12는 오목부, 13은 공동부, 2는 반도체 결정층이다.
도 2는 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도.
도 3은 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도.
도 4는 XRC의 θ 스캐닝 데이터를 나타내는 그래프.
도 5는 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도.
도 6은 본 발명에 따른 반도체 기재의 결정 성장 상태 및 본 발명에 따른 반도체 결정의 제조 방법을 설명하기 위한 단면도. 도면에서 3은 마스크이다.
도 7은 본 발명에 따른 반도체 기재의 결정 성장 상태 및 본 발명에 따른 반도체 결정의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도.
도 9는 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도.
도 10은 본 발명에 따른 반도체 결정의 제조 방법의 다른 실시예를 설명하기 위한 단면도.
본 발명은 버퍼층 조차도 형성되지 않는 상태의 기판에 대하여 요철면을 설치함으로써, 결정 성장 당초부터 실질적으로 저전위 영역을 형성할 수 있는 측면 성장을 일으키는 토대면을 미리 제공해 두는 점에 특징을 갖는다. 기판을 이와 같이 구성하여 결정을 기상 성장시킨 경우, 성장 초기에는 기판 표면 전체에 결정 성장이 일어날 수 있지만, 성장 과정에서 볼록부의 상측부에서의 성장이 우위가 되고, 이 결과 오목부에 원재료가 확산되기 어렵게 되며, 나아가서는 볼록부의 상측부로부터 성장된 층으로 상기한 요철면이 덮히게 된다. 이 볼록부를 기점으로 한 성장에서는 C축과 수직 방향의 소위 측면 성장이 일어나, 실질적으로 저전위 영역의 형성이 마스크층 없이(종래와 같이 마스크층을 이용하지 않고서) 달성된다. 이와 같이, 기판에 요철면을 형성하는 것만으로 버퍼층 성장을 계속 실시하여 GaN층 성장을 행하는 식으로 성장을 연속해서 행할 수 있다.
또한, 오목부의 저면에 마스크를 설치하는 형태로 하면 오목부에서의 성장을 억제할 수 있기 때문에, 측면 성장의 효율이 좋아져 오목부를 덮는 데에 필요한 두께가 얇아도 된다고 하는 이점이 있다.
본 발명의 반도체 결정의 제조 방법은 상기 반도체 기재의 제조 방법과 동일한 프로세스로 반도체 결정을 성장시키는 점에 제1 특징을 갖는다. 상기한 바와 같이, 기판의 오목부에서의 결정 성장을 억제할 수 있는 결과, 기판과 반도체 결정과의 사이에 공동부가 형성되게 된다. 따라서, 기판과 반도체 결정과의 접촉 면적을 적게 할 수 있기 때문에, 격자 정수의 차이 또는 열팽창 계수의 차이에 기인하는 왜곡을 대폭 저감시키는 것이 가능해진다. 이 점이 본 발명의 반도체 결정의 제조 방법의 제2 특징이다. 이 때문에 크랙이나 균열의 발생을 억제할 수 있어, 대면적의 반도체 결정을 얻을 수 있게 된다. 아울러, 상기 왜곡은 기판과 반도체 결정의 접점 부분에 집중하기 때문에, 기판과 반도체 결정의 분리를 효율적으로 실행할 수 있다고 하는 특징도 갖는 것이다.
이하 도면을 참조하여, 본 발명의 실시예에 관해 상세히 설명한다.
도 1의 (a)∼(c), 도 6의 (a)∼(c)는 본 발명에 따른 반도체 기재의 결정 성장 상태를 설명하기 위한 단면도이다. 또한, 도 6의 (a)∼(d)는 본 발명에 따른 반도체 결정의 제조 방법을 설명하기 위한 단면도이다.
도면에 있어서, 1은 기판이며, 2는 상기 기판(1) 상에 기상 성장된 반도체 결정을 각각 나타내고 있다. 기판(1)의 결정 성장면에는 볼록부(11) 및 오목부(12)가 형성되어 있고, 상기 볼록부(11)의 상측에서 결정 성장이 행해지도록 구성되어 있다. 또한, 도 6의 형태에서는 오목부(12)는 그 층으로부터는 실질적으로 성장할 수 없는 마스크(3)로 덮어져 있다.
본 발명에서 말하는 기판은 각종 반도체 결정층을 성장시키기 위한 베이스가 되는 기판으로, 격자 정합을 위한 버퍼층 등도 아직 형성되어 있지 않은 상태인 것을 말한다. 이러한 기판으로서는 사파이어(C면, A면, R면), SiC(6H, 4H, 3C), GaN, Si, 스피넬, ZnO, GaAs, NGO 등을 이용할 수 있지만, 발명의 목적에 대응하는 것이면 이 밖의 재료를 이용하더라도 좋다. 또한 이들 기판으로부터 제거된 것을 이용하더라도 좋다.
기판(1) 상에 성장되는 반도체 결정으로서는 여러 가지 반도체 재료를 이용할 수 있고, AlxGa1-x-yInyN(0 ≤X ≤1, 0 ≤y ≤1)에서는 x, y의 조성비를 변화시킨 GaN, Al0.5Ga0.5N, In0.5Ga0.5N 등을 예시할 수 있다.
그 중에서도, AlGaN 등의 Al을 함유하는 반도체 재료의 경우, 종래의 마스크 방식에서는 SiO2 마스크층 상에 성장한다고 하는 문제가 있었지만, 본 발명에 의하면 마스크 없게 함에 따라 이러한 문제가 해소되기 때문에, 종래에 할 수 없었던 AlGaN의 측면 성장이 가능하게 되어 저전위에서 고품질 막의 성장이 기판 바로 위에서 가능하게 된다. 이 때문에 자외선 발광 소자 등에서 문제가 되는 GaN층에 의한 빛의 흡수가 없어져 응용상 특히 적합하다.
기판(1)의 결정 성장면에 형성되는 볼록부(11)는 그 상측부에서 결정 성장이 행해지는 형상으로 하면 유효하다. 「상측부에서 결정 성장이 행하여진다」란, 볼록부(11)의 정상점 내지 정상면 및 그 근방에서의 결정 성장이 우세하게 행해질 수 있는 상태를 말하며, 성장 초기에는 오목부에서의 성장이 생기더라도 좋지만 최종적으로는 볼록부(11)의 결정 성장이 우세하게 되는 것을 가리킨다. 즉 상측부를 기점으로 한 측면 성장에 의해 저전위 영역이 형성되면, 종래의 마스크가 필요한 ELO와 동일한 효과가 있다. 이것이 본 발명에서는 마스크 없이 성장 가능하다는 것이 특징이다.
또한, 도 6∼도 10에 도시하는 형태에 있어서, 오목부(12) 상에 제작하는 마스크(3)는 그 층으로부터는 실질적으로 결정 성장할 수 없는 작용을 하고 있으면 된다. 「그 층으로부터는 실질적으로 성장할 수 없다」란 결정 성장이 생기기 어려운 상태를 말하며, 성장 초기에는 오목부 마스크 상에서의 성장이 생겨도 되지만 최종적으로는 볼록부(11)의 결정 성장이 우세하게 되는 것을 가리킨다.
즉 상측부를 기점으로 한 측면 성장에 의해 저전위 밀도 영역이 형성되면, 종래의 마스크가 필요한 ELO와 동일한 효과가 있다. 이것이 본 발명에서는 기판의 가공만으로, 결정 성장 1회로 저전위 밀도 영역을 형성할 수 있는 점에 특징이 있다.
도 1 ∼ 도 3, 도 6 ∼ 도 8은 볼록부(11)를 스트라이프형으로 형성한 것의 횡단면도이다. 우선, 도 1, 도 6에서는 도 1의 (a), 도 6의 (a)에 도시한 바와 같이, 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 깊은 기판(1)을 이용하는 경우를 예시하고 있다. 이 경우 원료 가스가 오목부(12) 및 그 근방에 충분히 이르지 않게 된다. 또한, 도 6에 도시하는 형태에 있어서는 오목부(12)에 마스크(3)를 실시하고 있기 때문에, 볼록부(11)의 상측부에서밖에 결정 성장이 발생하지 않는다. 도 1의 (b), 도 6의 (b)에 있어서, 20은 상기 결정 성장 시작시의 결정 단위를 나타내고 있다. 이러한 상황하에서, 결정 성장이 계속되면 볼록부(11)의 상측부를 기점으로 하여 가로 방향으로 성장된 막이 이어져, 이윽고 도 1의 (c), 도 6의 (c)와 같이 오목부에 공동부(13)를 남긴 채로, 기판(1)의 요철면을 덮게 된다. 이 경우, 가로 방향으로 성장한 부분, 즉 오목부(12) 상부에는 저전위 영역이 형성되어 제작된 막의 고품질화를 도모할 수 있다.
본 발명의 반도체 결정의 제조 방법은 도 1의 (c), 도 2의 (c), 도 6의 (c), 도 7의 (c)에 도시한 바와 같은 본 발명의 반도체 기재(즉, 기판(1)과 반도체 결정(2)으로 이루어져 양자간에 공동부(13)를 구비하는 적층체)를 제작한 후, 도 6의 (d), 도 7의 (d)에 도시한 바와 같이, 공동부(13)가 존재하는 부분, 즉 기판(1)의 볼록부(11)의 부분에서, 기판(1)과 반도체 결정(2)을 분리하여, 필요로 하는 저전위화된 반도체 결정(2)을 얻는 것이다. 이 분리 방법으로서는 연마 등의 방법을 대표적으로 들 수 있지만, 반도체 결정을 꺼낼 수 있다면 특별한 한정은 없다.
도 2는 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 얕은 경우, 혹은 볼록부(11)의 폭(A)에 대하여 홈 폭(B)이 넓은 기판(1)을 이용하는 경우를 예시하고 있다(도 2의 (a) 참조). 이 경우, 원료 가스는 오목부(12) 및 그 근방에까지 도달할 수 있기 때문에 오목부(12)에서의 성장도 일어난다. 또한, 볼록부(11)의 상측부로부터도 결정 성장이 생겨, 도 2의 (b)에 도시한 바와 같이, 볼록부(11)의 상측부와 오목부(12) 표면에, 각각 결정 단위(20, 21)가 생성되는 상태가 된다. 이러한 상황하에서, 결정 성장이 계속되면 볼록부(11)의 상측부를 기점으로 하여 가로 방향으로 성장한 막이 이어지고, 이윽고 도 2의 (c)와 같이 기판(1)의 요철면을 덮게 된다. 이 경우에도 오목부(12) 상부에는 저전위 영역이 형성되어, 제작한 막의 고품질화를 도모할 수 있다.
도 3, 도 7의 (a)∼(c)는 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 매우 얕은 경우, 혹은 볼록부(11)의 폭(A)에 대하여 홈 폭(B)이 매우 넓은 기판(1)을 이용하는 경우를 예시하고 있다(도 3의 (a), 도 7의 (a) 참조).
도 3의 형태에서는 원료 가스는 오목부(12) 및 그 근방에까지 도달할 수 있기 때문에 오목부(12)에서의 성장도 발생한다. 또한, 도 7의 형태에서는 원료 가스는 오목부(12)의 마스크(3) 위 및 그 근방에까지 도달할 수 있기 때문에 오목부(12)에서의 성장이 생길 가능성은 있다. 그러나, 볼록부 상부에서의 성장에 비해 성장 속도는 매우 느리다. 이것은 마스크(3) 상에 도달한 원료가 다시 가스 속으로 이탈하는 비율이 많기 때문이다.
그리고, 도 3의 (b), 도 7의 (b)에 도시한 바와 같이, 볼록부(11)의 상측부로부터도 결정 성장이 생겨, 볼록부(11)의 상측부와 오목부(12) 표면에 각각 결정 단위(20, 21)가 생성되는 상태가 된다. 이러한 상황하에서, 결정 성장이 계속되면 상측부를 기점으로 하여 가로 방향으로 성장한 막 및 오목부로부터 성장한 막이 이어지고, 이윽고 도 3의 (c), 도 7의 (c)와 같이 기판(1)의 요철면을 덮게 된다.
도 3의 형태의 경우, 오목부(12)를 기점으로 한 부분에는 저전위 영역은 형성되기 어렵지만, 볼록부(11)를 기점으로 하여 가로 방향 성장한 부분에는 저전위 영역이 형성되어, 제작한 막 전체에서 보면 고품질화가 도모될 수 있다. 또한, 도 7의 형태의 경우도, 볼록부(11)를 기점으로 하여 가로 방향 성장한 부분이 도 1의 예에 비해서 많기 때문에, 저전위 영역의 비율이 많아, 제작한 막 전체에서 보면 도 1의 경우에 비해서 고품질화를 도모할 수 있게 된다.
오목부의 폭이 넓고, 전위가 C축 방향으로 신장하는 형태인 경우에는 오목부 상부에 형성되는 저전위 영역이 넓어진다. 이러한 경우는 발광 소자의 발광부와의 위치 맞춤이나, 수광 소자의 수광부와의 위치 맞춤을 행하기 쉬워 유리하다.
종래의 ELO에서도 저전위 영역을 넓게 하는 것은 가능하지만 층을 두껍게 할 필요가 있고, 그 경우에는 휘어짐의 발생 때문에, 예컨대 프로세스의 포토리소그래피 공정이 곤란하게 된다.
본 발명에서는 특히, 오목부에 마스크를 형성하는 형태를 취하면, 넓은 저전위 영역의 형성이 박막으로 가능해진다. 이 결과, 휘어짐의 발생을 억제하는 것이 가능하게 되어, 대면적의 반도체 소자(예컨대, 수광 소자 등)을 작성하는 경우, 포토리소그래피 공정에서도 휘어짐에 기인하는 문제의 발생을 억제하는 것이 가능해져, 종래에 비하여 암전류가 낮고 응답 속도가 빠르게 되는 등, 특성이 향상된 소자를 얻을 수 있다.
본 발명에 의한 반도체 결정의 제조 방법에서는 상기한 바와 같은 식으로 적층체를 제작하면, 도 7의 (d)에 도시한 바와 같이, 공동부(13)가 존재하는 부분, 즉 기판(1)의 볼록부(11)의 부분에서 기판(1)과 반도체 결정(2)을 분리함으로써, 필요로 하는 저전위화된 반도체 결정(2)을 얻을 수 있다.
본 발명에 있어서는 이러한 볼록부(11)라면 특별히 제한 없이 각종 형상을 채용할 수 있다.
구체적으로는, 상술한 바와 같은 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 깊은 경우, 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 얕은 경우, 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 매우 얕은 경우, 혹은 볼록부(11)의 폭(A)에 대하여 홈 폭(B)이 매우 넓은 경우 등 여러 가지 조합을 사용할 수 있다. 특히 홈 폭(B)에 대하여 홈 깊이(볼록부 높이)(h)가 깊은 경우, 도 1과 같이 오목부 표면에 마스크가 없더라도, 기상 성장시에 원료 가스가 실질적으로 밑바닥까지 확산할 수 없기 때문에 원료가 효율적으로 볼록부(11) 상부의 성장에 기여하는 점에서 바람직하다. 또한 볼록부(11)의 폭(A)에 대하여 홈 폭(B)이 넓은 경우, 가로 방향 성장의 영역이 많아져 저전위 영역이 넓게 형성되는 점에서 바람직하다.
사파이어 기판으로부터의 전위가 똑바로 신장하는 성장 모드인 경우, 볼록부가 차지하는 비율이 적고, 폭은 가늘게 할수록 전위의 수가 감소하기 때문에 유리하다. 볼록부가 차지하는 면적은 50% 이하이면 좋지만, 바람직하게는 40% 이하, 더욱 바람직하게는 30% 이하이다. 볼록부의 폭은 가늘수록 효과가 올라가기 때문에, 5 ㎛ 이하로 하면 좋고, 바람직하게는 2 ㎛ 이하, 더욱 바람직하게는 0 < 볼록부 < 1 ㎛이다.
볼록부의 폭이 가는 경우, 오목부를 덮어 평탄하게 될 때까지의 두께가 얇아도 되는 이점이 있다. 이 경우 성장시키는 두께가 얇기 때문에 열팽창 계수의 차에 의해 발생하는 휘어짐의 문제를 해소할 수 있다. 볼록부의 폭이 가늘고 볼록부가 차지하는 면적이 적은 경우, 상기 효과에 전위가 적어지는 효과가 더해져 더욱 좋은 결과를 얻을 수 있다. 또한, 홈 깊이(볼록부 높이)는 본 발명의 효과가 나오는 범위 내에서 적절하게 선택하면 된다.
이러한 요철면의 형성 형태로서는 섬 모양의 점재형(点在型)의 볼록부, 스트라이프형의 볼록 라인의 볼록부, 격자형의 볼록부, 이들을 형성하는 선이 곡선인 볼록부 등을 예시할 수 있다.
이들 볼록부 형태 중에서도 스트라이프형의 볼록 라인을 설치하는 형태의 것은 그 제작 공정을 간략화할 수 있는 동시에, 규칙적인 패턴이 제작이 용이하다는 점에서 바람직하다. 스트라이프의 길이 방향은 임의로 하여도 좋지만, 기판 상에 성장시키는 재료를 GaN으로 하고, GaN계 재료의 <1-100> 방향으로 한 경우, {1-101}면 등의 경사 패싯(facet)이 형성되기 어렵기 때문에 가로 방향 성장(측면 성장)이 빨라진다. 이 결과 요철면을 덮는 것이 빠르게 되는 점에서 특히 바람직하다.
{1-101}면 등의 경사 패싯이 형성되는 성장 조건(예컨대, 성장 온도가 낮은 경우나, H2 농도가 높은 경우 등)에서 성장을 행한 경우, 볼록부에서는 기판으로부터의 관통 전위가 처음에는 곧 바로 신장하지만(사파이어 C면 기판인 경우는 C축 방향), 패싯면에서 구부러져 오목부 중앙에서 합체되는 경우가 있다, 이 경우에는 저전위 영역은 볼록부 상부가 된다. 그 후, 가스 분위기, 성장 온도 등을 변경하여, 측면 성장을 촉진시키면, C면이 덮인 평탄한 막을 얻을 수 있게 된다. 따라서, 스트라이프 방향을 <11-20> 방향으로 한 경우에도, 성장 조건의 선택에 의해 상기와 같은 방법이 되는 것은 분명하다.
오목부(12) 상에 형성하는 마스크(3)로서는 그 층으로부터는 실질적으로 성장할 수 없도록 하고 있으면 되고, SiO2, SiNx, TiO2, ZrO2 등을 이용할 수 있다. 또한 이들 재료의 적층 구조로 하는 것도 가능하다. 본 발명에 의한 반도체 결정의 제조 방법에서는, 오목부(12)에 마스크(3)를 형성한 예로 설명하고 있지만, 마스크(3)를 형성하지 않고 요철 형상만의 기판을 이용하더라도 좋다.
도 1, 도 6에 도시하는 실시예와 같이, 공동부(13)를 남긴 채로 기판(1)의 요철면을 매립하고, 이어서 그 위에 발광부를 성장하여 발광 소자를 제작한 경우, 공동부와 반도체 계면의 굴절율의 차이가 커질 수 있다. 그 결과 발광부 하측을 향한 빛이 이 계면에서 반사되는 비율이 증가한다. 예컨대 LED를 사파이어 기판면을 아래쪽으로 하여 다이본드를 행한 경우는 상측으로 꺼낼 수 있는 광량이 증가하기 때문에 바람직하다.
또한, 공동부(13)를 남긴 채로 매립하면 기판(1)과 그 위에 성장하는 반도체층과의 접촉 면적을 작게 할 수 있기 때문에, 반도체 중에 격자 정수의 차이나 열팽창 계수의 차이에 기인하는 왜곡을 저감할 수 있는 면에서 바람직하다. 이 왜곡의 저감은 사파이어 상에 GaN계 재료를 두껍게 성장했을 때에 발생하는 휘어짐을 저감시키는 효과가 있다. 특히 종래의 방법에서는 Si 기판 상에 GaN계 재료를 결정 성장할 때에 열팽창 계수의 차에 기인한 휘어짐이나 크랙이 발생하여 양질의 결정 성장을 행할 수 없는 문제가 있었지만, 본 발명에 의한 왜곡 저감에 의해 이 문제를 해소할 수 있다.
또한 기판(1)과 그 위에 성장하는 반도체층(2)과의 접촉 면적을 작게 할 수 있음을 이용하면, 반도체층(2)을 두껍게 성장해 나간 경우 작은 접점부에 응력이 집중하여, 이 부분에서 기판(1)과 반도체층(2)의 분리가 가능하게 된다. 이것을 응용함으로써 GaN 등의 기판을 제작할 수 있게 된다.
본 발명에 따른 반도체 결정의 제조 방법에 의하면, 도 6의 (c), 도 7의 (c), 도 10에 도시한 바와 같이, 기판(1)과 반도체 결정(2)과의 사이에 공동부(13)가 있고, 양자의 접촉 면적을 작게 할 수 있기 때문에, 반도체 결정(2) 중에 있어서의 격자 정수의 차이나 열팽창 계수의 차이에 기인하는 왜곡을 저감할 수 있다. 이 왜곡의 저감은 기판(1)으로서 사파이어를 채용하고, 그 위에 반도체 결정(2)으로서의 GaN계 재료를 두껍게 성장한 경우에 현저히 발생하는 휘어짐을 저감시키는 효과가 있다. 특히, 종래의 방법에서는 기판 상에 GaN계 재료를 결정 성장할 때에 열팽창 계수의 차이에 기인한 휘어짐이나 크랙이 발생하여 양질의 결정 성장을 행할 수 없는 문제가 있었지만, 공동부(13)의 개재에 의한 왜곡 저감 효과에 의해 이 문제를 저감할 수 있다.
본 발명에 의한 반도체 결정의 제조 방법에서는 상기한 바와 같이 기판(1)과 그 위에 성장하는 반도체 결정(2)과의 접촉 면적을 작게 할 수 있음을 이용하면, 막 두께를 10 ㎛ 이상, 바람직하게는 100 ㎛ 이상이 될 때까지 성장한 경우는 작은 접점부에 응력이 집중하는 결과, 이 부분에서 기판(1)과 반도체 결정(2)과의 분리가 용이하게 된다. 이렇게 해서 GaN 등의 기판을 제작할 수 있게 된다.
이상, 기판(1) 위에 반도체층(2)을 1층만 성장하는 경우에 관해서 설명하였지만, 전위 결함을 보다 적게 하기 위해서, 동일한 공정을 2회 반복하도록 하더라도 좋다. 즉, 도 5, 도 8, 도 9에 도시한 바와 같이, 상기와 같은 방법으로 기판(1)의 요철면을 덮도록 제1 반도체 결정의 층(제1 반도체층)(2a)의 결정 성장을 행한 후에, 상기 제1 반도체층(2a)의 표면을 요철면으로 하는 가공을 실시하고, 그 위에 기상 성장에 의해 제1 반도체층(2a)의 볼록부의 상측부에서 결정 성장하도록 하여 제2 반도체 결정의 층(제2 반도체층)(2b)을 형성할 수도 있다. 이 경우, 특히 기판(1)의 볼록부(11)와 상기 제1 반도체층(2a)에 형성하는 볼록부(11a)의 위치를 변이하는 형태로 하면(즉, 제1 반도체층(2a)의 오목부를 기판으로부터 전위가 전파된 영역 상에 형성하면), 제2 반도체층(2b)에는 전위가 전파하지 않게 된다. 즉, 이러한 구성으로 하면, 제2 반도체층(2b) 전역을 저전위 영역으로 할 수 있어, 보다 고품질의 반도체 결정의 층을 갖는 반도체 기재를 얻을 수 있는 것이다. 또한, 그 후, 이러한 적층체(반도체 기재)로부터 도 10에 도시한 바와 같이 반도체 결정(2)(제2 반도체층(2b))을 공동부(13)의 존재 부분에서 분리함으로써, 필요로 하는 반도체 결정(2)을 꺼낼 수 있다.
또한, 제1 반도체층 중의 전위가 전파한 부분에 SiO2 등의 마스크를 설치하여 전파를 막는 방법을 이용할 수 있다. 즉, 제2 반도체층의 성장을 위해 종래 보고되고 있는 ELO 기술을 이용하더라도 좋다. 이 경우도, 제1 반도체층의 형성에 본 발명을 이용하고 있기 때문에, ELO만으로 구성하는 경우에 비하여 박막으로 끝나며, 공정이 적어지는 등의 효과가 있는 것은 분명하다.
또한, 제2 반도체층(2b)의 표면을 요철면으로 하고, 그 위에 마찬가지로 기상 성장법에 의해 형성되는 제3 반도체 결정의 층(제3 반도체층)을 형성하도록 하더라도 좋다. 혹은, 유사한 공정을 반복하여 복수의 반도체층을 다중적으로 형성하도록 하더라도 좋다. 이러한 구성으로 하면, 상술한 바와 같은 상하 사이의 볼록부의 위치 조정을 의도적으로 행하지 않아도 층을 중첩할 때마다 전파하는 전위를 점차 감소시킬 수 있어, 최종적으로 성장되는 반도체 기재 및 이 반도체 기재에서 분리되는 반도체 결정을 보다 고품질화할 수 있다.
볼록부의 형성은, 예컨대 통상의 포토리소그래피 기술을 사용하여 볼록부 형상에 따라서 패턴화하고, RIE 기술 등을 사용하여 에칭 가공을 행함으로써 제작할 수 있다.
기판 상에 반도체층의 결정 성장을 행하는 방법은 HVPE, MOCVD, MBE법 등이 좋다. 후막(厚膜)을 제작하는 경우는 HVPE법이 바람직하지만, 박막을 형성하는 경우는 MOCVD법이 바람직하다.
기판 상에 반도체층의 결정 성장을 실시할 때의 성장 조건(가스 종류, 성장 압력, 성장 온도 등)은 본 발명의 효과가 나오는 범위 이내라면, 목적에 따라 구별지어 쓰면 된다.
실시예 1
C면 사파이어 기판 상에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 4 ㎛, 스트라이프 방위: 스트라이프 신장 방향이 사파이어 기판의 <11-20> 방향)을 행하고, RIE(Reactive Ion Etching) 장치로 5 ㎛ 깊이까지 단면 사각형 형태로 에칭했다. 상기 패터닝의 폭 2 ㎛는 볼록부의 폭에 대응하는 것이며, 따라서 오목부의 폭(= 주기 ­볼록부의 폭)은 2 ㎛, 이 때의 오목부 단면의 종횡비(깊이/오목부의 폭)은 2.5이다. 포토레지스트를 제거한 후, MOVPE 장치에 기판을 장착했다. 그 후, 수소 분위기 하에서 1100℃까지 온도를 올려 열적 에칭을 행했다. 그 후 온도를 500℃ 까지 내리고, III족 원료로서 TMG(이하 TMG)를, N 원료로서 암모니아를 흘려, GaN 저온 버퍼층을 성장했다. 이어서 온도를 1000℃로 올리고 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되어 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛에 상당하는 시간으로 했다.
성장 후의 단면을 관찰하면 기판 오목부에 약간의 성장의 흔적은 보이지만, 도 1의 (c)에 도시한 바와 같이 오목부에 공동부(13)를 남긴 채로 요철부를 덮어 평탄하게 된 GaN막을 얻을 수 있었다.
비교를 위해, 통상의 C면 사파이어 기판 상에 동일한 성장 조건으로 성막한 GaN층과, 동일한 패턴의 SiO2 마스크를 사용하여 ELO 성장한 GaN막(마스크법에 의한 종래 ELO 샘플)을 준비했다.
평가는 InGaN(InN 혼합 결정비 = 0.2, 100 nm 두께)를 계속하여 성장하여 나타나는 피트(전위에 대응하고 있음)를 카운트하여 전위 밀도로 하였다. 캐리어 밀도는 홀 효과 측정으로 평가하고, 결정 축의 흔들림은 XRC의 ￠ 스캔으로 평가하였다. 평가 결과를 표 1, 도 4에 나타낸다.
샘플 전위 밀도 캐리어 밀도 XRC 의 FWHM
실시예 샘플 4 ×107 cm-2 1 ×1016 cm-3 170 sec
종래 ELO 샘플 4 ×107 cm-2 5 ×1017 cm-3 200-400 sec
통상 GaN 2 ×109 cm-2 1 ×1016 cm-3 220 sec
실시예의 샘플에서는 전위 밀도의 저감이 종래 ELO와 같은 정도로 도모되고 있음을 알 수 있다. 한편, 캐리어 농도는 통상 GaN 성장과 같은 정도였다. 또한 XRC의 FWHM은 170 sec로 가장 작고, 종합적으로 보아 고품질의 막이라고 할 수 있다.
도 4의 XRC의 ￠ 스캐닝 데이터로부터도, SiO2 마스크를 사용한 ELO 성장에 의한 GaN막과 같이, 측면 성장 방향 부근에서 강해지는 결정축의 흔들림이 없는 고품질의 결정임이 확인되었다.
실시예 2
실시예 1 중, 요철부의 형상을 다음과 같은 식으로 변경한 것 이외에는 동일하게 하였다.
(폭: 2 ㎛, 주기: 4 ㎛, 스트라이프 방위: 사파이어 기판의 <11-20>)을 행하고, RIE(Reactive Ion Etching) 장치로 1 ㎛ 깊이까지 단면 사각형 형태로 에칭했 다. 이 때의 종횡비는 0.25였다.
성장 후의 단면을 관찰하면, 도 2의 (c)에 도시한 바와 같이, 요철부가 매립되는 동시에, 오목부(12)에 상당하는 부분이 공동부(13) 및 그 밑바닥의 GaN막(21)으로 대체된 성장으로 되어 있음이 판명되었다.
이 막을 평가하기 위해서 InGaN(InN 혼합 결정비 = 0.2, 100 nm 두께)를 계속하여 성장하고, 전술한 것과 같이 나타나는 피트를 관찰한 바, 볼록부 상부에는 전위에 대응한 피트가 다수 보였지만, 볼록부의 상측부를 기점으로 하여 가로 방향으로 성장한 부분에서 볼 수 있는 피트는 적고, 전위 밀도는 실시예 1과 마찬가지로 4 ×107 cm-2였다.
실시예 3
실시예 1 중 요철부의 형상을 다음과 같이 변경한 것 및 요철부 상에 성장시키는 두께를 1 ㎛로 한 것 이외에는 동일하게 하였다.
(폭: 0.5 ㎛, 주기: 1 ㎛, 스트라이프 방위: 사파이어 기판의 <11-20>)을 행하고, RIE 장치로 1.0 ㎛ 깊이까지 단면 사각형 형태로 에칭하였다.
성장 후의 단면을 관찰하면, 요철부가 매립되어 있고, 표면은 평탄하게 되어 있었다. 이와 같이 폭·주기를 짧게 함으로써, 1 ㎛ 두께의 시점에서 이미 평탄하게 되어 있는 막을 얻을 수 있다. 이 막을 평가하기 위해서, 상기 실시예와 같이, InGaN(InN 혼합 결정비 = 0.2, 100 nm 두께)를 계속 성장하여 피트를 관찰한 바, 볼록부 상부에는 전위에 대응한 피트가 다수 보였지만, 볼록부의 상측부를 기점으로 하여 가로 방향으로 성장한 부분에서 볼 수 있는 피트는 적고, 전위 밀도는 실시예 1과 마찬가지로 4 ×107 cm-2였다.
실시예 4
실시예 1 중 요철부의 형상을 다음과 같이 변경한 것 이외에는 동일하게 하였다.
(폭: 0.3 ㎛, 주기: 3 ㎛, 스트라이프 방향: 사파이어 기판의 <11-20>)을 행하고, RIE 장치로 3.0 ㎛의 깊이까지 단면 사각형 형태로 에칭하였다.
성장 후의 단면을 관찰하면, 요철부가 매립되어 있고, 최외측 표면은 평탄하게되어 있었다. 이 막을 평가하기 위해서 InGaN(InN 혼합 결정비 = 0.2, 100 nm 두께)를 계속 성장하여 전술한 바와 같이 나타나는 피트를 관찰했다.
볼록부 상부에는 전위에 대응한 피트가 보이지만 수가 매우 저감되어 있었다. 볼록부의 상측부를 기점으로 하여 가로 방향으로 성장한 부분에서 볼 수 있는 피트는 적었다. 한편 오목부 중앙에는 피트가 일부 보였다. 이 막의 전위 밀도는 2 ×106 cm-2로 실시예 1, 2 또는 통상의 GaN 성장과 비교하여 상당히 저감되어 있었다. 이것은 볼록부가 차지하는 면적이 적어져서 전위가 전파하는 수가 감소했음에 기인한다고 생각된다.
실시예 5
실시예 1에서 얻어진 막에 연속하여 n형 AlGaN 클래드층, lnGaN 발광층, p형 AlGaN 클래드층, p형 GaN 컨택트층을 순서대로 형성하여, 발광 파장 370 nm의 자외선 LED 웨이퍼를 제작 하였다.
그 후, 전극 형성 및 소자 분리를 행하여 LED 소자로 했다. 웨이퍼 전체에서 채취된 LED 칩의 출력의 평균치와 역전류 특성을 평가 하였다. 비교 대상은 종래의 ELO 기술을 사용하여 상기 구조를 제작한 자외선 LED 칩과 통상의 사파이어 기판을 사용하여 상기 구조를 제작한 자외선 LED 칩이다. 이들의 평가 결과를 표 2에 나타낸다.
샘플 출력 (20 mA) -10 V 인가시의 누설 전류
실시예 샘플 1.7 mW 10 nA
종래 ELO 샘플 1.5 mW 50 nA
통상 GaN 0.9 mW 1 ㎂
표 2에 도시한 바와 같이 본 발명을 이용하여 제작한 샘플에서는 종래예에 비하여 출력이 높고, 누설 전류가 적은 고품질의 LED를 제작할 수 있음을 알았다.
실시예 6
실시예 1 중 반도체층 성장시에 트리메틸알루미늄(TMA)을 추가한 것 이외에는 동일하게 하였다.
그 결과, AlGaN(A1 조성 0.2)의 막이 오목부에 공동을 남기고, 요철부를 덮는 막이 평탄하게 성장되어 있었다. 오목부 상부의 볼록부의 상측부를 기점으로 하여 가로 방향으로 성장한 부분에서 볼 수 있는 피트는 적었다. 이에 따라 종래의 ELO 기술에서는 할 수 없었던 AlGaN막의 고품질화(저전위 밀도화)가 본 발명을 이용하여 가능함을 확인하였다.
실시예 7
다음에 GaN을 기판으로서 이용한 예를 나타낸다. GaN 기판 상에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 4 ㎛, 스트라이프 방위: GaN 기판의 <1-100>)을 행하고, RIE 장치로 5 ㎛ 깊이까지 단면 사각형 형태로 에칭 하였다. 이 때의 종횡비는 2.5였다. 포토레지스트를 제거한 후, MOVPE 장치에 기판을 장착했다. 그 후, 질소, 수소, 암모니아 혼합 분위기 하에서 1000℃까지 온도를 올렸다. 그 후, 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되어 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛에 상당하는 시간으로 했다.
성장 후의 단면을 관찰하면 기판 오목부로의 성장 및 볼록부 측면으로의 성장이 보이지만, 도 5에 도시한 바와 같이 공동부를 남긴 채로 요철부를 덮어 평탄하게 된 GaN막을 얻을 수 있었다. 이어서 얻어진 막의 피트의 평가를 했다. 기판으로서 이용한 GaN의 피트 밀도는 2 ×105 cm-2였지만, 본 실시예의 성장을 행하면 볼록부 상부에서 1 ×105 cm-2, 오목부 상부에서 5 ×103 cm-2로 피트가 감소하고 있음을 알 수 있었다. 이와 같이 이미 전위가 적은 기판에 대하여도 한층 더 전위 밀도 저감 효과가 있음이 확인되었다.
실시예 8
실시예 1에서 제작한 GaN 결정을 제1 반도체층으로 하고, 그 위에 제2 반도체층을 성장시켰다. 우선 GaN 결정(제1 반도체층)에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 4 ㎛, 스트라이프 방위: GaN 기판의 <1-100>)을 행하고, RIE 장치로 2 ㎛깊이까지 단면 사각형 형태로 에칭하였다. 이 때의 패터닝은 기판 볼록부 위에 제1 반도체층의 오목부가 오는 식의 배치로 했다. 이 때의 종횡비는 1이었다. 포토레지스트를 제거한 후, MOVPE 장치에 기판을 장착했다. 그 후, 질소, 수소, 암모니아 혼합 분위기 하에서 1000℃까지 온도를 올렸다. 그 후, 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되고 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛에 상당하는 시간으로 했다.
성장 후의 단면을 관찰하면 기판 오목부로의 성장 및 볼록부 측면으로의 성장이 보이지만, 공동부를 남긴 채로 요철부를 덮어 평탄하게 된 GaN막을 얻을 수 있었다. 이어서 얻어진 막의 피트를 평가한 바, 8 ×105 cm-2로 피트가 감소하고 있음을 알았다. 이와 같이 본 실시예를 반복함으로써 한층 더 전위 밀도 저감 효과가 있음이 확인되었다.
실시예 9
C면 사파이어 기판 상에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 6 ㎛, 스트라이프 방위: 스트라이프 신장 방향이 사파이어 기판의 <11-20> 방향)을 행하고, RIE 장치로 2 ㎛ 깊이까지 단면 사각형 형태로 에칭하였다. 이어서 기판 전면에 SiO2막을 0.1 ㎛ 퇴적하고, 그 후 리프트오프 공정에 의해 포토레지스트 및 그 위에 퇴적된 SiO2막을 제거했다. 이와 같이 하여 기판 오목부에 마스크층을 형성하였다. 그 후, MOVPE 장치에 기판을 장착하고, 수소 분위기 하에서 1100℃까지 온도를 올려 열적 에칭을 행하였다. 그 후 온도를 500℃까지 내리고, III족 원료로서 TMG를, N 원료로서 암모니아를 흘려 GaN 저온 버퍼층을 성장했다. 이어서 온도를 1000℃로 올리고, 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 기판 상에 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되어 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛에 상당하는 시간으로 했다.
성장 후의 단면을 관찰하면 기판 오목부 마스크 상에 약간의 성장 흔적은 보이지만, 도 7의 (c)에 도시한 바와 같이 오목부에 공동부(13)를 남긴 채로 요철부를 덮어 평탄하게 된 GaN막을 얻을 수 있었다.
비교를 위해 종래의 ELO법으로도 같은 식의 검토를 했다. 본 실시예에서 행한 요철의 폭·주기에 상당하는 SiO2 마스크(즉, 마스크 폭이 4 ㎛, 주기 6 ㎛)를 형성하여, 통상의 GaN 성장에 있어서의 두께 4 ㎛의 성장에 상당하는 시간에서의 성장을 했다. 얻어진 샘플의 단면을 관찰한 바, SiO2 마스크 상에서 측면 방향으로 성장이 생겨 합체가 보이지만, 아직 평탄하게 되어 있지 않음을 알았다. 그래서, 표면이 평탄하게 되기 위한 성장 시간을 조사한 바, 통상의 GaN 성장에 있어서의 두께 10 ㎛의 성장에 상당하는 시간이 필요함을 알 수 있었다. 또한, 그 경우, 결정층의 표면은 평탄하게 되고 있었지만, 그 후막화에 따라서, 얻어진 웨이퍼에는 큰 휘어짐이 발생하고 있었다.
본 실시예에서의 비교에서도 알 수 있듯이, 본 발명을 이용함으로써, 측면 성장을 행하는 오목부의 폭이 넓은 경우라도 박막으로 평탄한 면을 얻을 수 있다.
실시예 10
다음에 GaN을 기판으로서 이용한 예를 나타낸다. GaN 기판 상에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 6 ㎛, 스트라이프 방위: GaN 기판의 <1-100>)을 행하고, RIE 장치로 2 ㎛의 깊이까지 단면 사각형 형태로 에칭하였다. 이어서 기판 전면에 SiO2막을 0.1 ㎛ 두께로 퇴적하고, 그 후 리프트오프 공정에 의해 포토레지스트 및 그 위에 퇴적된 SiO2막을 제거했다. 이와 같이 가공한 GaN 기판을 MOVPE 장치에 장착하여, 질소, 수소, 암모니아 혼합 분위기 하에서 1000℃까지 온도를 올렸다. 그 후, 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되어 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛에 상당하는 시간으로 했다.
성장 후의 단면을 관찰하면 기판 오목부 마스크 상에 약간의 성장의 흔적, 볼록부 측면으로의 성장이 보이지만, 도 8에 도시한 바와 같이 공동부를 남긴 채로 요철부를 덮고, 평탄하게 된 GaN막을 얻을 수 있었다. 이어서 얻어진 막의 피트를 평가했다. 기판으로서 이용한 GaN의 피트 밀도는 2 ×105 cm-2이지만, 본 실시예의 성장을 실행하면 볼록부 상부에서 1 ×105 cm-2, 오목부 상부에서 5 ×103 cm-2로 피트가 감소하고 있음을 알 수 있었다. 이와 같이 이미 전위가 적은 기판에 대하여도 한층 더 전위 밀도 저감의 효과가 있음이 확인되었다.
실시예 11
실시예 9에서 제작한 GaN 결정을 제1 반도체층으로 하고, 그 위에 제2 반도체층을 성장시켰다. 우선 GaN 결정(제1 반도체층)에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 6 ㎛, 스트라이프 방위: GaN 기판의 <1-100>)을 행하고, RIE 장치로 2 ㎛ 깊이까지 단면 사각형 형태로 에칭하였다. 이 때의 패터닝은 기판 볼록부 위에 제1 반도체층의 오목부가 오는 식의 배치로 하였다. 이어서 기판 전면에 SiO2막을 0.1 ㎛ 두께로 퇴적하고, 그 후 리프트오프 공정에 의해 포토레지스트 및 그 위에 퇴적된 SiO2막을 제거했다. 이러한 가공 후 MOVPE 장치에 기판을 장착하여, 질소, 수소, 암모니아 혼합 분위기 하에서 1000℃까지 온도를 올렸다. 그 후, 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되어 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛에 상당하는 시간으로 했다.
성장 후의 단면을 관찰하면 기판 오목부 마스크 상에 약간의 성장 흔적 및 볼록부 측면으로의 성장이 보이지만, 도 4에 도시한 바와 같이 공동부를 남긴 채로 요철부를 덮고 평탄하게 된 GaN막을 얻을 수 있었다. 이어서 얻어진 막의 피트를 평가한 바 8 ×105 cm-2로 피트가 감소하고 있음을 알았다. 이와 같이 본 실시예를 반복함으로써 한층 더 전위 밀도 저감 효과가 있음을 확인할 수 있었다.
또한, 본 실시예에서는 제1 반도체층의 오목부에 SiO2막을 형성했지만, SiO2막을 형성하지 않은 경우라도 제2 반도체층의 두께를 6 ㎛로 함으로써 같은 결과를 얻을 수 있었다.
실시예 12
상기 실시예 9와 완전히 같은 순서로, 기판 오목부에 마스크층을 실시하고, GaN 저온 버퍼층을 성장시킨 후, 온도를 1000℃로 올리고 원료로서 TMG ·암모니아를, 도펀트로서 실란을 10 h흘려, n형 GaN층을 30 ㎛ 성장했다.
얻어진 GaN 결정을 관찰한 바, 약간 휘어짐의 발생이 있지만 크랙이나 깨어짐이 없이 경면(鏡面)인 것을 얻을 수 있었다. 이어서 성장 후의 단면을 관찰하면, 기판 오목부 마스크 상에 약간의 성장의 흔적은 보이지만, 도 7의 (c)에 도시한 바와 같이 오목부에 공동부(13)를 남긴 채로 기판(1)의 요철면을 덮어 평탄하게 된 GaN 결정이었다.
비교예 1, 2
비교를 위해, 통상의 C면 사파이어 기판 상에 동일한 성장 조건으로 성막한 GaN층과(비교예 1), 동일한 패턴의 SiO2 마스크를 사용하여 ELO 성장한 GaN막(비교예 2)을 준비하였다.
성장 후 장치에서 꺼낸 바, 아무 것도 실시하지 않고 성장한 샘플은 작은 파편으로 깨어져 있고 다수의 크랙이 생겨 있었다. 또 ELO 성장한 것은 균열은 없지만 큰 휘어짐과 다수의 크랙이 생겨 있음이 확인되었다.
실시예 12에서 얻어진 GaN 결정 및 비교예 2의 ELO 성장으로 얻어진 GaN 결정을 기판으로부터 분리하는 작업을 했다. 우선 GaN 결정면을 밑으로 하고 왁스로 고정했다. 그 후 사파이어 기판을 연마로 제거했다.
비교예 2의 ELO 성장한 GaN 결정은 큰 휘어짐 때문에 균일한 사파이어의 연마를 할 수 없었다. 연마 후, GaN 결정을 왁스로부터 벗겨낸 바, 실시예 1에서 제 작한 샘플은 GaN 결정을 꺼낼 수 있었지만 비교예 2의 ELO 성장한 샘플은 GaN 결정이 작은 파편으로 깨어져 버렸다.
실시예 13
도 10에 도시한 바와 같이, 실시예 12 중 사파이어 기판의 분리를 행하지 않은 GaN 결정을 제1 반도체층(2a)으로 하고, 그 위에 제2 반도체층(2)을 성장시켰다. 우선, GaN 제1 반도체층에 포토레지스트의 패터닝(폭: 2 ㎛, 주기: 6 ㎛, 스트라이프 방위: GaN 기판의 <1-100>)을 행하고, RIE 장치로 2 ㎛ 깊이까지 단면 사각형 형태로 에칭했다. 이 때의 패터닝은 제1 반도체층의 전위가 많은 부분을 오목부가 되는 식의 배치로 했다. 이어서 기판 전면에 SiO2막을 0.1 ㎛ 퇴적하고, 그 후 리프트오프 공정에 의해 포토레지스트 및 그 위에 퇴적된 SiO2막을 제거했다. 이러한 가공 후 MOVPE 장치에 기판을 장착하여, 질소, 수소, 암모니아 혼합 분위기 하에서 1000℃까지 온도를 올렸다. 그 후, 원료로서 TMG ·암모니아를, 도펀트로서 실란을 흘려 n형 GaN층을 성장했다. 그 때의 성장 시간은 통상의 요철이 실시되어 있지 않은 경우의 GaN 성장에 있어서의 4 ㎛ 두께의 성장에 상당하는 시간으로 했다. 그 후 샘플을 HVPE 장치에 옮겨 성장을 실시하여, 전체 막 두께 200 ㎛인 GaN 결정으로 만들었다.
그 후 실시예 12와 같은 방식으로 사파이어 기판을 연마 제거하여 GaN 결정을 얻었다. 성장 후 표면의 피트를 평가한 바 8 ×105 cm-2로 피트가 감소하고 있음을 알 수 있었다. 이와 같이 본 실시예를 반복함으로써 전위 밀도가 낮은 고품질의 GaN 결정을 얻을 수 있음을 확인할 수 있었다.
이상 설명한 바와 같은 본 발명의 반도체 기재 및 그 제작 방법에 따르면, 기판에 대하여 볼록부를 설치하여 놓음으로써, 마스크층 상이 아닌 부분에 저전위 영역을 형성할 수 있는 측면 성장을 할 수 있다. 따라서 마스크층을 형성함에 기인하는 문제점인 축의 미소 경사에 의한 측면 성장부의 합체 부분의 새로운 결함의 발생 문제나 자동 도핑의 문제, Al 함유 반도체 재료가 선택 성장 불가라는 문제를 해소할 수 있다. 또한, 기판에 요철면을 설치한 후에, 1회의 성장으로 버퍼층 성장으로부터 발광부 등의 반도체 결정층의 성장을 연속해서 행할 수 있기 때문에, 제조 프로세스의 간략화를 도모할 수 있다고 하는 이점이 있다.
또한, 공동부의 이용에 의한 반사율 향상이나, 잔류 왜곡의 현상 등의 효과도 있어 특성 향상, 저비용화의 면에서 매우 가치가 있는 발명이다. 특히, 오목부의 저면을 마스크로 덮는 형태에서는 오목부에서의 성장을 억제할 수 있기 때문에, 측면 성장의 효율이 좋아지는 이점이 있다.
또한, 본 발명의 반도체 결정의 제조 방법에 따르면, 기판과 결정 성장층의 접촉 면적이 적으므로 잔류 왜곡의 억제 등의 효과에 의해 대면적의 반도체 결정층의 제작이 실현된다. 따라서, 통상의 성장이나 마스크층을 형성하는 ELO의 후막 성장에서는 충분히 할 수 없었던 대면적 성장, 축의 미소 경사에 의한 측면 성장부의 합체 부분이 새로운 결함의 발생의 문제나 자동 도핑의 문제를 해소할 수 있고, 반도체 결정의 대면적화, 특성 향상, 저비용화의 면에서 매우 유용한 효과를 발휘한다.
본 출원은 일본에서 출원된 1999년 특허 출원 제072133호, 1999년 특허 출원 제335591호, 1999년 특허 출원 제336421호 및 1999년 특허 출원 제353044호를 기초로 하고 있으며, 이들 내용은 본 명세서에 전부 포함된다.

Claims (24)

  1. 기판과 상기 기판 상에 기상 성장에 의해 형성된 반도체 결정층으로 이루어진 반도체 기재(semiconductor base)로서,
    상기 기판은 사파이어, SiC, Si, 스피넬, ZnO, GaAs 또는 NGO로 형성된 결정 기판이고, 상기 기판의 결정 성장면은 반도체 결정 성장 전에 요철면(concavo-convex surface)을 갖도록 형성되고,
    상기 반도체 결정층은 Alx Ga1-x-y Iny N(0 ≤x ≤1, 0 ≤y ≤1)에 의해 정의되는 GaN 그룹 반도체 결정층이며, 상기 요철면의 오목부 상에 저 전위(dislocation; 轉位) 영역이 형성되는 것을 특징으로 하는 반도체 기재.
  2. 제1항에 있어서, 상기 반도체 결정층과 상기 요철면의 오목부의 사이에 공동부(cavity)가 형성된 것인 반도체 기재.
  3. 제2항에 있어서, 상기 기판의 요철면의 오목부는 결정이 성장할 수가 없는 마스크로 덮여져 있는 것인 반도체 기재.
  4. 제1항에 있어서, 상기 기판의 요철면의 오목부는 상기 반도체 결정층에 매립된 것인 반도체 기재.
  5. 제4항에 있어서, 상기 반도체 결정층과 상기 기판의 요철면의 오목부 사이의 공동부를 분리하는 것인 반도체 기재.
  6. 제1항에 있어서, 상기 기판의 요철면의 볼록부는, 섬 모양의 점재형 볼록부, 볼록 라인들로 이루어진 스트라이프형의 볼록부, 격자형 볼록부, 또는 곡선에 의하여 형성되는 볼록부들 중 임의의 하나의 볼록부인 것인 반도체 기재.
  7. 제6항에 있어서, 상기 기판의 요철면의 볼록부는 볼록 라인들로 이루어진 스트라이프형의 볼록부이고, 상기 볼록부의 폭은 5 ㎛ 이하인 것인 반도체 기재.
  8. 제6항에 있어서, 상기 기판의 요철면의 볼록부에 의해 점유된 영역은 50% 이하인 것인 반도체 기재.
  9. 삭제
  10. 삭제
  11. 제6항에 있어서, 상기 기판의 요철면의 볼록부는 볼록 라인들로 이루어진 스트라이프형의 볼록부이고, 상기 스트라이프의 세로 방향은 상기 GaN 그룹 반도체 결정의 <1-100> 방향이거나 또는 GaN 그룹 반도체 결정의 <11-20> 방향인 것인 반도체 기재.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 반도체 결정을 제조하는 방법에 있어서,
    제2항 또는 제3항에 기재된 반도체 기재를 형성하는 단계와;
    반도체 결정층을 제거하기 위해서 반도체 결정층과 오목부 사이에 형성된 공동부에서 반도체 결정을 기판으로부터 분리하는 단계
    를 포함하는 반도체 결정 제조 방법.
  17. 결정 성장면 상에 오목부와 볼록부가 형성된 기판, 및
    상기 오목부를 매립하도록 상기 결정 성장면을 덮는 반도체 결정층을 구비하고,
    상기 기판은 사파이어, SiC, Si, 스피넬, ZnO, GaAs 또는 NGO로 형성된 결정 기판이고, 상기 반도체 결정층은 Alx Ga1-x-y Iny N(0 ≤x ≤1, 0 ≤y ≤1)에 의해 정의되는 GaN 그룹 반도체 결정층이며, 상기 요철면의 오목부 상에 저 전위(dislocation; 轉位) 영역이 형성되는 것을 특징으로 하는 반도체 기재.
  18. Alx Ga1-x-y Iny N(0 ≤x ≤1, 0 ≤y ≤1)에 의해 정의되는 GaN 그룹 반도체 결정층을 제조하는 방법에 있어서,
    기상 성장에 의해 결정 기판 상에 GaN 그룹 반도체 결정층을 성장하는 단계를 포함하고,
    상기 기판은 사파이어, SiC, Si, 스피넬, ZnO, GaAs 또는 NGO로 형성된 결정 기판이고, 상기 성장 단계에서 GaN 그룹 반도체 결정은 성장 시작점으로서 상기 기판의 요철면의 볼록부의 상측부로부터 측면으로 결정 성장하는 것인 반도체 결정 제조 방법.
  19. 제18항에 있어서, 상기 기판의 요철면 상의 오목부는 결정이 성잘할 수 없는 마스크로 덮여져 있는 것인 반도체 결정 제조 방법.
  20. 제18항에 있어서, 상기 성장 단계에서, 상기 GaN 그룹 반도체 결정은 기판의 요철면의 오목부으로부터 또한 성장하는 것인 반도체 결정 제조 방법.
  21. 제18항에 있어서, 기판의 요철면의 볼록부는, 섬 모양의 점재형 볼록부, 볼록 라인들로 이루어진 스트라이프형의 볼록부, 격자형 볼록부, 또는 곡선에 의하여 형성되는 볼록부들 중 임의의 하나의 볼록부인 것인 반도체 결정 제조 방법.
  22. 제21항에 있어서, 상기 기판의 요철면의 볼록부는 볼록 라인들로 이루어진 스트라이프형의 볼록부이고, 상기 볼록부의 폭은 5 ㎛ 이하인 것인 반도체 결정 제조 방법.
  23. 제21항에 있어서, 상기 기판의 요철면의 볼록부에 의해 점유된 영역은 50% 이하인 것인 반도체 결정 제조 방법.
  24. 제21항에 있어서, 상기 기판의 요철면의 볼록부는 볼록 라인들로 이루어진 스트라이프형의 볼록부이고, 상기 스트라이프의 세로 방향은 상기 GaN 그룹 반도체 결정의 <1-100> 방향이거나 또는 GaN 그룹 반도체 결정의 <11-20> 방향인 것인 반도체 결정 제조 방법.
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