JP5543103B2 - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents

半導体基板、半導体基板の製造方法および電子デバイス Download PDF

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Description

本発明は、半導体基板、半導体基板の製造方法および電子デバイスに関する。本発明は、特に、安価なシリコン基板上に結晶性の優れた結晶薄膜を形成した半導体基板、半導体基板の製造方法および電子デバイスに関する。
ＧａＡｓ系等の化合物半導体デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、結晶性の良否がデバイス特性を左右するから、良質な結晶薄膜が求められている。ＧａＡｓ系デバイスの薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。
なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施して、平均転位密度が２．３×１０６ｃｍ−２になることが記載されている。
Ｈｓｉｎ−Ｃｈｉａｏ Ｌｕａｎ ｅｔ．ａｌ．、「Ｈｉｇｈ−ｑｕａｌｉｔｙ Ｇｅ ｅｐｉｌａｙｅｒｓ ｏｎ Ｓｉ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ ７５， ＮＵＭＢＥＲ １９、８ ＮＯＶＥＭＢＥＲ １９９９．
ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。
上記課題を解決するために、本発明の第１の形態においては、Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。また本発明の第２の形態においては、Ｓｉの基板と、基板上に、５００℃以下の温度で結晶成長され、孤立した島状に形成されたＧａＡｓ層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。さらに本発明の第３の形態においては、Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成された機能層と、を備え、基板の表面は、Ｐを含むガスにより表面処理された、半導体基板を提供する。
前記第１の形態において、Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成されてよい。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成されてよい。Ｇｅ層は、面積が１ｍｍ２以下の島状に形成でき、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされてよく、アニールは、複数回繰り返してよい。機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であってよく、たとえば機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。
本発明の第２の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のＧｅ層と、前記複数のＧｅ層の各々の上に形成されたバッファ層と、前記バッファ層の上に形成された機能層とを含む半導体基板を提供する。
上記半導体基板において、前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合し、前記機能層は、前記バッファ層に格子整合または擬格子整合していてよい。上記半導体基板において、前記バッファ層は、Ｐを含む３−５族化合物半導体層を含んでよい。上記半導体基板において、前記複数のＧｅ層の各々は、水素を含む雰囲気中でアニールされてなるものであってよい。上記半導体基板において、前記複数のＧｅ層の各々の前記機能層に対向する面は、Ｐを含むガスにより表面処理されていてよい。
上記半導体基板において、前記複数のＧｅ層の各々の上面の面積は、１ｍｍ2以下であってよい。上記半導体基板において、前記複数のＧｅ層の各々の上面の面積は、１６００μｍ2以下であってよい。上記半導体基板において、前記複数のＧｅ層の各々の上面の面積は、９００μｍ2以下であってよい。上記半導体基板において、前記複数のＧｅ層の各々の上面は、長方形であり、前記長方形の長辺は、８０μｍ以下であってよい。前記複数のＧｅ層の各々の上面は、長方形であり、前記長方形の長辺は、４０μｍ以下であってよい。
上記半導体基板において、前記基板の主面が（１００）面であり、前記複数のＧｅ層の各々の上面は、正方形または長方形であり、前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってよい。上記半導体基板において、前記基板の主面が（１１１）面であり、前記複数のＧｅ層の各々の上面は、六角形であり、前記六角形の少なくとも１辺の方向は、前記主面における＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってよい。なお、結晶の面または方向を示すミラー指数では、指数がマイナスになる場合に、数字の上にバーを付す表記法が一般的である。しかし、指数がマイナスになる場合、本明細書では、便宜的にマイナス数で表記する。たとえば、単位格子のａ軸、ｂ軸およびｃ軸の各軸と、１、−２および３で交わる面は、（１−２３）面と表記する。方向のミラー指数についても同様である。
本発明の第３の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、前記複数のバッファ層の各々の上に形成された機能層と、を含む半導体基板を提供する。上記半導体基板において、前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合していてよい。上記半導体基板において、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなるものであってよい。
本発明の第４の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数の機能層とを含み、前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている半導体基板を提供する。上記半導体基板において、前記機能層は、３−５族化合物層または２−６族化合物層であってよい。上記半導体基板において、前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含んでよい。上記半導体基板において、前記機能層の算術平均粗さは、０．０２μｍ以下であってよい。
本発明の第５の形態においては、Ｓｉの基板の上に、Ｇｅ層を結晶成長する段階と、Ｇｅ層をパターニングして、孤立した島状のＧｅ層を形成する段階と、Ｇｅ層の上に、Ｐを含む３−５族化合物半導体層からなるバッファ層を結晶成長する段階と、バッファ層の上に機能層を結晶成長する段階と、を備えた半導体基板の製造方法を提供する。第５の形態において、島状のＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階をさらに備えてよく、アニールを、複数回繰り返す段階をさらに備えてよい。
本発明の第６の形態においては、Ｓｉの基板の上に、互いに離間した複数のＧｅ層を形成する段階と、前記複数のＧｅ層の各々の上に、バッファ層を形成する段階と、前記バッファ層の上に、機能層を形成する段階と、を含む半導体基板の製造方法を提供する。上記半導体基板の製造方法において、前記バッファ層を形成する段階において、前記バッファ層を前記Ｇｅ層に格子整合または擬格子整合させ、前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させてよい。上記半導体基板の製造方法において、前記バッファ層を形成する段階は、Ｐを含む３−５族化合物半導体層を形成する段階を含んでよい。上記半導体基板の製造方法において、前記複数のＧｅ層の各々を、結晶欠陥が移動できる温度および時間でアニールする段階をさらに含んでよい。上記半導体基板の製造方法において、前記アニールする段階は、前記複数のＧｅ層の各々を、６８０℃以上９００℃未満の温度でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階は、前記複数のＧｅ層の各々を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階を、複数含んでよい。
本発明の第７の形態においては、Ｓｉの基板の上に、互いに離間した複数のバッファ層であってＧａＡｓ層を含む複数のバッファ層を形成する段階と、前記複数のバッファ層の各々の上に、機能層を形成する段階と、を含む半導体基板の製造方法を提供する。上記半導体基板の製造方法において、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてもよい。また、本発明の第８の形態においては、Ｓｉの基板の表面を、Ｐを含むガスにより表面処理する段階と、前記基板の上に、互いに離間した複数の機能層を形成する段階と、を含む半導体基板の製造方法を提供する。
上記半導体基板の製造方法において、前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、前記機能層を形成する段階は、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてもよい。
本発明の第９の形態においては、Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、機能層に形成された電子素子と、を備える電子デバイスを提供する。第９の形態において、電子素子は、ヘテロジャンクションバイポーラトランジスタであってよく、電子素子は、島状のＧｅ層ごとに一つ形成されてよい。電子素子が、相互に接続されてよく、電子素子が、並列に接続されてよい。島状のＧｅ層は、基板の上に複数形成され、複数の島状のＧｅ層は、等間隔に配置されてよい。
本発明の第１０の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のＧｅ層と、前記複数のＧｅ層の各々の上に形成されたバッファ層と、
前記バッファ層の上に形成された機能層と、前記機能層に形成された電子素子と、を含む電子デバイスを提供する。上記電子デバイスにおいて、前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合され、前記機能層は、前記バッファ層に格子整合または擬格子整合されていてもよい。上記電子デバイスにおいて、前記バッファ層は、Ｐを含む３−５族化合物半導体層を含んでよい。上記電子デバイスにおいて、前記電子素子は、前記Ｇｅ層ごとに一つづつ形成されていてよい。上記電子デバイスにおいて、前記複数のＧｅ層の各々は、等間隔に配置されていてよい。
本発明の第１１の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、前記複数のバッファ層の各々の上に形成された機能層と、前記機能層に形成された電子素子と、を含む電子デバイスを提供する。上記電子デバイスにおいて、前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合されていてよい。上記電子デバイスにおいて、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されていてもよい。上記電子デバイスにおいて、前記電子素子は、前記バッファ層ごとに一つづつ形成されていてもよい。上記電子デバイスにおいて、前記複数のバッファ層の各々は、等間隔に配置されていてもよい。
本発明の第１２の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数の機能層と、前記機能層に形成された電子素子と、を含み、前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、電子デバイスを提供する。上記電子デバイスにおいて、前記電子素子は、前記機能層ごとに一つづつ形成されていてもよい。上記電子デバイスにおいて、前記複数の機能層の各々は、等間隔に配置されていてもよい。
上記電子デバイスにおいて、前記電子素子は、ヘテロジャンクションバイポーラトランジスタであってもよい。上記電子デバイスにおいて、前記電子素子が、相互に接続されていてもよい。上記電子デバイスにおいて、前記電子素子が、並列に接続されていてもよい。
図１は、本実施形態の半導体基板１０１の平面例を示す。本実施形態の半導体基板１０１は、Ｓｉウェハ１０２上に島状のＧｅ層１２０を備える。島状のＧｅ層１２０は、素子が形成される素子形成領域になる。島状のＧｅ層１２０は、図示するとおり、Ｓｉウェハ１０２の表面に複数形成され、等間隔に配置される。
本実施形態の半導体基板１０１では、図１に示す島状のＧｅ層１２０に電子素子としてＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）を形成する例を示す。なお、ＨＢＴとして例示する電子素子は、島状のＧｅ層１２０ごとに一つ形成されてよい。電子素子は、相互に接続されてよく、また、並列に接続されてもよい。
Ｓｉウェハ１０２は、Ｓｉの基板の一例であってよい。Ｓｉウェハ１０２は、市販のＳｉウェハを利用できる。
なお、Ｓｉウェハ１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む中抵抗または低抵抗のウェハであってもよい。Ｇｅ層１２０は、不純物を含まないＧｅであってもよく、ｐ型またはｎ型の不純物を含んでもよい。Ｓｉウェハ１０２の表面は、基板の主面の一例であってよい。
図２は、半導体基板１０１の断面例を、島状のＧｅ層１２０上に形成されるＨＢＴと共に示す。半導体基板１０１は、Ｓｉウェハ１０２、Ｇｅ層１２０、バッファ層１２２、素子形成層１２４を備える。素子形成層１２４には、電子素子としてＨＢＴが形成される。なお、素子形成層１２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、これには限られない。たとえば、発光ダイオード、ＨＥＭＴ（高電子移動度トランジスタ）、太陽電池、薄膜センサ等の電子素子が形成されてもよい。
素子形成層１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１０８、エミッタ電極１１０およびベース電極１１２が形成される。素子形成層１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
コレクタ層として、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ−３、膜厚５００ｎｍのｎ−ＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０１９ｃｍ−３、膜厚５０ｎｍのｐ−ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０１７ｃｍ−３、膜厚３０ｎｍのｎ−ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ−３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。
Ｓｉウェハ１０２は、前述した通りであってよい。Ｇｅ層１２０は、Ｓｉウェハ１０２の上に孤立した島状に形成される。Ｇｅ層１２０は、Ｓｉウェハ１０２の上に結晶成長されて形成される。結晶成長の一例としてエピタキシャル成長が例示できる。Ｇｅ層１２０は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成される。
また、Ｇｅ層１２０は、アニールした場合に、アニールの温度において基板であるＳｉウェハ１０２との熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成してもよい。Ｇｅ層１２０は、１つの島状のＧｅ層１２０の面積が１ｍｍ２以下、好ましくは０．２５ｍｍ２未満の島状に形成できる。Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間でアニールすることができ、アニールは、複数回繰り返すことができる。
Ｓｉウェハ１０２の上に複数のＧｅ層１２０が形成される場合、当該複数のＧｅ層１２０は、Ｓｉウェハ１０２の上に、互いに離間して形成されてよい。複数のＧｅ層１２０の各々は、互いに等間隔に配置されてよい。なお、本明細書において、Ｇｅ層１２０の「上面」とは、Ｇｅ層１２０の基板側の面と反対側の面を意味する。例えば、Ｇｅ層１２０がＳｉウェハ１０２の表面と接している場合には、Ｇｅ層１２０のＳｉウェハ１０２の表面と接している側の面を下面と称して、当該下面と反対側の面を上面と称する。また、Ｇｅ層１２０の上面の形状を上面形状と称する場合がある。
複数のＧｅ層１２０の各々の上面の面積は、１ｍｍ２以下、好ましくは０．２５ｍｍ２未満であってよい。上記面積は、０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってよい。上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、Ｇｅ層１２０のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合には、熱アニール処理によって機能層に局部的な反りが生じやすい。このような場合であっても、上記面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
各々のＧｅ層１２０の上面の面積が１６００μｍ２以下である場合には、Ｇｅ層１２０の上に形成した機能層を利用して、高機能の電子デバイスを製造できる。上記面積が９００μｍ２以下である場合には、上記電子デバイスを歩留まりよく製造できる。
一方、各々のＧｅ層１２０の上面の面積は、２５μｍ２以上であってよい。上記面積が２５μｍ２より小さくなると、各々のＧｅ層１２０の上に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、また形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、デバイス加工が難しく、歩留まりを低下させる場合があり、工業的に好ましくない。
各々のＧｅ層１２０の上面形状が正方形または長方形である場合には、当該上面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってよく、より好ましくは４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってよい。なお、上記上面形状が長方形である場合には、上記一辺の長さは長辺の長さであってよい。
上記上面形状の一辺の長さが１００μｍ以下である場合には、上記上面形状の一辺の長さが１００μｍより大きい場合と比較して、Ｇｅ層１２０のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合であっても、機能層に結晶欠陥が生じることを抑制できる。
上記上面形状の一辺の長さが８０μｍ以下である場合には、各々のＧｅ層１２０の上に形成した機能層を用いて、高機能の電子デバイスを形成できる。上記上面形状の一辺の長さが４０μｍ以下である場合には、上記電子デバイスを歩留まりよく製造できる。
Ｇｅ層１２０は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ４であってよい。Ｇｅ層１２０は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてよい。Ｇｅ層１２０は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってよい。Ｇｅ層１２０は、Ｓｉウェハ１０２の表面にＧｅ膜を形成して、当該Ｇｅ膜をパターニングすることで形成してよい。上記Ｇｅ膜は、前述の方法で形成してよい。
Ｇｅ層１２０の上面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、基板の主面の結晶学的面方位の１つと実質的に平行であってよい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってよい。これにより、Ｇｅ層１２０が安定して形成される。また、Ｇｅ層１２０の上に結晶をエピタキシャル成長させる場合には、当該結晶の乱れを抑制できる。これにより、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整った結晶が得られる、または、良質な結晶が得られるといった効果を奏する。
基板の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってよい。また、基板の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、上記基板はオフ角を有してよい。上記傾きの大きさは、１０゜以下であってよい。上記傾きの大きさは、好ましくは０．０５°以上６°以下であってよく、より好ましくは０．３°以上６°以下であってよい。上面形状が正方形または長方形のＧｅ層１２０を形成する場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、Ｇｅ層１２０およびＧｅ層１２０の上に形成される結晶が安定化する。また、Ｇｅ層１２０の上に、方形結晶を成長させる場合には、基板の基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
一例として、Ｓｉウェハ１０２の表面の（１００）面に、上面形状が正方形または長方形のＧｅ層１２０を形成して、当該Ｇｅ層１２０の上に、素子形成層１２４としてのＧａＡｓ結晶を形成する場合について説明する。この場合、Ｇｅ層１２０の上面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。
別の例として、Ｓｉウェハ１０２の表面の（１１１）面に、上面形状が六角形のＧｅ層１２０を形成して、当該Ｇｅ層１２０の上に、素子形成層１２４としてのＧａＡｓ結晶を形成する場合を例として説明する。この場合、Ｇｅ層１２０の上面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。なお、Ｇｅ層１２０の上面形状は、正六角形であってよい。同様に、ＧａＡｓ結晶ではなく、六方晶の結晶であるＧａＮ結晶も形成できる。
Ｇｅ層１２０は、９００℃未満、好ましくは８５０℃以下でアニールされてよい。これにより、Ｇｅ層１２０の表面の平坦性を維持できる。Ｇｅ層１２０の表面の平坦性は、Ｇｅ層１２０の表面に他の層を積層する場合に、特に重要になる。一方、Ｇｅ層１２０は、６８０℃以上、好ましくは７００℃以上でアニールされてよい。これにより、Ｇｅ層１２０の結晶欠陥の密度を低減できる。Ｇｅ層１２０は、６８０℃以上９００℃未満の条件でアニールされてよい。
Ｇｅ層１２０は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてよい。特に、水素を含む雰囲気中でＧｅ層１２０をアニール処理することで、Ｇｅ層１２０の表面状態を滑らかな状態に維持しつつ、Ｇｅ層１２０の結晶欠陥の密度を低減できる。
Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間を満足する条件でアニールされてよい。Ｇｅ層１２０にアニール処理を施すと、Ｇｅ層１２０内部の結晶欠陥がＧｅ層１２０の内部を移動して、例えば、Ｇｅ層１２０の表面またはＧｅ層１２０の内部のゲッタリングシンクに捕捉される。これにより、Ｇｅ層１２０の表面近傍の結晶欠陥を排除できる。Ｇｅ層１２０の表面またはＧｅ層１２０の内部のゲッタリングシンクは、Ｇｅ層１２０の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例であってよい。
欠陥捕捉部は、結晶の界面もしくは表面、または、物理的な傷であってよい。欠陥捕捉部は、アニール処理の温度および時間において、結晶欠陥が移動可能な距離内に配されてよい。
なお、Ｇｅ層１２０は、機能層にシード面を提供するシード層の一例であってよい。シード層の他の例として、ＳｉｘＧｅ１−ｘ（式中、０≦ｘ＜１）を例示できる。また、アニールは、８００〜９００℃で２〜１０分間の高温アニールと、６８０〜７８０℃で２〜１０分間の低温アニールとを繰り返し実行する、２段階アニールであってよい。
なお、本実施形態において、Ｇｅ層１２０がＳｉウェハ１０２の表面に接して形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、Ｓｉウェハ１０２との間に、他の層が配されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。
Ｇｅ層１２０は、以下の手順で形成されてよい。まず、低温でシード結晶を形成する。シード結晶は、ＳｉｘＧｅ１−ｘ（式中、０≦ｘ＜１）であってよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってよい。その後、シード結晶が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、Ｇｅ層１２０を形成してよい。
また、複数のＧｅ層１２０の各々の機能層に対向する面は、Ｐを含むガスにより表面処理されよい。上記表面処理は、例えば、Ｇｅ層１２０が形成された後に、Ｇｅ層１２０の表面にたとえばＰＨ３の曝露処理を施すことで実施できる。これにより、Ｇｅ層１２０の上に結晶をエピタキシャル成長させる場合に、当該結晶の結晶性が向上する。上記ＰＨ３処理は、５００℃以上９００℃以下、好ましくは、６００℃以上８００℃以下の温度で実施されてよい。５００℃より低いと処理の効果が現れない場合があり、９００℃より高いとＧｅ層１２０が変質する場合がある。
バッファ層１２２は、Ｇｅ層１２０の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなる。すなわちバッファ層１２２は、Ｇｅ層１２０と素子形成層１２４との間に形成され、バッファ層１２２として、結晶成長されたＰを含む３−５族化合物半導体層、たとえばＩｎＧａＰ層が例示できる。結晶成長として、たとえばエピタキシャル成長が例示できる。また、バッファ層１２２は、Ｓｉウェハ１０２上に、５００℃以下の温度で結晶成長され、孤立した島状に形成されたＧａＡｓ層であってよい。なおバッファ層１２２は、Ｇｅ層１２０と素子形成層１２４との間に形成しなくてもよい。バッファ層１２２を備えない場合は、Ｇｅ層１２０の素子形成層１２４に対向する面に、Ｐを含むガスで表面処理できる。
素子形成層１２４は、機能層の一例であってよい。素子形成層１２４には前記した通り電子素子の一例であってよいＨＢＴが形成できる。素子形成層１２４は、Ｇｅ層１２０に接して形成されてもよい。すなわち、素子形成層１２４は、Ｇｅ層１２０に接してまたはバッファ層１２２を挟んで結晶成長される。結晶成長として、たとえばエピタキシャル成長が例示できる。
素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であってよい。あるいは素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含むものであってよい。たとえば素子形成層１２４として、ＧａＡｓ層が例示できる。擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。
素子形成層１２４は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、素子形成層１２４を用いて、高機能の電子デバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ Ｂ０６０１−２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
素子形成層１２４が、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含む場合には、素子形成層１２４の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、素子形成層１２４のＲａ値を０．０２μｍ以下にできる。一方、素子形成層１２４の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質な素子形成層１２４が得られる。例えば、素子形成層１２４を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。
複数のＧｅ層１２０がＳｉウェハ１０２の上に互いに離間して形成される場合、素子形成層１２４は、当該複数のＧｅ層１２０の各々の上に形成されてよい。Ｓｉの基板と、基板の上に、互いに離間して形成された複数のＧｅ層１２０と、複数のＧｅ層１２０の各々の上に形成された機能層とを含む半導体基板が得られる。このとき、各々の素子形成層１２４は、当該複数のＧｅ層１２０の各々に格子整合または擬格子整合していてよい。
素子形成層１２４には、ＨＢＴ等の電子素子が形成されてよい。これにより、Ｓｉの基板と、基板の上に互いに離間して形成された複数のＧｅ層１２０と、複数のＧｅ層１２０の各々の上に形成された機能層と、機能層に形成された電子素子とを含む電子デバイスが得られる。電子素子は、複数のＧｅ層１２０ごとに一つづつ形成されてよい。電子素子は、ヘテロジャンクションバイポーラトランジスタであってよい。上記電子素子は、相互に接続されてよい。上記電子素子は、並列に接続されてよい。
なお、本実施形態において、Ｇｅ層１２０の表面に素子形成層１２４が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、素子形成層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。
素子形成層１２４は、以下の手順で形成されてよい。まず、Ｇｅ層１２０の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、素子形成層１２４を形成してよい。
半導体基板１０１は、例えば、Ｓｉウェハ１０２の上に、互いに離間した複数のＧｅ層１２０を形成して、複数のＧｅ層１２０の各々の上に素子形成層１２４を形成して作製できる。半導体基板１０１は、複数のＧｅ層１２０の各々と素子形成層１２４とが格子整合または擬格子整合するように作製してよい。複数のＧｅ層１２０の各々を形成した後、素子形成層１２４を形成するまでの間に、６００℃以下の温度でＧａＡｓ層を形成してよい。複数のＧｅ層１２０の各々を形成した後、素子形成層１２４を形成するまでの間に、複数のＧｅ層１２０の各々の表面を、Ｐを含むガスにより処理してもよい。
図３から図７は、半導体基板１０１の製造過程における断面例を示す。図３に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面にＧｅ膜１３０をたとえばエピタキシャル成長により形成する。Ｇｅ層１２０のエピタキシャル成長には、たとえばＭＯＣＶＤ法（有機金属化学気相成長法）あるいはＭＢＥ法（分子線エピタキシ法）を用いることができる。原料ガスにはＧｅＨ４を用いることができる。
図４に示すように、Ｇｅ膜１３０をパターニングして、島状のＧｅ層１２０を形成する。パターニングには、たとえばフォトリソグラフィ法を用いることができる。
図５に示すように、パターニングしたＧｅ層１２０に熱アニールを施す。熱アニールは、たとえばＧｅの融点に達しない温度での高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する２段階アニールとすることができる。そして、２段階アニールは複数回繰り返すことができる。高温アニールの温度および時間として９００℃、１０分が例示でき、低温アニールの温度および時間として７８０℃、１０分が例示できる。繰り返しの回数として１０回が例示できる。
本実施形態では、パターニングして島状に形成したＧｅ層１２０に、２段階のアニール処理を複数回繰り返す。このため、エピタキシャル成長およびパターニングの段階で存在する結晶欠陥を、アニールによってＧｅ層１２０の縁辺部に移動させることができ、当該結晶欠陥をＧｅ層１２０の縁辺部に排除することで、Ｇｅ層１２０の結晶欠陥密度を極めて低いレベルにできる。これにより、後に形成するたとえばエピタキシャル薄膜の基板材料に起因する欠陥を低減でき、結果として素子形成層１２４に形成する電子素子の性能を向上できる。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ層１２０を基板材料として良質な結晶薄膜を形成できる。
図６に示すように、バッファ層１２２として、たとえばＩｎＧａＰ層をＧｅ層１２０の上に結晶成長させる。結晶成長として、たとえばエピタキシャル成長が例示できる。なお、Ｇｅ層１２０が形成されていないＳｉウェハ１０２の上にもＩｎＧａＰ層１２３が形成される。ただし、ＩｎＧａＰ層１２３は結晶性に劣るから、その上に電子素子を形成することはない。ＩｎＧａＰ層１２３は、たとえばエッチングにより除去してもよい。
ＩｎＧａＰ層のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＴＭ−Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）を用いることができる。ＩｎＧａＰ層のエピタキシャル成長では、たとえば６５０℃の高温雰囲気で結晶薄膜を形成する。
なお、本実施形態では、図５に示す、Ｇｅ層１２０を形成した段階でアニールする例を示している。しかし、アニールは、図６に示す、バッファ層１２２を形成した段階で施すこともできる。すなわち、Ｇｅ層１２０を形成した後、アニールすることなく、続けてバッファ層１２２およびＩｎＧａＰ層１２３を形成して、バッファ層１２２およびＧｅ層１２０にアニールを施すことができる。
図７に示すように、バッファ層１２２の上に素子形成層１２４をたとえばエピタキシャル成長させる。なお、ＩｎＧａＰ層１２３の上にも素子形成層１２４と同時に形成される付随層１２５が形成される。ただし、付随層１２５は結晶性に劣るから、その上に電子素子を形成することはない。付随層１２５は、たとえばエッチングにより除去してもよい。
素子形成層１２４としてたとえばＧａＡｓ層またはＩｎＧａＡｓ等を含むＧａＡｓ系積層膜を例示できる。ＧａＡｓ層またはＧａＡｓ系積層膜のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。
その後、素子形成層１２４に周知の方法で、たとえばＨＢＴ等の電子素子を形成すれば、図２に示す半導体基板１０１になる。上記した方法により、本実施形態の半導体基板１０１が製造できる。
本実施形態の半導体基板１０１では、Ｇｅ層１２０をたとえばエッチングにより区画して、島状のＧｅ層１２０とした。そしてＧｅ層１２０に２段階のアニールを複数回施すことによりＧｅ層１２０の結晶性を高め、さらにバッファ層１２２としてＩｎＧａＰ層を形成した。このため、結晶性の優れた素子形成層１２４としてのＧａＡｓ層を有する半導体基板１０１を得ることができた。半導体基板１０１はＳｉウェハ１０２を採用するから、半導体基板１０１を安価に製造でき、また、素子形成層１２４に形成する電子素子が発する熱を効率よく排熱できた。
なお、図５において説明したＧｅ層１２０へのアニール処理は必須ではない。Ｇｅ層１２０をアニール処理しない場合であっても、バッファ層１２２による結晶性向上の効果はある程度得られる。
図８は、他の実施形態の半導体基板２０１における断面例を示す。半導体基板２０１は、半導体基板１０１とほぼ同様であるが、Ｇｅ層１２０を用いず、バッファ層２０２として５００℃以下の温度で結晶成長されたＧａＡｓ層を用いる点が相違する。以下の説明では、半導体基板１０１の場合と相違する点について説明する。
図９および図１０は、半導体基板２０１の製造過程における断面例を示す。図９に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面に５００℃以下の温度でＧａＡｓ膜２０４を結晶成長する。ＧａＡｓ膜２０４の形成には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＥ−Ｇａ（トリエチルガリウム）、ＡｓＨ３（アルシン）を用いることができる。成長温度として、たとえば４５０℃が例示できる。
次に、図１０に示すように、フォトリソグラフィ法を用いて、ＧａＡｓ膜２０４をエッチングして、バッファ層２０２を孤立した島状に形成する。その後の工程は、半導体基板１０１の場合と同様であってよい。
半導体基板２０１においては、バッファ層２０２として５００℃以下の温度で形成されたＧａＡｓ層を適用した。低温成長されたＧａＡｓ層によるバッファ層２０２であっても、素子形成層１２４の結晶性はある程度向上された。よって、半導体基板２０１を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。
図１１は、さらに他の実施形態の半導体基板３０１における断面例を示す。半導体基板３０１は、Ｓｉウェハ１０２の表面がＰを含むガスにより表面処理されている。図１２は、半導体基板３０１の製造過程における断面例を示す。図１２に示すように、Ｓｉウェハ１０２の表面を、たとえばＰＨ３の曝露処理を施す。曝露処理は、高温雰囲気で実施してもよく、プラズマ等によってＰＨ３を活性化してもよい。
ＰＨ３の曝露処理を施したＳｉウェハ１０２の表面に、素子形成層１２４となるたとえばＧａＡｓ膜を結晶成長して、たとえばフォトリソグラフィ法によりエッチングすることにより素子形成層１２４を孤立した島状に形成できる。
なお、図１２に示す、たとえばＰＨ３による曝露処理の後、図９に示す工程以降の工程を続けて、図８に示す半導体基板２０１同様の半導体基板を形成できる。すなわち、半導体基板２０１の表面にたとえばＰＨ３の暴露処理を施して、５００℃以下の温度でＧａＡｓ膜２０４を結晶成長でき、その後ＧａＡｓ膜２０４をパターニングして、島状のＧａＡｓ層であってよいバッファ層２０２を形成できる。
Ｓｉウェハ１０２の表面を、Ｐを含む原料ガスで表面処理した後、５００℃以下の温度で形成したＧａＡｓ層をバッファ層２０２として形成した場合、素子形成層１２４としてのＧａＡｓ層の結晶性を良好にすることができた。よって、半導体基板を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。
（実験例１）
アニール温度がＧｅ層の表面の平坦性に与える影響を調べる目的で、以下の実験を実施した。実験は、Ｓｉウェハの表面に形成されたＧｅ層をアニール処理して、アニール処理されたＧｅ層の断面形状を観察することで実施した。アニール処理の温度が異なる場合について上記の実験を実施することで、アニール温度がＧｅ層の表面の平坦性に与える影響を調べた。
Ｇｅ層は、以下の手順で形成した。まず、熱酸化法により、Ｓｉウェハの表面にＳｉＯ２層を形成した。Ｓｉウェハは市販の単結晶Ｓｉ基板を用いた。エッチングにより、ＳｉＯ２層に開口を形成した。ＳｉＯ２層の平面形状は、一辺の長さが４００μｍの正方形であった。ここで、ＳｉＯ２層の「平面形状」とは、ＳｉＯ２層を基板の主面に投影した場合の形状を意味する。以下、開口の「底面形状」とは、開口が形成されたＳｉＯ２層のＳｉウェハ側の面における開口の形状を意味する。
次に、ＣＶＤ法により、開口の内部にＧｅ層を選択的にエピタキシャル成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
図１３から図１７は、アニール温度と、Ｇｅ層の平坦性との関係示す。図１３は、アニールしていないＧｅ層の断面形状を示す。図１４、図１５、図１６および図１７は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニール処理を実施した場合の、Ｇｅ層の断面形状を示す。Ｇｅ層の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉウェハの主面に垂直な方向における距離を示し、Ｇｅ層の膜厚を示す。各図の横軸は、Ｓｉウェハの主面に平行な方向における距離を示す。
図１３から図１７より、アニール温度が低いほど、Ｇｅ層の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ層の表面が優れた平坦性を示すことがわかる。
（実験例２）
Ｇｅ層の上面形状と基板の結晶学的方位との関係が、当該Ｇｅ層の上に形成される結晶に与える影響を調べる目的で、以下の実験を実施した。実験は、Ｓｉウェハの（１００）面にＧｅ層を形成した後、Ｇｅ層の上にＧａＡｓ結晶を成長させ、当該ＧａＡｓ結晶の形状を観察することで実施した。Ｇｅ層の上面形状とＳｉウェハの結晶学的方位との位置関係が異なる場合について上記の実験を実施することで、Ｇｅ層の上面形状と基板の結晶学的方位との関係が、当該Ｇｅ層の上に形成される結晶に与える影響を調べた。
Ｇｅ層は、以下の手順で形成した。まず、Ｓｉウェハの表面にＳｉＯ２層を形成した。Ｓｉウェハとして、市販の単結晶Ｓｉ基板を用いた。Ｓｉウェハの表面の面方位は、Ｓｉの（１００）面であった。エッチングにより、ＳｉＯ２層を所定の形状にパターニングした。Ｓｉウェハの表面には、上記所定の大きさのＳｉＯ２層を３個以上形成した。上記所定の大きさのＳｉＯ２層が５００μｍ間隔で等間隔に配列するよう、上記ＳｉＯ２層を形成した。エッチングにより、ＳｉＯ２層に、所定の底面形状を有する開口を形成した。上記底面形状の一辺の方向と、Ｓｉウェハの＜０１０＞方向または＜０１１＞方向とが平行になるよう、上記開口を形成した。上記底面形状が長方形である場合には、長辺の方向と、Ｓｉウェハの＜０１０＞方向または＜０１１＞方向とが平行になるよう、開口を形成した。
次に、ＣＶＤ法により、開口の内部にＧｅ層を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、アニール処理されたＧｅ層の上に、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ層の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
上記の通り、Ｓｉウェハの結晶学的方位と開口の底面形状との位置関係を変えて、ＧａＡｓ結晶を形成した。それぞれの場合について、形成されたＧａＡｓ結晶の表面状態を電子顕微鏡で観察した。図１８から図２０に、Ｇｅ層の上に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
図１８は、開口の一辺の方向とＳｉウェハの＜０１０＞方向とが実質的に平行となるように、ＳｉＯ２層に開口を形成した後、当該開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実験例において、ＳｉＯ２層の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図１８において、図中の矢印は＜０１０＞方向を示す。図１８に示すとおり、形状の整った結晶が得られた。
図１８より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０−１）面、（１−１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１−１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１−１１）面が現れていることがわかる。（１１−１）面および（１−１１）面は、（−１−１−１）面と等価な面であり、安定な面である。
一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
図１９は、開口の一辺の方向と、Ｓｉウェハの＜０１０＞方向とが実質的に平行となるように、ＳｉＯ２層に開口を形成した後、当該開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図１９は、上方斜め４５°から観察した場合の結果を示す。本実験例において、ＳｉＯ２層の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図１９において、図中の矢印は＜０１０＞方向を示す。図１９に示すとおり、形状の整った結晶が得られた。
図２０は、開口の一辺の方向と、Ｓｉウェハの＜０１１＞方向とが実質的に平行となるように、ＳｉＯ２層に開口を形成した後、当該開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実験例において、ＳｉＯ２層の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図２０において、図中の矢印は＜０１１＞方向を示す。図２０に示すとおり、図１８および図１９と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れた生じたと考えられる。
（実験例３）
Ｇｅ層の上に形成された結晶の成長速度と、当該結晶の表面粗さとの関係を調べる目的で、以下の実験を実施した。実験は、Ｓｉウェハの表面にＧｅ層を形成した後、Ｇｅ層の上にＧａＡｓ結晶を成長させ、一定時間の間に成長したＧａＡｓ結晶の膜厚と、当該ＧａＡｓ結晶の断面形状とを観察することで実施した。ＧａＡｓ結晶の成長速度が異なる場合について上記の実験を実施することで、ＧａＡｓ結晶の成長速度がＧａＡｓ結晶の表面粗さに与える影響を調べた。
実験例２の場合と同様の手順で、Ｓｉウェハの上に、Ｇｅ層およびＧａＡｓ結晶を形成した。本実験例においては、ＳｉＯ２層をパターニングする工程において、ＳｉＯ２層の平面形状の一辺の長さが、２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍとなるように設定した。本実験例において、Ｓｉウェハの上から見た場合、ＳｉＯ２層の周囲がＳｉウェハの表面に囲まれるように、ＳｉＯ２層を形成した。
それぞれの場合について、開口の底面形状が、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。開口の底面形状の一辺の方向と、Ｓｉウェハの＜０１０＞方向とが平行になるよう、開口を形成した。上記底面形状が長方形である場合には、長辺の方向と、Ｓｉウェハの＜０１０＞方向とが平行になるよう、開口を形成した。Ｇｅ層およびＧａＡｓ結晶の成長条件は実験例２と同一の条件に設定した。
上記の通り、ＳｉＯ２層の平面形状および開口の底面形状を変えて、ＧａＡｓ結晶を形成した。それぞれの場合について、一定時間の間に形成されたＧａＡｓ結晶の膜厚と、当該ＧａＡｓ結晶の断面形状とを観察した。ＧａＡｓ結晶の膜厚は、針式段差計（ＫＬＡ Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ Ｐｒｏｆｉｌｅｒ Ｐ−１０）により、ＧａＡｓ結晶の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。ＧａＡｓ結晶の断面形状は、レーザー顕微鏡装置により観察した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、素子形成層１２４の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
（実験例４）
Ｇｅ層の上に形成された結晶の成長速度と、当該結晶の表面粗さとの関係を調べる目的で、以下の実験を実施した。トリメチルガリウムの供給量を半分にして、ＧａＡｓ結晶の成長速度を約半分にした以外は実験例３の場合と同様にして、実験を実施した。なお、本実験例においては、ＳｉＯ２層をパターニングする工程において、ＳｉＯ２層の平面形状の一辺の長さが、２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍとなるように設定した。また、開口の底面形状が、一辺が１０μｍの正方形の場合について、実験を実施した。
上記の通り、ＳｉＯ２層の平面形状を変えて、ＧａＡｓ結晶を形成した。それぞれの場合について、一定時間の間に形成されたＧａＡｓ結晶の膜厚と、当該ＧａＡｓ結晶の断面形状とを観察した。なお、ＧａＡｓ結晶の膜厚および断面形状を観察する目的で、ＧａＡｓ結晶を形成した後、上記ＳｉＯ２層を除去した。ＧａＡｓ結晶の膜厚および断面形状は、実験例３の場合と同様にして観察した。
実験例３および実験例４の実験結果を、図２１および表１に示す。図２１に、実験例３のそれぞれの場合におけるＧａＡｓ結晶の膜厚の平均値を示す。表１に、実験例３および実験例４のそれぞれの場合における、ＧａＡｓ結晶の成長速度と、Ｒａ値とを示す。以下、明細書および図面において、上記ＳｉＯ２層を、被覆領域と称する場合がある。また、開口の底面形状の一辺の長さを、開口の一辺の長さと称する場合がある。ＳｉＯ２層の平面形状の一辺の長さを、ＳｉＯ２層の一辺の長さ、または、被覆領域の一辺の長さと称する場合がある。
図２１は、ＧａＡｓ結晶の成長速度と、ＳｉＯ２層の平面形状および開口の平面形状との関係を示す。図２１において、縦軸は一定時間の間に成長したＧａＡｓ結晶の膜厚を示し、横軸はＳｉＯ２層の一辺の長さ[μｍ]を示す。本実験例において、ＧａＡｓ結晶の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、ＧａＡｓ結晶の成長速度の近似値が得られる。
図２１において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。図２１より、ＳｉＯ２層の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、ＳｉＯ２層の大きさが大きくなるに従い、安定して増加することがわかる。
表１に、実験例３および実験例４のそれぞれの場合における、ＧａＡｓ結晶の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、ＧａＡｓ結晶の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、ＧａＡｓ結晶の成長速度が小さいほど、表面粗さが改善することがわかる。ＧａＡｓ結晶の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
（実験例５）
Ｇｅ層の上面形状が、Ｇｅ層の上に形成した機能層を利用した電子デバイスの特性および歩留まりに与える影響を調べる目的で、以下の実験を実施した。実験は、Ｇｅ層の上に形成した機能層を用いてＨＢＴ素子を作製して、ＨＢＴ素子のベースシート抵抗値Ｒｂ［Ω／□］と電流増幅率βとを測定することで実施した。Ｇｅ層の上面の面積の大きさが異なる場合について上記の実験を実施することで、Ｇｅ層の上面形状が、上記電子デバイスの特性および歩留まりに与える影響を調べた。
ＨＢＴ素子は、以下の手順で作製した。まず、Ｓｉウェハと、Ｇｅ層と、素子形成層としてのＧａＡｓ層とを備えた半導体基板を作製した。次に、作製した半導体基板の上に半導体層を形成して、ＨＢＴ素子を作製した。
上記半導体基板は、以下の手順で作製した。まず、実験例３と同様にして、Ｓｉウエハの表面にＳｉＯ２層を形成し、ＳｉＯ２層に設けた開口の内部にＧｅ層を形成した。Ｇｅ層を形成した後、アニール処理を実施した。
本実験例においては、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
開口の底面形状が正方形である場合には、上記底面形状の直交する２つの辺の一方がＳｉウェハの＜０１０＞方向と平行となり、他方がＳｉウェハの＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、上記底面形状の長辺がＳｉウェハの＜０１０＞方向と平行となり、短辺がＳｉウェハの＜００１＞方向と平行となるように、開口を形成した。ＳｉＯ２層の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
本実験例においては、Ｇｅ層と、ＧａＡｓ層との間に中間層を形成した。中間層は、Ｇｅ層をアニール処理した後、ＭＯＣＶＤ法により、Ｇｅ層の上に形成した。中間層は、Ｇｅ層が形成されたＳｉウェハの温度が５５０℃になるように設定して形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。次に、中間層が形成されたＳｉウェハの温度を６４０℃まで昇温した後、ＭＯＣＶＤ法により、ＧａＡｓ層を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。
次に、ＭＯＣＶＤ法により、上記ＧａＡｓ層の表面に半導体層を積層した。これにより、Ｓｉウェハと、膜厚が８５０ｎｍのＧｅ層と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配されたＨＢＴ素子構造が得られた。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。得られたＨＢＴ素子構造に電極を配して、ＨＢＴ素子を作成した。
上記の通り、開口の底面形状を変えて、ＨＢＴ素子を作製した。それぞれの場合について、作製したＨＢＴ素子のベースシート抵抗値Ｒｂ［Ω／□］と電流増幅率βとを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。
図２２は、ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口の平面形状の面積［μｍ２］との関係を示す。なお、Ｇｅ層の上面の面積は、開口の底面形状の面積とほぼ一致した。また、Ｇｅ層の上面形状の一辺の長さは、開口の底面形状の一辺の長さとほぼ一致した。
図２２において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂ［Ω／□］で除した値を示し、横軸は開口の底面形状の面積を示す。なお、図２２には電流増幅率βの値を示していないが、電流増幅率は７０〜１００程度の高い値が得られた。一方、Ｓｉウェハの全面に同様のＨＢＴ素子構造を形成し、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
これより、Ｓｉウェハの表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、Ｇｅ層の上面形状の一辺の長さが８０μｍ以下、または、Ｇｅ層の上面の面積が１６００μｍ２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。
図２２より、Ｇｅ層の上面の面積が９００μｍ２以下の場合には、Ｇｅ層の上面の面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、Ｇｅ層の上面形状の一辺の長さが４０μｍ以下、または、Ｇｅ層の上面の面積が９００μｍ２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。
図２３は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図２３より、正方形の被覆領域の中央付近に配された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
（実験例６）
実験例５と同様にして、実験例５と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続して電子素子を作製した。本実験例では、ＳｉＯ２層の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記ＳｉＯ２層の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実験例５の場合と同一の条件で半導体基板をした。
図２４は、得られた電子素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図２４より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
以上の説明によれば、以下の（１）から（６２）を開示できる。
（１）
Ｓｉの基板と、
前記基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、
前記Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、
前記バッファ層の上に結晶成長された機能層と、
を備える半導体基板。
（２）
Ｓｉの基板と、
前記基板上に、５００℃以下の温度で結晶成長され、孤立した島状に形成されたＧａＡｓ層からなるバッファ層と、
前記バッファ層の上に結晶成長された機能層と、
を備える半導体基板。
（３）
Ｓｉの基板と、
前記基板上に結晶成長され、孤立した島状に形成された機能層と、
を備え、
前記基板の表面は、Ｐを含むガスにより表面処理された、半導体基板。
（４）
前記Ｇｅ層は、アニールした場合に、前記アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成される、
（１）に記載の半導体基板。
（５）
前記Ｇｅ層は、アニールした場合に、前記アニールの温度において前記基板であるＳｉとの熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成される、
（１）に記載の半導体基板。
（６）
前記Ｇｅ層は、面積が１ｍｍ2以下の島状に形成される、
（１）に記載の半導体基板。
（７）
前記Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされてなる、
（１）、（４）、（５）または（６）の何れか一項に記載の半導体基板。
（８）
前記アニールは、複数回繰り返される、
（７）に記載の半導体基板。
（９）
前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層である、
（１）、（４）、（５）、（６）、（７）または（８）の何れか一項に記載の半導体基板。
（１０）
前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む、
（１）、（４）、（５）、（６）、（７）または（８）の何れか一項に記載の半導体基板。
（１１）
Ｓｉの基板と、
前記基板の上に、互いに離間して形成された複数のＧｅ層と、
前記複数のＧｅ層の各々の上に形成されたバッファ層と、
前記バッファ層の上に形成された機能層と、
を含む半導体基板。
（１２）
前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合し、
前記機能層は、前記バッファ層に格子整合または擬格子整合している、
（１１）に記載の半導体基板。
（１３）
前記バッファ層は、Ｐを含む３−５族化合物半導体層を含む、
（１１）または（１２）に記載の半導体基板。
（１４）
前記複数のＧｅ層の各々は、水素を含む雰囲気中でアニールされてなる、
（１１）から（１３）までの何れか一項に記載の半導体基板。
（１５）
前記複数のＧｅ層の各々の前記機能層に対向する面は、Ｐを含むガスにより表面処理されている、
（１１）から（１４）までの何れか一項に記載の半導体基板。
（１６）
前記複数のＧｅ層の各々の上面の面積は、１ｍｍ2以下である、
（１１）から（１５）までの何れか一項に記載の半導体基板。
（１７）
前記複数のＧｅ層の各々の上面の面積は、１６００μｍ2以下である、
（１６）に記載の半導体基板。
（１８）
前記複数のＧｅ層の各々の上面の面積は、９００μｍ2以下である、
（１７）に記載の半導体基板。
（１９）
前記複数のＧｅ層の各々の上面は、長方形であり、
前記長方形の長辺は、８０μｍ以下である、
（１６）に記載の半導体基板。
（２０）
前記複数のＧｅ層の各々の上面は、長方形であり、
前記長方形の長辺は、４０μｍ以下である、
（１７）に記載の半導体基板。
（２１）
前記基板の主面が（１００）面であり、
前記複数のＧｅ層の各々の上面は、正方形または長方形であり、
前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
（１１）から（２０）までの何れか一項に記載の半導体基板。
（２２）
前記基板の主面が（１１１）面であり、
前記複数のＧｅ層の各々の上面は、六角形であり、
前記六角形の少なくとも１辺の方向は、前記主面における＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
（１１）から（２０）までの何れか一項に記載の半導体基板。
（２３）
Ｓｉの基板と、
前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、
前記複数のバッファ層の各々の上に形成された機能層と、
を含む半導体基板。
（２４）
前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合している、
（２３）に記載の半導体基板。
（２５）
前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなる、
（２３）または（２４）に記載の半導体基板。
（２６）
Ｓｉの基板と、
前記基板の上に、互いに離間して形成された複数の機能層と、
を含み、
前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、半導体基板。
（２７）
前記機能層は、３−５族化合物層または２−６族化合物層である、
（１１）から（２６）までの何れか一項に記載の半導体基板。
（２８）
前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含む、
（１１）から（２６）までの何れか一項に記載の半導体基板。
（２９）
前記機能層の算術平均粗さは、０．０２μｍ以下である、
（２８）に記載の半導体基板。
（３０）
Ｓｉの基板の上に、Ｇｅ層を結晶成長する段階と、
前記Ｇｅ層をパターニングして、孤立した島状のＧｅ層を形成する段階と、
前記Ｇｅ層の上に、Ｐを含む３−５族化合物半導体層からなるバッファ層を結晶成長する段階と、
前記バッファ層の上に機能層を結晶成長する段階と、
を備えた半導体基板の製造方法。
（３１）
前記島状のＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、
をさらに備える（３０）に記載の半導体基板の製造方法。
（３２）
前記アニールを、複数回繰り返す段階、
をさらに備える（３１）に記載の半導体基板の製造方法。
（３３）
Ｓｉの基板の上に、互いに離間した複数のＧｅ層を形成する段階と、
前記複数のＧｅ層の各々の上に、バッファ層を形成する段階と、
前記バッファ層の上に、機能層を形成する段階と、
を含む半導体基板の製造方法。
（３４）
前記バッファ層を形成する段階において、前記バッファ層を前記Ｇｅ層に格子整合または擬格子整合させ、
前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させる、
（３３）に記載の半導体基板の製造方法。
（３５）
前記バッファ層を形成する段階は、Ｐを含む３−５族化合物半導体層を形成する段階を含む、
（３３）または（３４）記載の半導体基板の製造方法。
（３６）
前記複数のＧｅ層の各々を、結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含む、
（３３）から（３５）までの何れか一項に記載の半導体基板の製造方法。
（３７）
前記アニールする段階は、前記複数のＧｅ層の各々を、６８０℃以上９００℃未満の温度でアニールする、
（３６）に記載の半導体基板の製造方法。
（３８）
前記アニールする段階は、前記複数のＧｅ層の各々を、水素を含む雰囲気中でアニールする、
（３６）または（３７）に記載の半導体基板の製造方法。
（３９）
前記アニールする段階を、複数含む、
（３６）から（３８）までの何れか一項に記載の半導体基板の製造方法。
（４０）
Ｓｉの基板の上に、互いに離間した複数のバッファ層であってＧａＡｓ層を含む複数のバッファ層を形成する段階と、
前記複数のバッファ層の各々の上に、機能層を形成する段階と、
を含む半導体基板の製造方法。
（４１）
前記ＧａＡｓ層は、６００℃以下の温度で結晶成長される、
（４０）に記載の半導体基板の製造方法。
（４２）
Ｓｉの基板の表面を、Ｐを含むガスにより表面処理する段階と、
前記基板の上に、互いに離間した複数の機能層を形成する段階と、
を含む半導体基板の製造方法。
（４３）
前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、
前記機能層を形成する段階は、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させる、
（３３）から（４２）までの何れか一項に記載の半導体基板の製造方法。
（４４）
Ｓｉの基板と、
前記基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、
前記Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、
前記バッファ層の上に結晶成長された機能層と、
前記機能層に形成された電子素子と、
を備える電子デバイス。
（４５）
前記電子素子は、前記島状のＧｅ層ごとに一つ形成されている、
（４４）に記載の電子デバイス。
（４６）
前記島状のＧｅ層は、前記基板の上に複数形成され、複数の前記島状のＧｅ層は、等間隔に配置される、
（４４）または（４５）に記載の電子デバイス。
（４７）
Ｓｉの基板と、
前記基板の上に、互いに離間して形成された複数のＧｅ層と、
前記複数のＧｅ層の各々の上に形成されたバッファ層と、
前記バッファ層の上に形成された機能層と、
前記機能層に形成された電子素子と、
を含む電子デバイス。
（４８）
前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合され、
前記機能層は、前記バッファ層に格子整合または擬格子整合されている、
（４７）に記載の電子デバイス。
（４９）
前記バッファ層は、Ｐを含む３−５族化合物半導体層を含む、
（４７）または（４８）に記載の電子デバイス。
（５０）
前記電子素子は、前記Ｇｅ層ごとに一つづつ形成されている、
（４７）から（４９）までの何れか一項に記載の電子デバイス。
（５１）
前記複数のＧｅ層の各々は、等間隔に配置されている、
（４７）から（５０）までの何れか一項に記載の電子デバイス。
（５２）
Ｓｉの基板と、
前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、
前記複数のバッファ層の各々の上に形成された機能層と、
前記機能層に形成された電子素子と、
を含む電子デバイス。
（５３）
前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合されている、
（５２）に記載の電子デバイス。
（５４）
前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されている、
（５２）または（５３）に記載の電子デバイス。
（５５）
前記電子素子は、前記バッファ層ごとに一つづつ形成されている、
（５２）から（５４）までの何れか一項に記載の電子デバイス。
（５６）
前記複数のバッファ層の各々は、等間隔に配置されている、
（５２）から（５５）までの何れか一項に記載の電子デバイス。
（５７）
Ｓｉの基板と、
前記基板の上に、互いに離間して形成された複数の機能層と、
前記機能層に形成された電子素子と、
を含み、
前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、
電子デバイス。
（５８）
前記電子素子は、前記機能層ごとに一つづつ形成されている、
（５７）に記載の電子デバイス。
（５９）
前記複数の機能層の各々は、等間隔に配置されている、
（５７）または（５８）に記載の電子デバイス。
（６０）
前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
（４４）から（５９）までの何れか一項に記載の電子デバイス。
（６１）
前記電子素子が、相互に接続されている、
（４４）から（６０）までの何れか一項に記載の電子デバイス。
（６２）
前記電子素子が、並列に接続されている、
（４４）から（５１）までの何れか一項に記載の電子デバイス。
本実施形態の半導体基板１０１の平面例を示す。 半導体基板１０１の断面例を、島状のＧｅ層１２０に形成されるＨＢＴと共に示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 他の実施形態の半導体基板２０１における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 さらに他の実施形態の半導体基板３０１における断面例を示す。 半導体基板３０１の製造過程における断面例を示す。 アニール処理をしていないＧｅ層の断面形状を示す。 ７００℃でアニール処理をしたＧｅ層の断面形状を示す。 ８００℃でアニール処理をしたＧｅ層の断面形状を示す。 ８５０℃でアニール処理をしたＧｅ層の断面形状を示す。 ９００℃でアニール処理をしたＧｅ層の断面形状を示す。 Ｓｉウェハの＜０１０＞方向に平行な辺を有する開口の内部に形成されたＧａＡｓ結晶の電子顕微鏡写真を示す。 Ｓｉウェハの＜０１０＞方向に平行な辺を有する開口の内部に形成されたＧａＡｓ結晶の電子顕微鏡写真を示す。 Ｓｉウェハの＜０１１＞方向に平行な辺を有する開口の内部に形成されたＧａＡｓ結晶の電子顕微鏡写真を示す。 開口の内部に形成されたＧａＡｓ結晶の膜厚を示す。 ＨＢＴ素子の電気特性と、Ｇｅ層の上面の面積との関係を示す。 ＨＢＴ素子のレーザー顕微鏡像を示す。 ３つのＨＢＴ素子を含む電子素子のレーザー顕微鏡像を示す。
符号の説明
１０１ 半導体基板
１０２ Ｓｉウェハ
１０８ コレクタ電極
１１０ エミッタ電極
１１２ ベース電極
１２０ Ｇｅ層
１２２ バッファ層
１２３ ＩｎＧａＰ層
１２４ 素子形成層
１２５ 付随層
１３０ Ｇｅ膜
２０１ 半導体基板
２０２ バッファ層
２０４ ＧａＡｓ膜
３０１ 半導体基板

Claims (18)

  1. Ｓｉの基板と、
    前記基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、
    前記Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、
    前記バッファ層の上に結晶成長された機能層と、
    を備え、
    前記機能層が、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であり、
    前記Ｇｅ層の上面の面積が０．０１ｍｍ ２ 以下である
    半導体基板。
  2. 前記Ｇｅ層は、アニールされたものであり、前記アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成される、
    請求項１に記載の半導体基板。
  3. 前記Ｇｅ層は、アニールされたものであり、前記アニールの温度において前記基板であるＳｉとの熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成される、
    請求項１に記載の半導体基板。
  4. 前記Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされてなる、
    請求項１から請求項３の何れか一項に記載の半導体基板。
  5. 前記アニールは、複数回繰り返される、
    請求項４に記載の半導体基板。
  6. 前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む、
    請求項１から請求項５の何れか一項に記載の半導体基板。
  7. 前記基板の上に、互いに離間して形成された複数の前記Ｇｅ層を有し、
    前記バッファ層が、前記複数のＧｅ層の各々の上に形成された、
    請求項１から請求項６の何れか一項に記載の半導体基板。
  8. Ｓｉの基板の上に、Ｇｅ層を結晶成長する段階と、
    前記Ｇｅ層をパターニングして、孤立した島状のＧｅ層を形成する段階と、
    前記Ｇｅ層の上に、Ｐを含む３−５族化合物半導体層からなるバッファ層を結晶成長する段階と、
    前記バッファ層の上に機能層を結晶成長する段階と、
    を備え、
    前記機能層が、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であり、
    前記Ｇｅ層の上面の面積が０．０１ｍｍ ２ 以下である
    半導体基板の製造方法。
  9. 前記島状のＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、
    をさらに備える請求項８に記載の半導体基板の製造方法。
  10. 前記アニールを、複数回繰り返す段階、
    をさらに備える請求項９に記載の半導体基板の製造方法。
  11. 前記Ｇｅ層を形成する段階において、前記基板の上に、互いに離間した複数の前記Ｇｅ層を形成し、
    前記バッファ層を結晶成長する段階において、前記複数のＧｅ層の各々の上に、前記バッファ層を形成する
    請求項８から請求項１０の何れか一項に記載の半導体基板の製造方法。
  12. Ｓｉの基板と、
    前記基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、
    前記Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、
    前記バッファ層の上に結晶成長された機能層と、
    前記機能層に形成された電子素子と、
    を備え、
    前記機能層が、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であり、
    前記Ｇｅ層の上面の面積が０．０１ｍｍ ２ 以下である
    電子デバイス。
  13. 前記電子素子は、前記島状のＧｅ層ごとに一つ形成されている、
    請求項１２に記載の電子デバイス。
  14. 前記島状のＧｅ層は、前記基板の上に複数形成され、複数の前記島状のＧｅ層は、等間隔に配置される、
    請求項１２または請求項１３に記載の電子デバイス。
  15. 前記基板の上に、互いに離間して形成された複数の前記Ｇｅ層を有し、
    前記バッファ層が、前記複数のＧｅ層の各々の上に形成された、
    請求項１２から請求項１４の何れか一項に記載の電子デバイス。
  16. 前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
    請求項１２から請求項１５の何れか一項に記載の電子デバイス。
  17. 前記電子素子が、相互に接続されている、
    請求項１２から請求項１６の何れか一項に記載の電子デバイス。
  18. 前記電子素子が、並列に接続されている、
    請求項１２から請求項１７の何れか一項に記載の電子デバイス。
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