JPH01107515A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH01107515A JPH01107515A JP62264874A JP26487487A JPH01107515A JP H01107515 A JPH01107515 A JP H01107515A JP 62264874 A JP62264874 A JP 62264874A JP 26487487 A JP26487487 A JP 26487487A JP H01107515 A JPH01107515 A JP H01107515A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体素子の製造方法に係り、特に、Ｓｉ基板
上にＳｉと熱膨張係数が異なる半導体を形成して所望す
る半導体素子を製造する方法の改良に関するものである
。
上にＳｉと熱膨張係数が異なる半導体を形成して所望す
る半導体素子を製造する方法の改良に関するものである
。
従来技術
Ｓｉ基板上にＧａＡｓをエピタキシャル成長させて所望
する半導体素子を製造することが従来から提案されてい
る。例えば、ＧａＡｓ光素子とＳｉｌｃとを組み合わせ
た０ＥＩＣ（光電子集積回路）やタンデム型太陽電池、
レーザ半導体などの内には、かかる製造法を用いて作製
されるものがある。なお、上記エピタキシャル成長を行
う手段としては、有機金属化学気相成長（ＭＯＣＶＤ；
Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ
ー（ＭＢＥ；Ｍｏ１ｅｃｕｌｅｒ Ｂｅａａ＋ ｔ！ｐ
ｉｔａｘｙ）法などが知られている。
する半導体素子を製造することが従来から提案されてい
る。例えば、ＧａＡｓ光素子とＳｉｌｃとを組み合わせ
た０ＥＩＣ（光電子集積回路）やタンデム型太陽電池、
レーザ半導体などの内には、かかる製造法を用いて作製
されるものがある。なお、上記エピタキシャル成長を行
う手段としては、有機金属化学気相成長（ＭＯＣＶＤ；
Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ
ー（ＭＢＥ；Ｍｏ１ｅｃｕｌｅｒ Ｂｅａａ＋ ｔ！ｐ
ｉｔａｘｙ）法などが知られている。
発明が解決しようとする問題点
しかしながら、このようにＳｉ基板上にＧａＡＳを形成
した半導体素子は、ＳｉとＧａＡｓとの熱膨張係数差に
起因して歪や反り等の変形を生じる。すなわち、ＳｉＯ
熱膨張係数（’Ｃ−’）は２．６Ｘ １０−ｂ程度であ
るのに対し、ＧａＡｓの熱膨張係数（℃−’）は５．９
Ｘ １０−’程度であるため、６００〜８００℃程度
の高温度でＧａＡｓをエピタキシャル成長させた後、常
温まで冷却する過程で、半導体素子は変形の大きいＧａ
Ａｓ側へ反ってしまうのである。
した半導体素子は、ＳｉとＧａＡｓとの熱膨張係数差に
起因して歪や反り等の変形を生じる。すなわち、ＳｉＯ
熱膨張係数（’Ｃ−’）は２．６Ｘ １０−ｂ程度であ
るのに対し、ＧａＡｓの熱膨張係数（℃−’）は５．９
Ｘ １０−’程度であるため、６００〜８００℃程度
の高温度でＧａＡｓをエピタキシャル成長させた後、常
温まで冷却する過程で、半導体素子は変形の大きいＧａ
Ａｓ側へ反ってしまうのである。
このため、その半導体素子の特性や寿命が損なわれたり
、その後にホトリソグラフィー等の微細加工が行われる
場合にはマスクパターンが歪んだりぼけたりして加工精
度が損なわれる等の不都合を生じる。また、かかる半導
体素子の変形は、ＧａＡｓの膜厚さが大きくなる程顕著
となるため、その変形を小さくするためにＧａＡｓの膜
厚さが制約されるという問題もあった。
、その後にホトリソグラフィー等の微細加工が行われる
場合にはマスクパターンが歪んだりぼけたりして加工精
度が損なわれる等の不都合を生じる。また、かかる半導
体素子の変形は、ＧａＡｓの膜厚さが大きくなる程顕著
となるため、その変形を小さくするためにＧａＡｓの膜
厚さが制約されるという問題もあった。
なお、このような不都合は、上記Ｓｉ基板上にＧａＡｓ
を形成する場合だけでなく、ＡｌＧａＡｓ、ＡＬＰ、Ｇ
ａＳｂ、ＩｎＰなど、Ｓｉと熱膨張係数が異なる半導体
をエピタキシャル成長させて所望する半導体素子を製造
する際には、同様に起こることである。
を形成する場合だけでなく、ＡｌＧａＡｓ、ＡＬＰ、Ｇ
ａＳｂ、ＩｎＰなど、Ｓｉと熱膨張係数が異なる半導体
をエピタキシャル成長させて所望する半導体素子を製造
する際には、同様に起こることである。
問題点を解決するための手段
本発明は以上の事情を背景として為されたものであり、
その目的とするところは、熱膨張係数差に起因する半導
体素子の変形を防止することにある。
その目的とするところは、熱膨張係数差に起因する半導
体素子の変形を防止することにある。
そして、かかる目的を達成するため、本発明は、Ｓｉ基
板上に、Ｓｉと熱膨張係数が異なる半導体をエピタキシ
ャル成長法によって形成することにより、所望する半導
体素子を製造するに際して、前記Ｓｉ基板の表面に複数
の溝を縦横に形成した後、その表面上に前記半導体を形
成するようにしたことを特徴とする。
板上に、Ｓｉと熱膨張係数が異なる半導体をエピタキシ
ャル成長法によって形成することにより、所望する半導
体素子を製造するに際して、前記Ｓｉ基板の表面に複数
の溝を縦横に形成した後、その表面上に前記半導体を形
成するようにしたことを特徴とする。
作用および発明の効果
このようにすれば、Ｓｉ基板の表面が複数に分割され、
その各々の上に独立に半導体が形成されるため、冷却に
伴う個々の半導体の変形量は小さくなり、熱膨張係数差
に起因する半導体基板の変形が防止される。したがって
、その半導体素子の特性や寿命が向上するとともに、そ
の後にホトリソグラフィー等の微細加工を行う場合にお
いては、マスクパターンの歪みやぼけが解消して加工精
度が向上する。また、熱膨張係数差に起因する変形が防
止されるところから、Ｓｉ基板上に形成する半導体の膜
厚さの制約が解消するなど、種々の優れた効果が得られ
る。
その各々の上に独立に半導体が形成されるため、冷却に
伴う個々の半導体の変形量は小さくなり、熱膨張係数差
に起因する半導体基板の変形が防止される。したがって
、その半導体素子の特性や寿命が向上するとともに、そ
の後にホトリソグラフィー等の微細加工を行う場合にお
いては、マスクパターンの歪みやぼけが解消して加工精
度が向上する。また、熱膨張係数差に起因する変形が防
止されるところから、Ｓｉ基板上に形成する半導体の膜
厚さの制約が解消するなど、種々の優れた効果が得られ
る。
ここで、上記Ｓｉ基板上に形成する溝は、そのＳｉ基板
上に形成される半導体がその溝によって互いに分離され
るようになっておれば良く、溝の幅寸法および深さ寸法
はそれぞれ１０ｍ以上であることが望ましい、また、溝
の間隔は、製造する半導体素子に許容される変形量等を
考慮して、例えば０．４ｆｉ〜１（Ｉｎ程度に設定され
るが、製造された半導体素子がその後小分割されるもの
である場合には、その分割位置に沿って上記溝を形成す
ることが望ましい。この溝の形成に際しては、ダイヤモ
ンドスクライビング法、レーザスクライビング法、ブレ
ードダイシング法、或いはエツチング等が好適に用いら
れる。
上に形成される半導体がその溝によって互いに分離され
るようになっておれば良く、溝の幅寸法および深さ寸法
はそれぞれ１０ｍ以上であることが望ましい、また、溝
の間隔は、製造する半導体素子に許容される変形量等を
考慮して、例えば０．４ｆｉ〜１（Ｉｎ程度に設定され
るが、製造された半導体素子がその後小分割されるもの
である場合には、その分割位置に沿って上記溝を形成す
ることが望ましい。この溝の形成に際しては、ダイヤモ
ンドスクライビング法、レーザスクライビング法、ブレ
ードダイシング法、或いはエツチング等が好適に用いら
れる。
また、前記Ｓｉ基板上に形成する半導体としては、Ｇａ
Ａｓ、ＡｌＧａＡｓ等のＧａＡｓ系の半導体が広く知ら
れているが、所望する半導体素子の構造に従って他の種
々のものを用いることも可能である。この半導体を形成
するエピタキシャル成長法としては、有機金属化学気相
成長法や分子線エピタキシー法が好適に用いられ、その
成長温度は約６００〜８００℃程度の高温度である。
Ａｓ、ＡｌＧａＡｓ等のＧａＡｓ系の半導体が広く知ら
れているが、所望する半導体素子の構造に従って他の種
々のものを用いることも可能である。この半導体を形成
するエピタキシャル成長法としては、有機金属化学気相
成長法や分子線エピタキシー法が好適に用いられ、その
成長温度は約６００〜８００℃程度の高温度である。
上記半導体としてＧａＡｓ系の半導体を形成する際には
、Ｓｉ基板との格子不整合を緩和するための緩和工程を
経て、そのＧａＡｓ系半導体を形成することとなる。す
なわち、Ｓｉの格子定数は５．４３１人であるのに対し
てＧａＡｓの格子定数は５’、６５３人で、それ等の間
には４％程度の格子不整合が存在するため、Ｓｉ基板の
上に直接ＧａＡｓをエピタキシャル成長させると、格子
欠陥等によって結晶性が著しく阻害されるからである。
、Ｓｉ基板との格子不整合を緩和するための緩和工程を
経て、そのＧａＡｓ系半導体を形成することとなる。す
なわち、Ｓｉの格子定数は５．４３１人であるのに対し
てＧａＡｓの格子定数は５’、６５３人で、それ等の間
には４％程度の格子不整合が存在するため、Ｓｉ基板の
上に直接ＧａＡｓをエピタキシャル成長させると、格子
欠陥等によって結晶性が著しく阻害されるからである。
なお、このことは、ＧａＡｓ系の半導体のみならず、格
子定数がＳｉと大きく異なる他の半導体を形成する場合
でも同様である。
子定数がＳｉと大きく異なる他の半導体を形成する場合
でも同様である。
上記緩和工程としては、前記Ｓｉ基板上にＧａＰ、
（ＧａＰ／ＧａＡｓＰ）歪超格子、および（ＧａＡｓＰ
／ＧａＡｓ）歪超格子から成るバッファ層を形成する方
法が知られている。これは、格子定数を徐々に変化させ
てＧａＡｓに近づけるようにするものであるが、格子不
整合を緩和するためのバッファ層としては、この他、Ｇ
ｅを電子ビーム蒸着、クラスタイオンビーム蒸着等でＳ
ｉ基板上に設ける方法もある。前記ＧａＡｓ系の半導体
を形成するのに先立ってこのようなバッファ層をＳｉ基
板上に形成することにより、その上には、優れた結晶性
のＧａＡｓ系半導体がエピタキシャル成長させられるよ
うになる。
（ＧａＰ／ＧａＡｓＰ）歪超格子、および（ＧａＡｓＰ
／ＧａＡｓ）歪超格子から成るバッファ層を形成する方
法が知られている。これは、格子定数を徐々に変化させ
てＧａＡｓに近づけるようにするものであるが、格子不
整合を緩和するためのバッファ層としては、この他、Ｇ
ｅを電子ビーム蒸着、クラスタイオンビーム蒸着等でＳ
ｉ基板上に設ける方法もある。前記ＧａＡｓ系の半導体
を形成するのに先立ってこのようなバッファ層をＳｉ基
板上に形成することにより、その上には、優れた結晶性
のＧａＡｓ系半導体がエピタキシャル成長させられるよ
うになる。
また、このようなバッファ層を形成することなく格子不
整合を緩和する手段として、４５０〜５００℃程度の低
温で前記Ｓｉ基板上に多結晶ＧａＡｓを付着した後、Ａ
ｓガス雰囲気中で６００〜８００℃程度に一定時間、例
えば数分間加熱することにより、その多結晶ＧａＡｓを
単結晶ＧａＡＳに変換し、その上に前記ＧａＡｓ系半導
体をエピタキシャル成長させるようにする方法もある。
整合を緩和する手段として、４５０〜５００℃程度の低
温で前記Ｓｉ基板上に多結晶ＧａＡｓを付着した後、Ａ
ｓガス雰囲気中で６００〜８００℃程度に一定時間、例
えば数分間加熱することにより、その多結晶ＧａＡｓを
単結晶ＧａＡＳに変換し、その上に前記ＧａＡｓ系半導
体をエピタキシャル成長させるようにする方法もある。
試験例
以下、本発明の効果を更に具体的に明らかにするために
、本発明者等が行った試験結果について説明する。
、本発明者等が行った試験結果について説明する。
先ず、第１図は板厚が４００趨、直径が２インチで、面
方位が（１００）面に対して２°オフのｎ型Ｓｉ５仮１
０を示す図であるが、このＳｉ基板１０の表面には多数
の溝１２がダイシングマシン等によって縦横に形成され
ている。この溝１２の幅寸法は２５μｍ、深さ寸法は１
００μｍであり、５ ｍｍ間隔で形成されている。そし
て、かかるＳｉ基板１０は、有機溶剤洗浄やフッ化水素
酸によるエツチング等によって表面が清浄化された後、
ＭＯＣＶＤ装置の反応炉内に収容されて所定の半導体結
晶が形成される。ＭＯＣＶＤ装置は、有機金属化学気相
成長法に従って半導体結晶をエピタキシャル成長させる
もので、Ｓｉ基板１０上には、先ず、ＧａＦ、 （Ｇ
ａＰ／ＧａＡｓＰ）歪超格子。
方位が（１００）面に対して２°オフのｎ型Ｓｉ５仮１
０を示す図であるが、このＳｉ基板１０の表面には多数
の溝１２がダイシングマシン等によって縦横に形成され
ている。この溝１２の幅寸法は２５μｍ、深さ寸法は１
００μｍであり、５ ｍｍ間隔で形成されている。そし
て、かかるＳｉ基板１０は、有機溶剤洗浄やフッ化水素
酸によるエツチング等によって表面が清浄化された後、
ＭＯＣＶＤ装置の反応炉内に収容されて所定の半導体結
晶が形成される。ＭＯＣＶＤ装置は、有機金属化学気相
成長法に従って半導体結晶をエピタキシャル成長させる
もので、Ｓｉ基板１０上には、先ず、ＧａＦ、 （Ｇ
ａＰ／ＧａＡｓＰ）歪超格子。
および（ＧａＡｓ Ｐ／ＧａＡｓ）歪超格子から成るバ
ッファ層を形成し、その上にＧａＡｓを形成する。これ
等のバッファ層およびＧａＡｓの厚さは、約４μｍであ
る。
ッファ層を形成し、その上にＧａＡｓを形成する。これ
等のバッファ層およびＧａＡｓの厚さは、約４μｍであ
る。
そして、このように溝１２が設けられたＳｉ基板１０上
にＧａＡｓを形成した半導体素子と、従来のように前記
溝１２のないＳｉ基板を用いてＧａＡｓを形成した半導
体素子とを用いて、その変形量、具体的には中心部から
外周部までにおける表面の変位量を測定したところ、第
２図に示す結果が得られた。かかる第２図において、実
線は溝１２を形成した本発明に係る半導体素子に関する
もので、−点鎖線は溝１２がない半導体素子に関するも
のである。これ等の結果から明らかなように、溝１２が
ない半導体素子では中心部と外周部とで約２５μｍもの
変位が存在するのに対し、本発明に係る半導体素子は殆
ど変形していないのである。
にＧａＡｓを形成した半導体素子と、従来のように前記
溝１２のないＳｉ基板を用いてＧａＡｓを形成した半導
体素子とを用いて、その変形量、具体的には中心部から
外周部までにおける表面の変位量を測定したところ、第
２図に示す結果が得られた。かかる第２図において、実
線は溝１２を形成した本発明に係る半導体素子に関する
もので、−点鎖線は溝１２がない半導体素子に関するも
のである。これ等の結果から明らかなように、溝１２が
ない半導体素子では中心部と外周部とで約２５μｍもの
変位が存在するのに対し、本発明に係る半導体素子は殆
ど変形していないのである。
なお、この試験例は、あくまでも本発明の効果を具体的
に示すための一つの具体例である。したがって、本発明
の実施に際しては、当業者の知識に基づいて種々の変更
、改良を加えた態様で実施することが可能である。
に示すための一つの具体例である。したがって、本発明
の実施に際しては、当業者の知識に基づいて種々の変更
、改良を加えた態様で実施することが可能である。
第１図は本発明方法に従って表面に複数の溝が形成され
たＳｉ基板の一例を示す正面図である。 第２図は本発明に係る半導体素子の表面の変位量を、従
来品との比較において示す図である。 １０：Ｓｉ基板 １２：溝
たＳｉ基板の一例を示す正面図である。 第２図は本発明に係る半導体素子の表面の変位量を、従
来品との比較において示す図である。 １０：Ｓｉ基板 １２：溝
Claims (6)
- （１）Ｓｉ基板上に、Ｓｉと熱膨張係数が異なる半導体
をエピタキシャル成長法によって形成することにより、
所望する半導体素子を製造するに際して、 前記Ｓｉ基板の表面に複数の溝を縦横に形成した後、該
表面上に前記半導体を形成するようにしたことを特徴と
する半導体素子の製造方法。 - （２）前記半導体はＧａＡｓ系のものである特許請求の
範囲第１項に記載の半導体素子の製造方法。 - （３）前記ＧａＡｓ系の半導体は、格子不整合を緩和す
るための緩和工程を経て前記Ｓｉ基板上に形成されるも
のである特許請求の範囲第２項に記載の半導体素子の製
造方法。 - （４）前記緩和工程は、ＧａＰ、（ＧａＰ／ＧａＡｓＰ
）歪超格子、および（ＧａＡｓＰ／ＧａＡｓ）歪超格子
から成るバッファ層を形成するものである特許請求の範
囲第３項に記載の半導体素子の製造方法。 - （５）前記緩和工程は、４５０〜５００℃程度の温度で
前記Ｓｉ基板上に多結晶ＧａＡｓを付着した後、Ａｓガ
ス雰囲気中で６００〜８００℃程度に一定時間加熱する
ものである特許請求の範囲第３項に記載の半導体素子の
製造方法。 - （６）前記溝の幅寸法および深さ寸法はそれぞれ１０μ
ｍ以上である特許請求の範囲第１項乃至第５項の何れか
に記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264874A JPH01107515A (ja) | 1987-10-20 | 1987-10-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264874A JPH01107515A (ja) | 1987-10-20 | 1987-10-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107515A true JPH01107515A (ja) | 1989-04-25 |
Family
ID=17409423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264874A Pending JPH01107515A (ja) | 1987-10-20 | 1987-10-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01107515A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177167A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
| JP2009177165A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
| JP2009177170A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191098A (ja) * | 1984-10-09 | 1986-05-09 | Daido Steel Co Ltd | シリコン基板上における砒素化ガリウム成長結晶体とその結晶成長方法 |
| JPS62219614A (ja) * | 1986-03-20 | 1987-09-26 | Oki Electric Ind Co Ltd | 化合物半導体の成長方法 |
| JPS62224946A (ja) * | 1986-03-27 | 1987-10-02 | Oki Electric Ind Co Ltd | 半導体基体の製造方法 |
-
1987
- 1987-10-20 JP JP62264874A patent/JPH01107515A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191098A (ja) * | 1984-10-09 | 1986-05-09 | Daido Steel Co Ltd | シリコン基板上における砒素化ガリウム成長結晶体とその結晶成長方法 |
| JPS62219614A (ja) * | 1986-03-20 | 1987-09-26 | Oki Electric Ind Co Ltd | 化合物半導体の成長方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177167A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
| JP2009177165A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
| JP2009177170A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
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