JP2002334837A - 半導体基板および半導体装置 - Google Patents
半導体基板および半導体装置Info
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Abstract
(57)【要約】
【課題】 ＧａＡｓ半導体素子と、Ｓｉ半導体素子と、
一つの基板上に集積して形成することにより、半導体装
置を小型化することを目的とする。 【解決手段】 Ｓｉ基板１上に、Ｓｉを含む第１の半導
体層２と、第１の半導体層２上に形成され、ＳｉＧｅを
含む第２の半導体層３と、第２の半導体層３上に形成さ
れ、ＧａＡｓを含む第３の半導体層４とを形成し、第１
の半導体層２または第２の半導体層３と、第３の半導体
層４とにそれぞれ能動素子を形成する。
一つの基板上に集積して形成することにより、半導体装
置を小型化することを目的とする。 【解決手段】 Ｓｉ基板１上に、Ｓｉを含む第１の半導
体層２と、第１の半導体層２上に形成され、ＳｉＧｅを
含む第２の半導体層３と、第２の半導体層３上に形成さ
れ、ＧａＡｓを含む第３の半導体層４とを形成し、第１
の半導体層２または第２の半導体層３と、第３の半導体
層４とにそれぞれ能動素子を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板および
半導体装置に関するものである。
半導体装置に関するものである。
【０００２】
【従来の技術】まず、従来の半導体装置について説明す
る。
る。
【０００３】図３は、従来の半導体装置の断面図を示す
ものである。図３において、ガラスエポキシ基板１０１
に形成された配線１０２上には、ＧａＡｓで構成された
半導体チップ１０３と、Ｓｉで構成された半導体チップ
１０４とがそれぞれバンプ１０５によりフリップチップ
実装されている。
ものである。図３において、ガラスエポキシ基板１０１
に形成された配線１０２上には、ＧａＡｓで構成された
半導体チップ１０３と、Ｓｉで構成された半導体チップ
１０４とがそれぞれバンプ１０５によりフリップチップ
実装されている。
【０００４】ＧａＡｓで構成された半導体チップ１０３
には能動素子が形成されており、この能動素子は、Ｓｉ
材料では得られない程の高速動作性能や低雑音特性を有
する。また、ＧａＡｓ半導体材料を用いると高抵抗の基
板を作ることができるので、低損失のスパイラルインダ
クタ等、優れた受動素子を形成できるという利点があ
る。
には能動素子が形成されており、この能動素子は、Ｓｉ
材料では得られない程の高速動作性能や低雑音特性を有
する。また、ＧａＡｓ半導体材料を用いると高抵抗の基
板を作ることができるので、低損失のスパイラルインダ
クタ等、優れた受動素子を形成できるという利点があ
る。
【０００５】一方、Ｓｉで構成された半導体チップ１０
４にも能動素子が形成されている。この能動素子は、Ｇ
ａＡｓにより構成された能動素子ほどの高速動作性能は
有しないが、Ｓｉ材料自体が安価であるため、取り扱う
信号の周波数が低い場合は積極的に使用される。例え
ば、高周波無線通信機の内部回路においては、周波数の
低いベースバンド周波数の信号を処理する用途としてＳ
ｉで構成された半導体チップ１０４を用い、周波数の高
いＲＦバンド周波数の信号を処理する用途としてＧａＡ
ｓで構成された半導体チップ１０３を用いる。このよう
に、ＧａＡｓにより構成された能動素子とＳｉにより構
成された能動素子は、用途によって半導体装置内で使い
分けられている。
４にも能動素子が形成されている。この能動素子は、Ｇ
ａＡｓにより構成された能動素子ほどの高速動作性能は
有しないが、Ｓｉ材料自体が安価であるため、取り扱う
信号の周波数が低い場合は積極的に使用される。例え
ば、高周波無線通信機の内部回路においては、周波数の
低いベースバンド周波数の信号を処理する用途としてＳ
ｉで構成された半導体チップ１０４を用い、周波数の高
いＲＦバンド周波数の信号を処理する用途としてＧａＡ
ｓで構成された半導体チップ１０３を用いる。このよう
に、ＧａＡｓにより構成された能動素子とＳｉにより構
成された能動素子は、用途によって半導体装置内で使い
分けられている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、半導体チップ１０３と半導体チップ１
０４とをガラスエポキシ基板１０１上にフリップチップ
法により実装しているため、実装誤差等により半導体装
置の高周波特性が落ちてしまい、半導体装置の歩留まり
が非常に悪かった。また、ガラスエポキシ基板１０１上
の配線１０２が非常に長いため、信号ロスも多かった。
半導体装置では、半導体チップ１０３と半導体チップ１
０４とをガラスエポキシ基板１０１上にフリップチップ
法により実装しているため、実装誤差等により半導体装
置の高周波特性が落ちてしまい、半導体装置の歩留まり
が非常に悪かった。また、ガラスエポキシ基板１０１上
の配線１０２が非常に長いため、信号ロスも多かった。
【０００７】このように半導体チップ１０３と半導体チ
ップ１０４とを別々に形成していた理由は、Ｓｉの格子
定数が０．５４３１ｎｍであり、ＧａＡｓの格子定数が
０．５６５３ｎｍであり、両者の格子定数が大きく異な
ることから、Ｓｉで構成された半導体層上にＧａＡｓで
構成された半導体を結晶成長することができなかったた
めである。
ップ１０４とを別々に形成していた理由は、Ｓｉの格子
定数が０．５４３１ｎｍであり、ＧａＡｓの格子定数が
０．５６５３ｎｍであり、両者の格子定数が大きく異な
ることから、Ｓｉで構成された半導体層上にＧａＡｓで
構成された半導体を結晶成長することができなかったた
めである。
【０００８】本発明は、ＧａＡｓで構成された半導体素
子と、Ｓｉで構成された半導体素子とを集積することに
より、半導体装置の高周波特性を向上し、歩留まり良く
半導体装置を製造することを目的とし、あわせて、この
半導体装置を実現するための半導体基板を提供すること
を目的とする。
子と、Ｓｉで構成された半導体素子とを集積することに
より、半導体装置の高周波特性を向上し、歩留まり良く
半導体装置を製造することを目的とし、あわせて、この
半導体装置を実現するための半導体基板を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体基板は、
Ｓｉを含む第１の半導体層と、前記第１の半導体層上に
形成され、ＳｉＧｅを含む第２の半導体層と、前記第２
の半導体層上に形成され、ＧａＡｓを含む第３の半導体
層とを有するものである。
Ｓｉを含む第１の半導体層と、前記第１の半導体層上に
形成され、ＳｉＧｅを含む第２の半導体層と、前記第２
の半導体層上に形成され、ＧａＡｓを含む第３の半導体
層とを有するものである。
【００１０】また、本発明の半導体装置は、Ｓｉを含む
第１の半導体層と、前記第１の半導体層上に形成され、
ＳｉＧｅを含む第２の半導体層と、前記第２の半導体層
上に形成され、ＧａＡｓを含む第３の半導体層とを有
し、前記第１の半導体層または前記第２の半導体層と、
前記第３の半導体層とにそれぞれ能動素子が形成された
ものである。
第１の半導体層と、前記第１の半導体層上に形成され、
ＳｉＧｅを含む第２の半導体層と、前記第２の半導体層
上に形成され、ＧａＡｓを含む第３の半導体層とを有
し、前記第１の半導体層または前記第２の半導体層と、
前記第３の半導体層とにそれぞれ能動素子が形成された
ものである。
【００１１】このように、Ｓｉを含む第１の半導体層
と、ＧａＡｓを含む第３の半導体層との間に、Ｓｉの格
子定数とＧａＡｓの格子定数の中間の格子定数をもつＳ
ｉＧｅを含む第２の半導体層を形成することにより、Ｓ
ｉを含む第１の半導体層上に、間接的にＧａＡｓを含む
第３の半導体層を形成することができる。
と、ＧａＡｓを含む第３の半導体層との間に、Ｓｉの格
子定数とＧａＡｓの格子定数の中間の格子定数をもつＳ
ｉＧｅを含む第２の半導体層を形成することにより、Ｓ
ｉを含む第１の半導体層上に、間接的にＧａＡｓを含む
第３の半導体層を形成することができる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００１３】（実施の形態１）まず、本発明の実施の形
態１における半導体基板について説明する。
態１における半導体基板について説明する。
【００１４】図１は、本発明の実施の形態１における半
導体基板の断面図である。図１に示すように、Ｓｉ基板
１上に、Ｓｉを含む第１の半導体層２と、ＳｉＧｅを含
む第２の半導体層３と、Ｇｅを含む第４の半導体層５
と、ＧａＡｓを含む第３の半導体層４とが順次積層され
ている。
導体基板の断面図である。図１に示すように、Ｓｉ基板
１上に、Ｓｉを含む第１の半導体層２と、ＳｉＧｅを含
む第２の半導体層３と、Ｇｅを含む第４の半導体層５
と、ＧａＡｓを含む第３の半導体層４とが順次積層され
ている。
【００１５】上述した通り、第１の半導体層２における
Ｓｉの格子定数は０．５４３１ｎｍであり、第３の半導
体層４におけるＧａＡｓの格子定数は０．５６５３ｎｍ
あり、両者の格子定数にはかなりの隔たりがあるが、こ
れらの間に挟まれる第４の半導体層５におけるＧｅの格
子定数は０．５６４６ｎｍであるため、第３の半導体層
４と第４の半導体層５との間の格子整合性が良い。この
ため、第４の半導体層５上に第３の半導体層４を結晶性
よく形成することができる。
Ｓｉの格子定数は０．５４３１ｎｍであり、第３の半導
体層４におけるＧａＡｓの格子定数は０．５６５３ｎｍ
あり、両者の格子定数にはかなりの隔たりがあるが、こ
れらの間に挟まれる第４の半導体層５におけるＧｅの格
子定数は０．５６４６ｎｍであるため、第３の半導体層
４と第４の半導体層５との間の格子整合性が良い。この
ため、第４の半導体層５上に第３の半導体層４を結晶性
よく形成することができる。
【００１６】なお、第２の半導体層３におけるＳｉＧｅ
のＳｉの組成比を０．０１とすると格子定数は０．５６
４５ｎｍと、ＧａＡｓの格子定数に比較的近いので、必
ずしもＧｅを含む第４の半導体層５を形成しなくても、
ＳｉＧｅを含む第２の半導体層３上に結晶性のよいＧａ
Ａｓを含む第３の半導体層４を直接形成することもでき
る。
のＳｉの組成比を０．０１とすると格子定数は０．５６
４５ｎｍと、ＧａＡｓの格子定数に比較的近いので、必
ずしもＧｅを含む第４の半導体層５を形成しなくても、
ＳｉＧｅを含む第２の半導体層３上に結晶性のよいＧａ
Ａｓを含む第３の半導体層４を直接形成することもでき
る。
【００１７】また、ＳｉＧｅを含む第２の半導体層３に
おけるＧｅの組成比が、ＧａＡｓを含む第３の半導体層
４に近い場所ほど大きくなるようにすれば、Ｇｅを含む
第４の半導体層５を形成した場合でも形成しない場合で
も、ＳｉＧｅを含む第２の半導体層３は、Ｓｉを含む第
１の半導体層２に対しても、ＧａＡｓを含む第３の半導
体層４に対しても、格子整合性が良くなる。
おけるＧｅの組成比が、ＧａＡｓを含む第３の半導体層
４に近い場所ほど大きくなるようにすれば、Ｇｅを含む
第４の半導体層５を形成した場合でも形成しない場合で
も、ＳｉＧｅを含む第２の半導体層３は、Ｓｉを含む第
１の半導体層２に対しても、ＧａＡｓを含む第３の半導
体層４に対しても、格子整合性が良くなる。
【００１８】この半導体基板は、次に説明する方法で製
造される。
造される。
【００１９】まず、チャンバ内に設置したＳｉ基板１上
に、ＭＢＥ法を用いて第１の半導体層２を成長する。次
に、チャンバにＳｉおよびＧｅを含む原料ガスを供給す
ることによりＳｉ1-xＧｅxを含む第２の半導体層３を成
長する。ここで、Ｇｅの組成比ｘは、第１の半導体層２
と第２の半導体層３との界面において０であり、第２の
半導体層３の成長距離に対して線形的に増加するように
徐々にＧｅの供給比率を増やしていく。第２の半導体層
３におけるＧｅの組成比が１（Ｓｉの組成比が０）にな
ってもしばらく成長を続けることによりＧｅにより構成
された第４の半導体層５を成長し、第４の半導体層５の
表面状態が安定したところで第４の半導体層５の成長を
止め、最後にＧａＡｓを含む第３の半導体層４を成長す
る。
に、ＭＢＥ法を用いて第１の半導体層２を成長する。次
に、チャンバにＳｉおよびＧｅを含む原料ガスを供給す
ることによりＳｉ1-xＧｅxを含む第２の半導体層３を成
長する。ここで、Ｇｅの組成比ｘは、第１の半導体層２
と第２の半導体層３との界面において０であり、第２の
半導体層３の成長距離に対して線形的に増加するように
徐々にＧｅの供給比率を増やしていく。第２の半導体層
３におけるＧｅの組成比が１（Ｓｉの組成比が０）にな
ってもしばらく成長を続けることによりＧｅにより構成
された第４の半導体層５を成長し、第４の半導体層５の
表面状態が安定したところで第４の半導体層５の成長を
止め、最後にＧａＡｓを含む第３の半導体層４を成長す
る。
【００２０】このような半導体基板の製造方法により、
結晶性のよいＧａＡｓを含む第３の半導体層４を形成す
ることができる。この半導体基板の用途等については実
施の形態２において説明する。
結晶性のよいＧａＡｓを含む第３の半導体層４を形成す
ることができる。この半導体基板の用途等については実
施の形態２において説明する。
【００２１】（実施の形態２）次に、本発明の実施の形
態２における半導体装置について説明する。
態２における半導体装置について説明する。
【００２２】図２は、本発明の実施の形態２における半
導体装置の断面図であり、これは、図１に示した半導体
基板を加工して形成されるものである。図２に示すよう
に、Ｓｉ基板１上に、Ｓｉを含む第１の半導体層２が形
成されており、この第１の半導体層２の一部の領域に
は、能動素子であるＳｉＭＯＳ型電界効果トランジスタ
６が形成されている。
導体装置の断面図であり、これは、図１に示した半導体
基板を加工して形成されるものである。図２に示すよう
に、Ｓｉ基板１上に、Ｓｉを含む第１の半導体層２が形
成されており、この第１の半導体層２の一部の領域に
は、能動素子であるＳｉＭＯＳ型電界効果トランジスタ
６が形成されている。
【００２３】ＳｉＭＯＳ型電界効果トランジスタ６は、
第１の半導体層２の表面近傍の一部の領域に形成された
ソース領域１１、ドレイン領域１２、およびソース領域
１１上に形成されたソース電極８、ドレイン領域１２上
に形成されたドレイン電極１０、第１の半導体層２の表
面上であってソース電極８とドレイン電極１０との間の
領域に形成されたゲート絶縁膜１３、その上に形成され
たゲート電極９によって構成されている。このＳｉＭＯ
Ｓ型電界効果トランジスタ６は、例えば、高周波無線通
信機の内部回路において、ベースバンド周波数の信号を
処理するために使用される。
第１の半導体層２の表面近傍の一部の領域に形成された
ソース領域１１、ドレイン領域１２、およびソース領域
１１上に形成されたソース電極８、ドレイン領域１２上
に形成されたドレイン電極１０、第１の半導体層２の表
面上であってソース電極８とドレイン電極１０との間の
領域に形成されたゲート絶縁膜１３、その上に形成され
たゲート電極９によって構成されている。このＳｉＭＯ
Ｓ型電界効果トランジスタ６は、例えば、高周波無線通
信機の内部回路において、ベースバンド周波数の信号を
処理するために使用される。
【００２４】一方、第１の半導体層２上であってＳｉＭ
ＯＳ型電界効果トランジスタ６が形成された領域以外の
領域には、ＳｉＧｅを含む第２の半導体層３と、Ｇｅを
含む第４の半導体層５と、ＧａＡｓを含む第３の半導体
層４とが順次形成されており、この第３の半導体層４に
は能動素子であるＧａＡｓＭＥＳ型電界効果トランジス
タ７が形成されている。なお、各半導体層の積層順序
は、実施の形態１における半導体基板のものと同じであ
る。
ＯＳ型電界効果トランジスタ６が形成された領域以外の
領域には、ＳｉＧｅを含む第２の半導体層３と、Ｇｅを
含む第４の半導体層５と、ＧａＡｓを含む第３の半導体
層４とが順次形成されており、この第３の半導体層４に
は能動素子であるＧａＡｓＭＥＳ型電界効果トランジス
タ７が形成されている。なお、各半導体層の積層順序
は、実施の形態１における半導体基板のものと同じであ
る。
【００２５】このＧａＡｓＭＥＳ型電界効果トランジス
タ７は、第３の半導体層４上に形成されたソースコンタ
クト層１４、ゲート電極９、およびドレインコンタクト
層１５と、ソースコンタクト層１４上に形成されたソー
ス電極８、ドレインコンタクト層１５に形成されたドレ
イン電極１０によって構成されている。なお、第３の半
導体層４には、通常の電界効果トランジスタが有するチ
ャネル領域が含まれているものとする。このＧａＡｓＭ
ＥＳ型電界効果トランジスタ７は、例えば、高周波無線
通信機の内部回路において、ＲＦバンド周波数の信号を
処理するために使用される。
タ７は、第３の半導体層４上に形成されたソースコンタ
クト層１４、ゲート電極９、およびドレインコンタクト
層１５と、ソースコンタクト層１４上に形成されたソー
ス電極８、ドレインコンタクト層１５に形成されたドレ
イン電極１０によって構成されている。なお、第３の半
導体層４には、通常の電界効果トランジスタが有するチ
ャネル領域が含まれているものとする。このＧａＡｓＭ
ＥＳ型電界効果トランジスタ７は、例えば、高周波無線
通信機の内部回路において、ＲＦバンド周波数の信号を
処理するために使用される。
【００２６】以上のように、実施の形態２における半導
体装置は、Ｓｉ半導体を用いて構成されるＳｉＭＯＳ型
電界効果トランジスタ６と、ＧａＡｓ半導体を用いて構
成されるＧａＡｓＭＥＳ型電界効果トランジスタ７とを
同一のＳｉ基板１上に集積することができるものであ
り、半導体装置の高周波特性が向上し、また半導体装置
をワンチップ化することができるために実装の煩雑さも
なく、歩留まり良く半導体装置を製造することができ
る。
体装置は、Ｓｉ半導体を用いて構成されるＳｉＭＯＳ型
電界効果トランジスタ６と、ＧａＡｓ半導体を用いて構
成されるＧａＡｓＭＥＳ型電界効果トランジスタ７とを
同一のＳｉ基板１上に集積することができるものであ
り、半導体装置の高周波特性が向上し、また半導体装置
をワンチップ化することができるために実装の煩雑さも
なく、歩留まり良く半導体装置を製造することができ
る。
【００２７】なお、実施の形態２においては、第１の半
導体層２にＳｉＭＯＳ型電界効果トランジスタ６を形成
した例について説明したが、第１の半導体層２上の全面
に第２の半導体層３を形成し、この第２の半導体層３を
ベース層として用いたヘテロ接合バイポーラトランジス
タ（図示せず）を形成することもできる。
導体層２にＳｉＭＯＳ型電界効果トランジスタ６を形成
した例について説明したが、第１の半導体層２上の全面
に第２の半導体層３を形成し、この第２の半導体層３を
ベース層として用いたヘテロ接合バイポーラトランジス
タ（図示せず）を形成することもできる。
【００２８】また、実施の形態２においては、ＳｉＭＯ
Ｓ型電界効果トランジスタ６、ＧａＡｓＭＥＳ型電界効
果トランジスタ７（共に電界効果トランジスタ）を形成
した場合について説明したが、これらを共にバイポーラ
トランジスタで構成しても良い。例えば、上記のように
ＳｉＧｅを含む第２の半導体層３を利用して、ＳｉＧｅ
ヘテロ接合型バイポーラトランジスタを形成することも
可能であるし、ＧａＡｓを含む第３の半導体層４上に成
長可能な材料であるＡｌＧａＡｓやＩｎＧａＡｓなどを
組み合わせてヘテロ接合バイポーラトランジスタを形成
することもできる。もちろん、このヘテロ接合バイポー
ラトランジスタに代えてヘテロ接合ＦＥＴ（ＨＦＥＴ）
を形成することも可能である。
Ｓ型電界効果トランジスタ６、ＧａＡｓＭＥＳ型電界効
果トランジスタ７（共に電界効果トランジスタ）を形成
した場合について説明したが、これらを共にバイポーラ
トランジスタで構成しても良い。例えば、上記のように
ＳｉＧｅを含む第２の半導体層３を利用して、ＳｉＧｅ
ヘテロ接合型バイポーラトランジスタを形成することも
可能であるし、ＧａＡｓを含む第３の半導体層４上に成
長可能な材料であるＡｌＧａＡｓやＩｎＧａＡｓなどを
組み合わせてヘテロ接合バイポーラトランジスタを形成
することもできる。もちろん、このヘテロ接合バイポー
ラトランジスタに代えてヘテロ接合ＦＥＴ（ＨＦＥＴ）
を形成することも可能である。
【００２９】さらにインピーダンス整合回路等に用いる
インダクタを形成する場合は、第１の半導体層２上でな
く、第３の半導体層４上に形成するようにすれば、極め
て低損失のインダクタを形成することができる。ＧａＡ
ｓ半導体材料は、Ｓｉ半導体材料に比べて、内部で発生
する誘導電流が格段に少ないからである。
インダクタを形成する場合は、第１の半導体層２上でな
く、第３の半導体層４上に形成するようにすれば、極め
て低損失のインダクタを形成することができる。ＧａＡ
ｓ半導体材料は、Ｓｉ半導体材料に比べて、内部で発生
する誘導電流が格段に少ないからである。
【００３０】以上のように、本発明の実施の形態では、
第２の半導体層３を構成する半導体材料としてＳｉＧｅ
を用いた場合について説明したが、これをＳｉＧｅＣ半
導体材料に代えても良い。ＳｉＧｅＣ半導体材料を用い
た場合であっても、第２の半導体層３の表面における格
子定数とＧａＡｓの格子定数との差が小さくなるよう
に、第２の半導体層３の表面におけるＳｉやＣの組成比
を調整すれば、結晶性の良いＧａＡｓを含む第３の半導
体層４を形成することができる。
第２の半導体層３を構成する半導体材料としてＳｉＧｅ
を用いた場合について説明したが、これをＳｉＧｅＣ半
導体材料に代えても良い。ＳｉＧｅＣ半導体材料を用い
た場合であっても、第２の半導体層３の表面における格
子定数とＧａＡｓの格子定数との差が小さくなるよう
に、第２の半導体層３の表面におけるＳｉやＣの組成比
を調整すれば、結晶性の良いＧａＡｓを含む第３の半導
体層４を形成することができる。
【００３１】
【発明の効果】以上のように、Ｓｉを含む第１の半導体
層と、ＧａＡｓを含む第３の半導体層との間に、Ｓｉの
格子定数とＧａＡｓの格子定数との中間の格子定数をも
つＳｉＧｅを含む第２の半導体層を形成することによ
り、Ｓｉを含む第１の半導体層に、間接的にＧａＡｓを
含む第３の半導体層を形成することができる。
層と、ＧａＡｓを含む第３の半導体層との間に、Ｓｉの
格子定数とＧａＡｓの格子定数との中間の格子定数をも
つＳｉＧｅを含む第２の半導体層を形成することによ
り、Ｓｉを含む第１の半導体層に、間接的にＧａＡｓを
含む第３の半導体層を形成することができる。
【００３２】これにより、高周波性能の高いＧａＡｓを
用いた半導体素子と製造コストの低いＳｉを用いた半導
体素子とを目的別に使い分けながらも、双方を一つの基
板に集積し、この結果半導体装置の高周波特性が向上
し、また半導体装置をワンチップ化することができるた
めに実装の煩雑さもなく、歩留まり良く半導体装置を製
造することができる。
用いた半導体素子と製造コストの低いＳｉを用いた半導
体素子とを目的別に使い分けながらも、双方を一つの基
板に集積し、この結果半導体装置の高周波特性が向上
し、また半導体装置をワンチップ化することができるた
めに実装の煩雑さもなく、歩留まり良く半導体装置を製
造することができる。
【図１】本発明の実施の形態１における半導体基板の断
面図
面図
【図２】本発明の実施の形態２における半導体装置の断
面図
面図
【図３】従来の半導体装置の断面図
１ Ｓｉ基板 ２ 第１の半導体層 ３ 第２の半導体層 ４ 第３の半導体層 ５ 第４の半導体層 ６ ＳｉＭＯＳ型電界効果トランジスタ ７ ＧａＡｓＭＥＳ型電界効果トランジスタ ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 １１ ソース領域 １２ ドレイン領域 １３ ゲート絶縁膜 １４ ソースコンタクト層 １５ ドレインコンタクト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/095 Ｈ０１Ｌ 29/80 Ｂ 29/812 Ｆターム(参考） 5F048 AC10 BA14 BA15 5F052 KA01 5F082 AA08 BA35 BC01 BC03 BC08 BC14 CA01 CA02 CA03 EA23 5F102 FA00 GA00 GA05 GA15 GB01 GC01 GD01 GJ03 GK02 GL05 HC02
Claims (6)
- 【請求項１】 Ｓｉを含む第１の半導体層と、前記第１
の半導体層上に形成され、ＳｉＧｅを含む第２の半導体
層と、前記第２の半導体層上に形成され、ＧａＡｓを含
む第３の半導体層とを有することを特徴とする半導体基
板。 - 【請求項２】 前記第２の半導体層と前記第３の半導体
層との間にＧｅを含む第４の半導体層を有することを特
徴とする請求項１記載の半導体基板。 - 【請求項３】 前記第２の半導体層に含有されるＧｅの
組成比が、前記第３の半導体層に近い場所ほど大きいこ
とを特徴とする請求項１または請求項２に記載の半導体
基板。 - 【請求項４】 Ｓｉを含む第１の半導体層と、前記第１
の半導体層上に形成され、ＳｉＧｅを含む第２の半導体
層と、前記第２の半導体層上に形成され、ＧａＡｓを含
む第３の半導体層とを有し、前記第１の半導体層または
前記第２の半導体層と、前記第３の半導体層とにそれぞ
れ能動素子が形成されていることを特徴とする半導体装
置。 - 【請求項５】 前記第２の半導体層と前記第３の半導体
層との間にＧｅを含む第４の半導体層を有することを特
徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第２の半導体層に含有されるＧｅの
組成比が、前記第３の半導体層に近い場所ほど大きいこ
とを特徴とする請求項４または請求項５に記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001138156A JP2002334837A (ja) | 2001-05-09 | 2001-05-09 | 半導体基板および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001138156A JP2002334837A (ja) | 2001-05-09 | 2001-05-09 | 半導体基板および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334837A true JP2002334837A (ja) | 2002-11-22 |
Family
ID=18985138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001138156A Pending JP2002334837A (ja) | 2001-05-09 | 2001-05-09 | 半導体基板および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334837A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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| KR101020841B1 (ko) | 2008-03-31 | 2011-03-09 | 고려대학교 산학협력단 | 씨모스 장치 및 이의 제조방법 |
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2001
- 2001-05-09 JP JP2001138156A patent/JP2002334837A/ja active Pending
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