JP2011114160A - 半導体基板、電子デバイスおよび半導体基板の製造方法 - Google Patents

Abstract

【課題】シリコン基板を用いてＧａＡｓ系の良質な半導体結晶膜を形成する。
【解決手段】第１領域と第２領域とを表面に有する基板と、前記第１領域の上方に形成された第１半導体と、を含み、前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であり、前記第１領域は、前記第２領域により囲まれ、前記第１半導体は、砒素を含有する３−５族化合物半導体であり、単結晶であり、且つ前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合し、前記第２領域は、前記第１領域とは性状が異なる半導体基板を提供する。
【選択図】図１

Description

本発明は、半導体基板、電子デバイスおよび半導体基板の製造方法に関する。

ヘテロ接合を利用した化合物半導体デバイスでは、活性層となる半導体結晶層の結晶性の良否がデバイス特性を左右するため、結晶性の良い半導体結晶層が求められている。半導体結晶層は、ＭＯＣＶＤ法（有機金属化学気相成長法）等のエピタキシャル成長により形成される。ＧａＡｓ系の結晶層をエピタキシャル成長させる場合、ヘテロ界面での格子整合等の要請から、成長層の基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅ結晶層をエピタキシャル成長させる技術が記載されている。当該技術では、Ｇｅ結晶層をＳｉ基板上に領域を限定してエピタキシャル成長させた後、Ｇｅ結晶層にサイクル熱アニールを施して、平均転位密度が２．３×１０^６ｃｍ^−２になることが記載されている。

Ｈｓｉｎ−Ｃｈｉａｏ Ｌｕａｎ ｅｔ．ａｌ．、「Ｈｉｇｈ−ｑｕａｌｉｔｙ Ｇｅ ｅｐｉｌａｙｅｒｓ ｏｎ Ｓｉ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ ７５， ＮＵＭＢＥＲ １９、８ ＮＯＶＥＭＢＥＲ １９９９．

ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択する。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。また、これら基板は、放熱特性が十分でない。本発明の目的は、安価で放熱特性に優れる半導体基板とその製造方法、および前記半導体基板を用いた電子デバイスを提供することである。

上記課題を解決するために、本発明の第１の態様においては、第１領域と第２領域とを表面に有する基板と、前記第１領域の上方に形成された第１半導体と、を含み、前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であり、前記第１領域は、前記第２領域により囲まれ、前記第１半導体は、砒素を含有する３−５族化合物半導体であり、単結晶であり、且つ前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合し、前記第２領域は、前記第１領域とは性状が異なる半導体基板を提供する。

前記第２領域の上方に形成された第２半導体をさらに含んでもよく、前記第２半導体として、砒素を含有する３−５族化合物半導体であり、且つ多結晶であるものが挙げられる。前記第２領域の上方に形成された第１阻害体をさらに含んでもよく、前記第１阻害体として、第１半導体の結晶成長を阻害するものが挙げられる。前記第１領域と前記第２領域として、各々の面方位が異なるものが挙げられる。前記第１領域と前記第２領域として、各々の表面粗さが異なるものが挙げられる。前記基板として、前記第１領域を囲む溝を表面に有するものが挙げられ、前記第２領域として、前記溝の側壁面が挙げられる。

前記溝の底面に形成された第３半導体をさらに含んでもよく、前記第３半導体として、前記第１半導体と同じ材料からなり、且つ単結晶からなるものが挙げられ、前記第３半導体と前記第１半導体とは、前記溝の側壁を境に分断されているものが好ましい。前記基板は、表面に溝を有してもよく、前記第１領域として、前記溝の底面が挙げられ、前記第２領域として、前記溝の側壁面が挙げられる。前記基板の表面であって、前記溝以外の箇所に形成された第４半導体をさらに含んでもよく、前記第４半導体として、前記第１半導体と同じ材料からなり、且つ単結晶からなるものが挙げられ、前記第４半導体と前記第１半導体とは、前記溝の側壁を境に分断されているものが好ましい。

前記基板は、前記第２領域を囲む第３領域をさらに有し、前記第３領域の上方に形成された第２阻害体をさらに含んでもよく、前記第２阻害体として、第１半導体および第２半導体の結晶成長を阻害するものが挙げられる。前記基板の前記表面と前記第１半導体との間に形成された中間結晶をさらに含んでもよく、前記中間結晶として、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ−ｚ}（０≦ｘ＜１、０≦ｙ＜１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）であるものが挙げられる。性状が互いに異なる領域の上方に形成された複数の中間結晶は、下地の領域の性状の違いを引き継ぎ、互いに性状が異なる。前記第１領域は略方形の平面形状を有してもよく、前記方形の長辺の長さとして３００μｍ以下が挙げられる。

本発明の第２の態様においては、前記した半導体基板における前記第１半導体を活性領域として得られる素子を有する電子デバイスを提供する。

本発明の第３の態様においては、基板の表面に、第１領域、および前記第１領域を囲む第２領域を形成する（ａ）段階と、前記第１領域に、砒素を含有する３−５族化合物半導体の第１半導体を形成する（ｂ）段階と、を含み、前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０＜ｘ≦１）であり、前記（ａ）段階において、前記第２領域の性状を、前記第１領域の性状と異ならせ、前記（ｂ）段階において、前記第１半導体を、前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合させ且つ単結晶に形成する半導体基板の製造方法を提供する。前記（ａ）段階の後、前記（ｂ）段階の前に、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ−ｚ}（０≦ｘ＜１、０≦ｙ＜１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）である中間結晶を前記基板の表面の上方に形成する（ｃ）段階をさらに含んでよく、前記（ｃ）段階および前記（ｂ）段階を、連続した一連のエピタキシャル成長として実施してもよい。

半導体基板１００の断面例を示す。 半導体基板１００の平面例を示す。 半導体基板２００の断面例を示す。 半導体基板３００の断面例を示す。 半導体基板４００の断面例を示す。 半導体基板５００の断面例を示す。 半導体基板６００の断面例を示す。 半導体基板６００の平面例を示す。 半導体基板７００の断面例を示す。

以下、発明の実施の形態を通じて本発明を説明する。図１は、半導体基板１００の断面例を示す。図２は、半導体基板１００の平面例を示す。半導体基板１００は、ベース基板である基板１０２を有する。基板１０２の表面には第１領域１０４と第２領域１０６とを有する。基板１０２の第１領域１０４の上には第１半導体１０８が形成され、基板１０２の第２領域１０６の上には第２半導体１１０が形成されている。

基板１０２は、表面がＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）である。基板１０２は、表面およびバルクの全体に渡ってＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であってもよく、表面のみがＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であり、バルクがＳｉであってもよい。たとえば基板１０２として、シリコンウェハの表面をＳｉ_ｘＧｅ_１−ｘ化したものが挙げられる。基板１０２としてシリコンウェハを用いることにより、半導体基板１００の材料コストが低減できる。また、半導体基板１００を用いて形成する電子デバイスの熱特性が良好になる。

第１領域１０４は、第２領域１０６により囲まれている。第１領域１０４は、略方形の平面形状を有することが好ましく、方形の長辺の長さが３００μｍ以下であることが好ましい。第２領域１０６は、第１領域１０４とは性状が異なる。たとえば、第１領域１０４と第２領域１０６とは、各々の表面粗さが異なる。ここで「表面粗さ」とは、物質表面の粗さの程度を示す計測可能な値であり、たとえば５点平均粗さＲａが例示できる。

性状の異なる第２領域１０６で第１領域１０４を囲むことで、第１領域１０４に形成される第１半導体１０８を、たとえば３００μｍ以下の方形の小さな領域に区画することができる。この結果、第１半導体１０８の結晶性を良好にすることができる。すなわち、第１半導体１０８を小さな領域に形成し、アニール等熱処理を施すことで、第１半導体１０８に存在する結晶欠陥が第１半導体１０８の周辺部に移動され安定化される。この結果、第１半導体１０８の内部の結晶欠陥を無くすことができる。

第１半導体１０８は、砒素を含有する３−５族化合物半導体であり、単結晶であり、且つＳｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合する。第１半導体１０８として、ＧａＡｓ、ＡｌＧａＡｓが挙げられる。ここで、擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。

第２半導体１１０は、砒素を含有する３−５族化合物半導体であり、且つ多結晶である。第２半導体１１０は、第１半導体１０８と同時に形成されるものであるが、第２領域１０６の性状が第１領域１０４と異なるので、単結晶にならず多結晶として成長する。なお、第２領域１０６の性状により第２半導体１１０が成長されない場合もある。

上記した半導体基板１００によれば、シリコンウェハを用いることでコストを低減でき、熱特性を良好にできる。また、第１半導体１０８の結晶性を高めることができる。

図３は、半導体基板２００の断面例を示す。半導体基板１００では、第２領域１０６の性状が第１領域１０４と異なる例として表面粗さを例示した。半導体基板２００においては、性状の異なる例として阻害体が形成されている場合を説明する。

半導体基板２００の第２領域１０６の上には、第１阻害体２１２が形成されている。第１阻害体２１２は、第１半導体の結晶成長を阻害する。第２領域１０６に第１阻害体２１２が形成されているので、第１阻害体２１２の上には第１半導体の結晶が形成されず、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上できる。

図４は、半導体基板３００の断面例を示す。半導体基板３００では、第１領域１０４と第２領域１０６の性状が異なる例として、面方位が異なる例を説明する。

半導体基板３００の第１領域１０４と第２領域１０６とは、各々の面方位が異なる。たとえば第１領域１０４の面方位をエピタキシャル成長に適した低次数の面方位とし、第２領域１０６の面方位を、単結晶がエピタキシャル成長されない高次数の面方位とする。このような場合、第１領域１０４には単結晶膜が形成され、第２領域１０６には多結晶膜が形成される。あるいは第２領域１０６には膜が形成されない。この結果、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上できる。

図５は、半導体基板４００の断面例を示す。半導体基板４００では、第１領域１０４と第２領域１０６の性状が異なる例として、溝が形成された例を説明する。

半導体基板４００の基板１０２は、第１領域１０４を囲む溝４０３を表面に有する。そして第２領域１０６は、溝４０３の側壁面である。また、溝４０３の底面に第３半導体４１４が形成されている。第３半導体４１４は、第１半導体１０８と同じ材料からなり、且つ単結晶からなる。第３半導体４１４と第１半導体１０８とは、溝の側壁を境に分断されている。

このような場合、第１領域１０４に形成される第１半導体１０８は、第３半導体４１４と分断されるので、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上できる。

図６は、半導体基板５００の断面例を示す。半導体基板５００では、半導体基板４００と同様、第１領域１０４と第２領域１０６の性状が異なる例として、溝が形成された例を説明する。ただし、半導体基板５００では第１半導体１０８が溝底部に形成される。

半導体基板５００の基板１０２は、表面に溝５０３を有する。そして第１領域１０４は、溝５０３の底面であり、第２領域１０６は、溝５０３の側壁面である。また、基板１０２の表面であって、溝５０３以外の箇所に第４半導体５１６が形成されている。第４半導体５１６は、第１半導体１０８と同じ材料からなり、且つ単結晶からなり、第４半導体５１６と第１半導体１０８とは、溝５０３の側壁を境に分断されている。

このような場合、第１領域１０４に形成される第１半導体１０８は、第４半導体５１６と分断されるので、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上できる。

なお、半導体基板１００における第２領域１０６の周囲を、図７および図８に示すように、阻害体で囲んでもよい。図７は、半導体基板６００の断面例を示す。図８は、半導体基板６００の平面例を示す。基板１０２は、第２領域１０６を囲む第３領域６０２を有する。第３領域６０２の上には第２阻害体６０４が形成されている。第２阻害体６０４は、第１半導体および第２半導体の結晶成長を阻害する。第２阻害体６０４により意図した領域にのみ結晶膜をエピタキシャル成長させることができる。

また、図９に示すように、基板１０２と第１半導体１０８との間に中間結晶を形成してもよい。図９は、半導体基板７００の断面例を示す。基板１０２の表面と第１半導体１０８との間に中間結晶７０２が形成されている。中間結晶７０２は、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ−ｚ}（０≦ｘ＜１、０≦ｙ＜１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）である。中間結晶７０２により第１半導体１０８を基板１０２に格子整合させやすくなる。

なお、前記した半導体基板１００から半導体基板７００における第１半導体１０８を活性領域とする素子が形成できる。そのような素子として、たとえばヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、発光ダイオード、レーザダイオード、光センサ、太陽電池が挙げられる。

また、前記した半導体基板１００から半導体基板７００は以下のような方法により製造できる。すなわち、基板１０２の表面に、第１領域１０４、および第１領域１０４を囲む第２領域１０６を形成する（ａ）段階の後、第１領域１０４に、砒素を含有する３−５族化合物半導体の第１半導体１０８を形成する（ｂ）段階を実施する。ここで、基板１０２は、表面がＳｉ_ｘＧｅ_１−ｘ（０＜ｘ≦１）であり、（ａ）段階において、第２領域１０６の性状を、第１領域１０４の性状と異ならせ、（ｂ）段階において、第１半導体１０８を、Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合させ且つ単結晶に形成する。なお、（ａ）段階の後、（ｂ）段階の前に、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ−ｚ}（０≦ｘ＜１、０≦ｙ＜１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）である中間結晶７０２を基板１０２の表面の上に形成する（ｃ）段階を実施できる。そして、（ｃ）段階および（ｂ）段階を、連続した一連のエピタキシャル成長として実施できる。

特許請求の範囲、明細書、および図面中において示した装置、システムおよび方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 半導体基板
１０２ 基板
１０４ 第１領域
１０６ 第２領域
１０８ 第１半導体
１１０ 第２半導体
２００ 半導体基板
２１２ 第１阻害体
３００ 半導体基板
４００ 半導体基板
４０３ 溝
４１４ 第３半導体
５００ 半導体基板
５０３ 溝
５１６ 第４半導体
６００ 半導体基板
６０２ 第３領域
６０４ 第２阻害体
７００ 半導体基板
７０２ 中間結晶

Claims (15)

1. 第１領域と第２領域とを表面に有する基板と、
   前記第１領域の上方に形成された第１半導体と、
   を含み、
   前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）であり、
   前記第１領域は、前記第２領域により囲まれ、
   前記第１半導体は、砒素を含有する３−５族化合物半導体であり、単結晶であり、且つ前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合し、
   前記第２領域は、前記第１領域とは性状が異なる
   半導体基板。
2. 前記第２領域の上方に形成された第２半導体をさらに含み、
   前記第２半導体は、砒素を含有する３−５族化合物半導体であり、且つ多結晶である
   請求項１に記載の半導体基板。
3. 前記第２領域の上方に形成された第１阻害体をさらに含み、
   前記第１阻害体は、第１半導体の結晶成長を阻害する
   請求項１に記載の半導体基板。
4. 前記第１領域と前記第２領域とは、各々の面方位が異なる
   請求項１から請求項３の何れかに記載の半導体基板。
5. 前記第１領域と前記第２領域とは、各々の表面粗さが異なる
   請求項１から請求項３の何れかに記載の半導体基板。
6. 前記基板は、前記第１領域を囲む溝を表面に有し、
   前記第２領域は、前記溝の側壁面である
   請求項１から請求項３の何れかに記載の半導体基板。
7. 前記溝の底面に形成された第３半導体をさらに含み、
   前記第３半導体は、前記第１半導体と同じ材料からなり、且つ単結晶からなり、
   前記第３半導体と前記第１半導体とは、前記溝の側壁を境に分断されている
   請求項６に記載の半導体基板。
8. 前記基板は、表面に溝を有し、
   前記第１領域は、前記溝の底面であり、
   前記第２領域は、前記溝の側壁面である
   請求項１から請求項３の何れかに記載の半導体基板。
9. 前記基板の表面であって、前記溝以外の箇所に形成された第４半導体をさらに含み、
   前記第４半導体は、前記第１半導体と同じ材料からなり、且つ単結晶からなり、
   前記第４半導体と前記第１半導体とは、前記溝の側壁を境に分断されている
   請求項８に記載の半導体基板。
10. 前記基板は、前記第２領域を囲む第３領域をさらに有し、
    前記第３領域の上方に形成された第２阻害体をさらに含み、
    前記第２阻害体は、第１半導体および第２半導体の結晶成長を阻害する
    請求項１から請求項９の何れかに記載の半導体基板。
11. 前記基板の前記表面と前記第１半導体との間に形成された中間結晶をさらに含み、
    前記中間結晶は、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ−ｚ}（０≦ｘ＜１、０≦ｙ＜１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）である
    請求項１から請求項１０の何れかに記載の半導体基板。
12. 前記第１領域は略方形の平面形状を有し、前記方形の長辺の長さが３００μｍ以下である
    請求項１から請求項１１の何れかに記載の半導体基板。
13. 請求項１から請求項１２の何れかに記載の半導体基板における前記第１半導体を活性領域として得られる素子を有する電子デバイス。
14. （ａ）基板の表面に、第１領域、および前記第１領域を囲む第２領域を形成する段階と、
    （ｂ）前記第１領域に、砒素を含有する３−５族化合物半導体の第１半導体を形成する段階と、
    を含み、
    前記基板は、表面がＳｉ_ｘＧｅ_１−ｘ（０＜ｘ≦１）であり、
    前記（ａ）段階において、前記第２領域の性状を、前記第１領域の性状と異ならせ、
    前記（ｂ）段階において、前記第１半導体を、前記Ｓｉ_ｘＧｅ_１−ｘと格子整合または擬格子整合させ且つ単結晶に形成する
    半導体基板の製造方法。
15. （ｃ）前記（ａ）段階の後、前記（ｂ）段階の前に、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ−ｚ}（０≦ｘ＜１、０≦ｙ＜１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）である中間結晶を前記基板の表面の上方に形成する段階をさらに含み、
    前記（ｃ）段階および前記（ｂ）段階を、連続した一連のエピタキシャル成長として実施する
    請求項１４に記載の半導体基板の製造方法。

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