KR20100092931A - 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 - Google Patents

반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 Download PDF

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KR20100092931A
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도모유키 다카다
사다노리 야마나카
마사히코 하타
다케츠구 야마모토
가즈미 와다
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스미또모 가가꾸 가부시키가이샤
고쿠리츠다이가쿠호우진 도쿄다이가쿠
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Abstract

저렴하며, 또한, 방열 특성이 우수한 Si 기판을 이용하여, 양질의 GaAs계의 결정 박막을 얻는다. Si 기판과, 기판 상에 결정 성장되며, 고립된 섬형상으로 형성된 Ge층과, Ge층 상에 결정 성장된 기능층을 포함하는 반도체 기판을 제공한다. Ge층은, 어닐링한 경우에, 어닐링의 온도 및 시간에서 결정 결함이 이동하는 거리의 2배를 넘지 않는 크기의 섬형상으로 형성한다. 또한 Ge층은, 어닐링한 경우에, 어닐링의 온도에서 기판인 Si와의 열팽창 계수의 상위에 의한 스트레스가 박리를 발생시키지 않는 크기의 섬형상으로 형성한다.

Description

반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스{SEMICONDUCTOR SUBSTRATE, METHOD FOR PRODUCING SEMICONDUCTOR SUBSTRATE, AND ELECTRONIC DEVICE}
본 발명은 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스에 관한 것이다. 본 발명은 특히, 저렴한 실리콘 기판 상에 결정성이 우수한 결정 박막을 형성한 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스에 관한 것이다.
GaAs계 등의 화합물 반도체 디바이스에서는, 헤테로 접합을 이용하여, 각종 고기능 전자 디바이스가 개발되어 있다. 고기능 전자 디바이스에서는, 결정성의 양부가 디바이스 특성을 좌우하기 때문에, 양질의 결정 박막이 요구되고 있다. GaAs계 디바이스의 박막 결정 성장에서는, 헤테로 계면에서의 격자 정합 등의 요청으로부터, 기판으로서 GaAs 또는 GaAs와 격자 정수가 매우 가까운 Ge 등이 선택된다.
또한, 비특허문헌 1에는, Si 기판 상에 고품질의 Ge 에피택셜 성장층(이하, Ge 에피택셜층이라고 하는 경우가 있음)을 형성하는 기술이 기재되어 있다. 그 기술에서는, Ge 에피택셜층을 Si 기판 상에 영역을 한정하여 형성한 후, Ge 에피택셜층에 사이클 열어닐링을 시행하여, 평균 전위 밀도가 2.3×106 ㎝-2가 되는 것이 기재되어 있다.
비특허문헌 1: Hsin-Chiao Luan et. al., 「High-quality Ge epilayers on Si with low threading-dislocation densities」, APPLIED PHYSICS LETTERS, VOLUME 75, NUMBER 19, 8 NOVEMBER 1999.
GaAs계의 전자 디바이스를 제조하는 경우, 격자 정합을 고려하여, 전술한 대로 GaAs 기판 또는 Ge 기판 등의 GaAs에 격자 정합시킬 수 있는 기판을 선택하게 된다. 그러나, GaAs 기판 또는 Ge 기판 등의 GaAs에 격자 정합시킬 수 있는 기판은 고가이어서, 디바이스의 비용이 상승한다. 또한 이들 기판은, 방열 특성이 충분하지 않아, 여유 있는 열설계를 위해서는 디바이스의 형성 밀도를 억제하거나 또는 방열 관리가 가능한 범위에서 디바이스를 사용하는 등의 제한을 받을 가능성이 있다. 따라서, 저렴하며, 또한, 방열 특성이 우수한 Si 기판을 이용하여 제조할 수 있고, 양질의 GaAs계의 결정 박막을 갖는 반도체 기판이 요구된다. 그래서 본 발명의 일측면에서는, 상기 과제를 해결할 수 있는 「반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스」를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 한층 더 유리한 구체예를 규정한다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태에서는, Si 기판과, 기판 상에 결정 성장되며, 고립된 섬형상으로 형성된 Ge층과, Ge층 상에 결정 성장된 기능층을 포함하는 반도체 기판을 제공한다. 제1 형태에서, Ge층은, 어닐링한 경우에, 어닐링의 온도 및 시간에서 결정 결함이 이동하는 거리의 2배를 넘지 않는 크기의 섬형상으로 형성되어도 좋다. 또한 Ge층은, 어닐링한 경우에, 어닐링의 온도에서 기판인 Si와의 열팽창 계수의 상위에 의한 스트레스가 결함을 발생시키지 않는 크기의 섬형상으로 형성되어도 좋다. 또한 Ge층은 면적이 1 ㎟ 이하인 섬형상으로 형성되어도 좋다. 상기한 Ge층은, 결정 결함이 이동할 수 있는 온도 및 시간으로 어닐링되어도 좋고, 어닐링은 복수회 반복되어도 좋다.
전술한 제1 형태에서, Ge층과 기능층 사이에, 500℃ 이하의 온도에서 형성된 GaAs층을 더 포함하여도 좋고, Ge층의 기능층에 대향하는 면은, P를 함유하는 가스에 의해 표면 처리되어도 좋다. 기능층은 Ge에 격자 정합 또는 의사 격자 정합(pseudo lattice matching)되는, 3-5족 화합물층 또는 2-6족 화합물층이어도 좋고, 예컨대 기능층은, Ge에 격자 정합 또는 의사 격자 정합되는, 3-5족 화합물층이며, 3족 원소로서 Al, Ga, In 중 하나 이상을 포함하고, 5족 원소로서 N, P, As, Sb 중 하나 이상을 포함하여도 좋다.
본 발명의 제2 형태에서는, Si 기판과, 상기 기판 위에, 서로 이격되어 형성된 복수의 Ge층과, 상기 복수의 Ge층의 각각의 위에 형성된 기능층을 포함하는 반도체 기판을 제공한다.
상기 반도체 기판에서, 상기 기능층은 상기 복수의 Ge층의 각각에 격자 정합 또는 의사 격자 정합되어도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각은, 수소를 포함하는 분위기 내에서 어닐링되어도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각과 상기 기능층 사이에, 600℃ 이하의 온도에서 형성된 GaAs층을 더 포함하여도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각의 상기 기능층에 대향하는 면은, P를 함유하는 가스에 의해 표면 처리되어도 좋다. 상기 반도체 기판에서, 상기 기능층은 3-5족 화합물층 또는 2-6족 화합물층이어도 좋다.
상기 반도체 기판에서, 상기 기능층은 3-5족 화합물층이며, 3족 원소로서 Al, Ga 및 In으로 이루어지는 군에서 선택된 1 이상의 원소를 포함하고, 5족 원소로서 N, P, As 및 Sb로 이루어지는 군에서 선택된 1 이상의 원소를 포함하여도 좋다. 상기 반도체 기판에서, 상기 기능층의 산술 평균 거칠기는 0.02 ㎛ 이하여도 좋다.
상기 반도체 기판에서, 상기 복수의 Ge층의 각각의 상면의 면적은 1 ㎟ 이하여도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각의 상면의 면적은 1600 ㎛2 이하여도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각의 상면의 면적은 900 ㎛2 이하여도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각의 상면은 직사각형이고, 상기 직사각형의 긴 변은 80 ㎛ 이하여도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각의 상면은 직사각형이고, 상기 직사각형의 긴 변은 40 ㎛ 이하여도 좋다.
상기 반도체 기판에서, 상기 기판의 주면(主面)은 (100)면이고, 상기 복수의 Ge층의 각각의 상면은, 정사각형 또는 직사각형이며, 상기 정사각형 또는 상기 직사각형의 1변 이상의 방향은, 상기 주면에서의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 상기 반도체 기판에서, 상기 기판의 주면은 (111)면이고, 상기 복수의 Ge층의 각각의 상면은 육각형이며, 상기 육각형의 1변 이상의 방향은, 상기 주면에서의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 또한, 결정의 면 또는 방향을 나타내는 미러 지수에서는, 지수가 마이너스가 되는 경우에, 숫자 위에 바를 붙이는 표기법이 일반적이다. 그러나, 지수가 마이너스가 되는 경우, 본 명세서에서는, 편의적으로 마이너스 수로 표기한다. 예컨대, 단위 격자의 a축, b축 및 c축의 각 축과, 1, -2 및 3에서 교차하는 면은, (1-23)면으로 표기한다. 방향의 미러 지수에 대해서도 마찬가지이다.
본 발명의 제3 형태에서는, Si 기판 위에, Ge층을 결정 성장시키는 단계와, Ge층을 패터닝하여, 고립된 섬형상의 Ge층을 형성하는 단계와, 섬형상의 Ge층 상에 기능층을 결정 성장시키는 단계를 포함한 반도체 기판의 제조 방법을 제공한다. 제3 형태에서, 섬형상의 Ge층을, 결정 결함이 이동할 수 있는 온도 및 시간에서 어닐링하는 단계를 더 포함하여도 좋고, 어닐링을 복수회 반복하는 단계를 더 포함하여도 좋다.
본 발명의 제4 형태에서는, Si 기판 위에, 서로 이격된 복수의 Ge층을 형성하는 단계와, 상기 복수의 Ge층의 각각의 위에 기능층을 형성하는 단계를 포함하는 반도체 기판의 제조 방법을 제공한다. 상기 반도체 기판에서, 상기 기능층을 형성하는 단계에서, 상기 복수의 Ge층의 각각과 상기 기능층을 격자 정합 또는 의사 격자 정합시켜도 좋다.
상기 반도체 기판에서, 상기 복수의 Ge층의 각각을, 결정 결함이 이동할 수 있는 온도 및 시간에서 어닐링하는 단계를 더 포함하여도 좋다. 상기 반도체 기판에서, 상기 어닐링하는 단계는, 상기 복수의 Ge층의 각각을, 680℃ 이상 900℃ 미만의 온도에서 어닐링하여도 좋다. 상기 반도체 기판에서, 상기 어닐링하는 단계는, 상기 복수의 Ge층의 각각을, 수소를 함유하는 분위기 내에서 어닐링하여도 좋다. 상기 반도체 기판에서, 상기 어닐링하는 단계를 복수개 포함하여도 좋다.
상기 반도체 기판에서, 상기 복수의 Ge층의 각각을 형성한 후, 상기 기능층을 형성하기까지, 600℃ 이하의 온도에서 GaAs층을 형성하는 단계를 더 포함하여도 좋다. 상기 반도체 기판에서, 상기 복수의 Ge층의 각각을 형성한 후, 상기 기능층을 형성하기까지, 상기 복수의 Ge층의 각각의 표면을, P를 함유하는 가스에 의해 처리하는 단계를 더 포함하여도 좋다. 상기 반도체 기판에서, 상기 기능층은 3-5족 화합물층이고, 3족 원소로서 Al, Ga 및 In으로 이루어지는 군에서 선택된 1 이상의 원소를 포함하며, 5족 원소로서 N, P, As 및 Sb로 이루어지는 군에서 선택된 1 이상의 원소를 포함하고, 상기 기능층을 형성하는 단계는, 상기 기능층을, 1 ㎚/min 이상, 300 ㎚/min 이하의 성장 속도로 결정 성장시켜도 좋다.
본 발명의 제5 형태에서는, Si 기판과, 기판 상에 결정 성장되며, 고립된 섬형상으로 형성된 Ge층과, Ge층 상에 결정 성장된 기능층과, 기능층에 형성된 전자 소자를 포함하는 전자 디바이스를 제공한다. 제5 형태에서, 전자 소자는 헤테로접합 바이폴러 트랜지스터여도 좋고, 전자 소자는 섬형상의 Ge층마다 1개 형성되어도 좋다. 전자 소자가 서로 접속되어도 좋고, 전자 소자가 병렬로 접속되어도 좋다. 섬형상의 Ge층은 기판 위에 복수개 형성되고, 복수의 섬형상의 Ge층은 등간격으로 배치되어도 좋다.
본 발명의 제6 형태에서는, Si 기판과, 상기 기판 위에, 서로 이격되어 형성된 복수의 Ge층과, 상기 복수의 Ge층의 각각의 위에 형성된 기능층과, 상기 기능층에 형성된 전자 소자를 포함하는 전자 디바이스를 제공한다. 상기 전자 디바이스에서, 상기 기능층은 상기 복수의 Ge층의 각각에 격자 정합 또는 의사 격자 정합되어도 좋다. 상기 전자 디바이스에서, 상기 전자 소자는 상기 Ge층마다 하나씩 형성되어도 좋다. 상기 전자 디바이스에서, 상기 복수의 Ge층의 각각은 서로 등간격으로 배치되어도 좋다.
상기 전자 디바이스에서, 상기 전자 소자는 헤테로접합 바이폴러 트랜지스터여도 좋다. 상기 전자 디바이스에서, 상기 전자 소자는 서로 접속되어도 좋다. 상기 전자 디바이스에서, 상기 전자 소자는 병렬로 접속되어도 좋다.
도 1은 본 실시형태의 반도체 기판(101)의 평면예를 나타낸다.
도 2는 반도체 기판(101)의 단면예를, 섬형상의 Ge층(120)에 형성되는 HBT와 함께 나타낸다.
도 3은 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 4는 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 5는 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 6은 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 7은 다른 실시형태의 반도체 기판(201)에서의 단면예를 나타낸다.
도 8은 반도체 기판(201)의 제조 과정에서의 단면예를 나타낸다.
도 9는 어닐링 처리를 하고 있지 않은 Ge층의 단면 형상을 나타낸다.
도 10은 700℃에서 어닐링 처리를 한 Ge층의 단면 형상을 나타낸다.
도 11은 800℃에서 어닐링 처리를 한 Ge층의 단면 형상을 나타낸다.
도 12는 850℃에서 어닐링 처리를 한 Ge층의 단면 형상을 나타낸다.
도 13은 900℃에서 어닐링 처리를 한 Ge층의 단면 형상을 나타낸다.
도 14는 Si 웨이퍼의 <010> 방향에 평행한 변을 갖는 개구의 내부에 형성된 GaAs 결정의 전자 현미경 사진을 나타낸다.
도 15는 Si 웨이퍼의 <010> 방향에 평행한 변을 갖는 개구의 내부에 형성된 GaAs 결정의 전자 현미경 사진을 나타낸다.
도 16은 Si 웨이퍼의 <011> 방향에 평행한 변을 갖는 개구의 내부에 형성된 GaAs 결정의 전자 현미경 사진을 나타낸다.
도 17은 개구의 내부에 형성된 GaAs 결정의 막 두께를 나타낸다.
도 18은 HBT 소자의 전기 특성과, Ge층의 상면의 면적과의 관계를 나타낸다.
도 19는 HBT 소자의 레이저 현미경 상(像)을 나타낸다.
도 20은 3가지의 HBT 소자를 포함하는 전자 소자의 레이저 현미경 상을 나타낸다.
이하, 발명의 실시형태를 통하여 본 발명의 일측면을 설명하지만, 이하의 실시형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며, 또한 실시형태 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수적이라고는 한정되지 않는다. 도 1은 본 실시형태의 반도체 기판(101)의 평면예를 나타낸다. 본 실시형태의 반도체 기판(101)은, Si 웨이퍼(102) 상에 섬형상의 Ge층(120)을 구비한다. 섬형상의 Ge층(120)은 소자가 형성되는 소자 형성 영역이 된다. 섬형상의 Ge층(120)은 나타내는 대로, Si 웨이퍼(102)의 표면에 복수개 형성되고, 등간격으로 배치된다.
본 실시형태의 반도체 기판(101)에서는, 도 1에 나타내는 섬형상의 Ge층(120)에 전자 소자로서 HBT(헤테로접합 바이폴러 트랜지스터)를 형성하는 예를 나타낸다. 또한, HBT로서 예시하는 전자 소자는, 섬형상의 Ge층(120)마다 1개 형성되어도 좋다. 전자 소자는 서로 접속되어도 좋고, 또한, 병렬로 접속되어도 좋다.
Si 웨이퍼(102)는 Si의 기판의 일례여도 좋다. Si 웨이퍼(102)는 시판되는 Si 웨이퍼를 이용할 수 있다.
또한, Si 웨이퍼(102)는 불순물을 포함하지 않는 고저항 웨이퍼여도 좋고, p형 또는 n형의 불순물을 포함하는 중저항 또는 저저항의 웨이퍼여도 좋다. Ge층(120)은, 불순물을 포함하지 않는 Ge여도 좋고, p형 또는 n형의 불순물을 포함하여도 좋다. Si 웨이퍼(102)의 표면은 기판의 주면의 일례여도 좋다.
도 2는 반도체 기판(101)의 단면예를, 섬형상의 Ge층(120) 상에 형성되는 HBT와 함께 나타낸다. 반도체 기판(101)은, Si 웨이퍼(102), Ge층(120), 소자 형성층(124)을 포함한다. 소자 형성층(124)에는, 전자 소자로서 HBT가 형성된다. 또한, 소자 형성층(124)에 형성되는 전자 소자로서, 본 실시형태에서는 HBT를 예시하지만, 이것에는 한정되지 않는다. 예컨대, 발광 다이오드, HEMT(고전자 이동도 트랜지스터), 태양 전지, 박막 센서 등의 전자 소자가 형성되어도 좋다.
소자 형성층(124)의 표면에는, HBT의 콜렉터 메사, 에미터 메사 및 베이스 메사가 각각 형성된다. 콜렉터 메사, 에미터 메사 및 베이스 메사의 표면에는 컨택트홀을 통해 콜렉터 전극(108), 에미터 전극(110) 및 베이스 전극(112)이 형성된다. 소자 형성층(124)에는, HBT의 콜렉터층, 에미터층 및 베이스층을 포함한다.
콜렉터층으로서, 캐리어 농도가 3.0×1018 ㎝-3, 막 두께 500 ㎚의 n+GaAs층과, 캐리어 농도가 1.0×1016 ㎝-3, 막 두께 500 ㎚의 n-GaAs층을 기판 방향으로부터 순서대로 적층한 적층막을 예시할 수 있다. 베이스층으로서, 캐리어 농도가 5.0×1019 ㎝-3, 막 두께 50 ㎚의 p-GaAs층을 예시할 수 있다. 에미터층으로서, 캐리어 농도가 3.0×1017 ㎝-3, 막 두께 30 ㎚의 n-InGaP층과, 캐리어 농도가 3.0×1018 ㎝-3, 막 두께 100 ㎚의 n+GaAs층과, 캐리어 농도가 1.0×1019 ㎝-3, 막 두께 100 ㎚의 n+InGaAs층을 기판 방향으로부터 순서대로 적층한 적층막을 예시할 수 있다.
Si 웨이퍼(102)는 전술한 대로 있어도 좋다. Ge층(120)은 Si 웨이퍼(102) 위에 고립된 섬형상으로 형성된다. Ge층(120)은 Si 웨이퍼(102) 위에 결정 성장되어 형성된다. 결정 성장의 일례로서 에피택셜 성장을 예시할 수 있다. Ge층(120)은, 어닐링한 경우에, 어닐링의 온도 및 시간에 있어서 결정 결함이 이동하는 거리의 2배를 넘지 않는 크기의 섬형상으로 형성된다.
또한, Ge층(120)은, 어닐링한 경우에, 어닐링의 온도에서 기판인 Si 웨이퍼(102)와의 열팽창 계수의 상위에 의한 스트레스가 결함을 발생시키지 않는 크기의 섬형상으로 형성하여도 좋다. Ge층(120)은, 하나의 섬형상의 Ge층(120)의 상면의 면적이 1 ㎟ 이하, 바람직하게는 0.25 ㎟ 미만인 섬형상으로 형성할 수 있다. Ge층(120)은, 결정 결함이 이동할 수 있는 온도 및 시간으로 어닐링할 수 있고, 어닐링은 복수회 반복할 수 있다.
Si 웨이퍼(102) 위에 복수의 Ge층(120)이 형성되는 경우, 그 복수의 Ge층(120)은, Si 웨이퍼(102) 위에, 서로 이격되어 형성되어도 좋다. 복수의 Ge층(120)의 각각은, 서로 등간격으로 배치되어도 좋다. 또한, 본 명세서에서, Ge층(120)의 「상면」이란, Ge층(120)의 기판측의 면과 반대측의 면을 의미한다. 예컨대, Ge층(120)이 Si 웨이퍼(102)의 표면과 접하고 있는 경우에는, Ge층(120)의 Si 웨이퍼(102)의 표면과 접하고 있는 측의 면을 하면이라고 칭하고, 그 하면과 반대측의 면을 상면이라고 칭한다. 또한, Ge층(120)의 상면의 형상을 상면 형상이라고 칭하는 경우가 있다.
복수의 Ge층(120)의 각각의 상면의 면적은 1 ㎟ 이하, 바람직하게는 0.25 ㎟ 미만이어도 좋다. 상기 면적은 0.01 ㎟ 이하여도 좋고, 바람직하게는 1600 ㎛2 이하여도 좋으며, 보다 바람직하게는 900 ㎛2 이하여도 좋다. 상기 면적이 0.01 ㎟ 이하인 경우에는, 상기 면적이 0.01 ㎟보다 큰 경우와 비교하여, Ge층(120)의 어닐링 처리에 소요되는 시간을 단축시킬 수 있다. 또한, 기능층과 기판과의 열팽창 계수의 차가 큰 경우에는, 열어닐링 처리에 의해 기능층에 국부적인 휘어짐이 생기기 쉽다. 이러한 경우라도, 상기 면적을 0.01 ㎟ 이하로 함으로써, 그 휘어짐에 의해 기능층에 결정 결함이 생기는 것을 억제할 수 있다.
각각의 Ge층(120)의 상면의 면적이 1600 ㎛2 이하인 경우에는, Ge층(120)의 위에 형성한 기능층을 이용하여, 고기능의 전자 디바이스를 제조할 수 있다. 상기 면적이 900 ㎛2 이하인 경우에는, 상기 전자 디바이스를 수율 좋게 제조할 수 있다.
한편, 각각의 Ge층(120)의 상면의 면적은 25 ㎛2 이상이어도 좋다. 상기 면적이 25 ㎛2보다 작아지면, 각각의 Ge층(120) 위에 결정을 에피택셜 성장시키는 경우에, 그 결정의 성장 속도가 불안정하게 되고, 또한 형상에 흐트러짐을 생기게 하기 쉽다. 또한 상기 면적이 25 ㎛2보다 작아지면, 디바이스 가공이 어려워, 수율을 저하시키는 경우가 있어, 공업적으로 바람직하지 못하다.
각각의 Ge층(120)의 상면 형상이 정사각형 또는 직사각형인 경우에는, 그 상면 형상의 1변의 길이는 100 ㎛ 이하여도 좋고, 바람직하게는 80 ㎛ 이하여도 좋으며, 보다 바람직하게는 40 ㎛ 이하여도 좋고, 더 바람직하게는 30 ㎛ 이하여도 좋다. 또한, 상기 상면 형상이 직사각형인 경우에는, 상기 1변의 길이는 긴 변의 길이어도 좋다.
상기 상면 형상의 1변의 길이가 100 ㎛ 이하인 경우에는, 상기 상면 형상의 1변의 길이가 100 ㎛보다 큰 경우와 비교하여, Ge층(120)의 어닐링 처리에 소요되는 시간을 단축시킬 수 있다. 또한, 기능층과 기판과의 열팽창 계수의 차가 큰 경우라도, 기능층에 결정 결함이 생기는 것을 억제할 수 있다.
상기 상면 형상의 1변의 길이가 80 ㎛ 이하인 경우에는, 각각의 Ge층(120)의 위에 형성한 기능층을 이용하여, 고기능의 전자 디바이스를 형성할 수 있다. 상기 상면 형상의 1변의 길이가 40 ㎛ 이하인 경우에는, 상기 전자 디바이스를 수율 좋게 제조할 수 있다.
Ge층(120)은, 예컨대, CVD법 또는 MBE법(분자선 에피택시법)에 의해 형성할 수 있다. 원료 가스는 GeH4여도 좋다. Ge층(120)은 0.1 ㎩ 이상 100 ㎩ 이하의 압력 하에서 CVD법에 따라 형성되어도 좋다. Ge층(120)은 할로겐 원소를 포함하는 가스를 원료 가스에 포함하는 분위기 내에서 CVD법에 따라 형성되어도 좋다. 할로겐 원소를 포함하는 가스는, 염화 수소 가스 또는 염소 가스여도 좋다. Ge층(120)은, Si 웨이퍼(102)의 표면에 Ge막을 형성하여, 그 Ge막을 패터닝함으로써 형성하여도 좋다. 상기 Ge막은 전술한 방법으로 형성하여도 좋다.
Ge층(120)의 상면 형상이 다각형인 경우에는, 그 다각형의 1변 이상의 방향은, 기판의 주면의 결정학적 면방위의 하나와 실질적으로 평행이어도 좋다. 여기서, 「실질적으로 평행」이란, 상기 다각형의 1변의 방향과, 기판의 결정학적 면방위 중 하나가 평행으로부터 약간 기울어져 있는 경우를 포함한다. 상기 기울기의 크기는 5°이하여도 좋다. 이에 따라, Ge층(120)이 안정되게 형성된다. 또한, Ge층(120) 위에 결정을 에피택셜 성장시키는 경우에는, 그 결정의 흐트러짐을 억제할 수 있다. 이에 따라, 상기 결정이 안정되게 형성된다. 그 결과, 결정이 성장하기 쉬운, 형상이 가지런해진 결정을 얻을 수 있는, 또는, 양질의 결정을 얻을 수 있다고 하는 효과를 나타낸다.
기판의 주면은, (100)면, (110)면 혹은 (111)면, 또는, 이들과 등가인 면이어도 좋다. 또한, 기판의 주면은 상기 결정학적 면방위로부터 약간 기울어져 있어도 좋다. 즉, 상기 기판은 오프각을 가져도 좋다. 상기 기울기의 크기는 10°이하여도 좋다. 상기 기울기의 크기는, 바람직하게는 0.05°이상 6°이하여도 좋고, 보다 바람직하게는 0.3°이상 6°이하여도 좋다. 상면 형상이 정사각형 또는 직사각형인 Ge층(120)을 형성하는 경우에는, 기판의 주면은, (100)면 혹은 (110)면 또는 이들과 등가인 면이어도 좋다. 이에 따라, Ge층(120) 및 Ge층(120)의 위에 형성되는 결정이 안정화된다. 또한, Ge층(120) 위에, 사각형 결정을 성장시키는 경우에는, 기판의 주면은, (100)면 혹은 (110)면 또는 이들과 등가인 면이어도 좋다. 이에 따라, 상기 결정에 4회 대칭의 측면이 나타나기 쉬워진다.
일례로서, Si 웨이퍼(102)의 표면의 (100)면에, 상면 형상이 정사각형 또는 직사각형인 Ge층(120)을 형성하여, 그 Ge층(120) 위에, 소자 형성층(124)으로서의 GaAs 결정을 형성하는 경우에 대해서 설명한다. 이 경우, Ge층(120)의 상면 형상의 1변 이상의 방향은, Si 웨이퍼(102)의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 이에 따라, GaAs 결정의 측면에 안정적인 면이 나타난다.
별도의 예로서, Si 웨이퍼(102)의 표면의 (111)면에, 상면 형상이 육각형인 Ge층(120)을 형성하여, 그 Ge층(120) 위에, 소자 형성층(124)으로서의 GaAs 결정을 형성하는 경우를 예로서 설명한다. 이 경우, Ge층(120)의 상면 형상의 1변 이상의 방향은, Si 웨이퍼(102)의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 이에 따라, GaAs 결정의 측면에 안정적인 면이 나타난다. 또한, Ge층(120)의 상면 형상은 정육각형이어도 좋다. 마찬가지로, GaAs 결정이 아니라, 육방정의 결정인 GaN 결정도 형성할 수 있다.
Ge층(120)은, 900℃ 미만, 바람직하게는 850℃ 이하에서 어닐링되어도 좋다. 이에 따라, Ge층(120)의 표면의 평탄성을 유지할 수 있다. Ge층(120)의 표면의 평탄성은, Ge층(120)의 표면에 다른 층을 적층하는 경우에, 특히 중요해진다. 한편, Ge층(120)은, 680℃ 이상, 바람직하게는 700℃ 이상에서 어닐링되어도 좋다. 이에 따라, Ge층(120)의 결정 결함의 밀도를 저감할 수 있다. Ge층(120)은 680℃ 이상 900℃ 미만의 조건에서 어닐링되어도 좋다.
Ge층(120)은, 대기 분위기 하, 질소 분위기 하, 아르곤 분위기 하, 또는, 수소 분위기 하에서 어닐링되어도 좋다. 특히, 수소를 포함하는 분위기 내에서 Ge층(120)을 어닐링 처리함으로써, Ge층(120)의 표면 상태를 매끄러운 상태로 유지하면서, Ge층(120)의 결정 결함의 밀도를 저감할 수 있다.
Ge층(120)은, 결정 결함이 이동할 수 있는 온도 및 시간을 만족하는 조건에서 어닐링되어도 좋다. Ge층(120)에 어닐링 처리를 시행하면, Ge층(120) 내부의 결정 결함이 Ge층(120)의 내부를 이동하여, 예컨대, Ge층(120)의 표면 또는 Ge층(120)의 내부의 게터링 싱크(gettering sink)에 포착된다. 이에 따라, Ge층(120)의 표면 근방의 결정 결함을 배제할 수 있다. Ge층(120)의 표면 또는 Ge층(120)의 내부의 게터링 싱크는, Ge층(120)의 내부를 이동할 수 있는 결정 결함을 포착하는 결함 포착부의 일례여도 좋다.
결함 포착부는, 결정의 계면 혹은 표면, 또는, 물리적인 흠집이어도 좋다. 결함 포착부는, 어닐링 처리의 온도 및 시간에서, 결정 결함이 이동 가능한 거리 내에 배치되어도 좋다.
또한, Ge층(120)은, 기능층에 시드면을 제공하는 시드층의 일례여도 좋다. 시드층의 다른 예로서, SixGe1-x(식 중, 0≤x<1)를 예시할 수 있다. 또한, 어닐링은, 800℃∼900℃에서 2분∼10분간의 고온 어닐링과, 680℃∼780℃에서 2분∼10분간의 저온 어닐링을 반복 실행하는, 2단계 어닐링이어도 좋다.
또한, 본 실시형태에서, Ge층(120)이 Si 웨이퍼(102)의 표면에 접하여 형성되는 경우에 대해서 설명하였지만, 이것에 한정되지 않는다. 예컨대, Ge층(120)과, Si 웨이퍼(102) 사이에, 다른 층이 배치되어도 좋다. 상기 다른 층은, 단일의 층이어도 좋고, 복수의 층을 포함하여도 좋다.
Ge층(120)은, 이하의 순서로 형성되어도 좋다. 우선, 저온에서 시드 결정을 형성한다. 시드 결정은, SixGe1-x(식 중, 0≤x<1)여도 좋다. 시드 결정의 성장 온도는 330℃ 이상 450℃ 이하여도 좋다. 그 후, 시드 결정이 형성된 Si 웨이퍼(102)의 온도를 소정의 온도까지 승온시킨 후, Ge층(120)을 형성하여도 좋다.
또한, 복수의 Ge층(120)의 각각의 기능층에 대향하는 면은, P를 함유하는 가스에 의해 표면 처리되어도 좋다. 상기 표면 처리는, 예컨대, Ge층(120)이 형성된 후에, Ge층(120)의 표면에 예컨대 PH3의 폭로(曝露) 처리를 시행함으로써 실시할 수 있다. 이에 따라, Ge층(120) 위에 결정을 에피택셜 성장시키는 경우에, 그 결정의 결정성이 향상된다. 상기 PH3 처리는, 500℃ 이상 900℃ 이하, 바람직하게는, 600℃ 이상 800℃ 이하의 온도에서 실시되어도 좋다. 500℃보다 낮으면 처리의 효과가 나타나지 않는 경우가 있고, 900℃보다 높으면 Ge층(120)이 변질되는 경우가 있다.
소자 형성층(124)은 기능층의 일례여도 좋다. 소자 형성층(124)에는 전술한 대로 전자 소자의 일례여도 좋은 HBT를 형성할 수 있다. 소자 형성층(124)은 Ge층(120)에 접하여 형성되어도 좋다. 즉, 소자 형성층(124)은 Ge층(120) 상에 결정 성장된다. 결정 성장의 일례로서 에피택셜 성장을 예시할 수 있다.
소자 형성층(124)은 Ge에 격자 정합 또는 의사 격자 정합되는, 3-5족 화합물층 또는 2-6족 화합물층이어도 좋다. 또한 소자 형성층(124)은 Ge에 격자 정합 또는 의사 격자 정합되는, 3-5족 화합물층이고, 3족 원소로서 Al, Ga, In 중 하나 이상를 포함하며, 5족 원소로서 N, P, As, Sb 중 하나 이상을 포함하는 것이어도 좋다. 예컨대 소자 형성층(124)으로서, GaAs층을 예시할 수 있다. 의사 격자 정합이란, 서로 접하는 2개의 반도체층의 각각의 격자 정수의 차가 작기 때문에, 완전한 격자 정합이 아니지만, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서 거의 격자 정합되어, 서로 접하는 2개의 반도체층을 적층할 수 있는 상태를 말한다. 예컨대, Ge층과 GaAs층의 적층 상태는 의사 격자 정합이라고 불린다.
소자 형성층(124)은, 산술 평균 거칠기(이하, Ra값이라고 칭하는 경우가 있음)가 0.02 ㎛ 이하, 바람직하게는 0.01 ㎛ 이하여도 좋다. 이에 따라, 소자 형성층(124)을 이용하여, 고기능의 전자 디바이스를 형성할 수 있다. 여기서, Ra값은 표면 거칠기를 나타내는 지표이며, JIS B0601-2001에 기초하여 산출할 수 있다. Ra값은, 일정 길이의 거칠기 곡선을 중심선으로부터 접어 겹쳐, 그 거칠기 곡선과 그 중심선에 의해 얻어진 면적을, 측정한 길이로 나누어 산출할 수 있다.
소자 형성층(124)이, 3-5족 화합물층이고, 3족 원소로서 Al, Ga 및 In으로 이루어지는 군에서 선택된 1 이상의 원소를 포함하며, 5족 원소로서 N, P, As 및 Sb로 이루어지는 군에서 선택된 1 이상의 원소를 포함하는 경우에는, 소자 형성층(124)의 성장 속도는, 300 ㎚/min 이하여도 좋고, 바람직하게는 200 ㎚/min 이하여도 좋으며, 보다 바람직하게는 60 ㎚/min 이하여도 좋다. 이에 따라, 소자 형성층(124)의 Ra값을 0.02 ㎛ 이하로 할 수 있다. 한편, 소자 형성층(124)의 성장 속도는, 1 ㎚/min 이상이어도 좋고, 바람직하게는, 5 ㎚/min 이상이어도 좋다. 이에 따라, 생산성을 희생시키는 일 없이, 양질의 소자 형성층(124)을 얻을 수 있다. 예컨대, 소자 형성층(124)을 1 ㎚/min 이상, 300 ㎚/min 이하의 성장 속도로 결정 성장시켜도 좋다.
복수의 Ge층(120)이 Si 웨이퍼(102) 위에 서로 이격되어 형성되는 경우, 소자 형성층(124)은, 그 복수의 Ge층(120) 각각의 위에 형성되어도 좋다. Si의 기판과, 기판의 위에, 서로 이격되어 형성된 복수의 Ge층(120)과, 복수의 Ge층(120)의 각각의 위에 형성된 기능층을 포함하는 반도체 기판을 얻을 수 있다. 이때, 각각의 소자 형성층(124)은, 그 복수의 Ge층(120) 각각에 격자 정합 또는 의사 격자 정합되어 있어도 좋다.
소자 형성층(124)에는, HBT 등의 전자 소자가 형성되어도 좋다. 이에 따라, Si의 기판과, 기판 위에 서로 이격되어 형성된 복수의 Ge층(120)과, 복수의 Ge층(120) 각각의 위에 형성된 기능층과, 기능층에 형성된 전자 소자를 포함하는 전자 디바이스를 얻을 수 있다. 전자 소자는 복수의 Ge층(120)마다 하나씩 형성되어도 좋다. 전자 소자는 헤테로접합 바이폴러 트랜지스터여도 좋다. 상기 전자 소자는 서로 접속되어도 좋다. 상기 전자 소자는 병렬로 접속되어도 좋다.
또한, 본 실시형태에서, Ge층(120)의 표면에 소자 형성층(124)이 형성되는 경우에 대해서 설명하였지만, 이것에 한정되지 않는다. 예컨대, Ge층(120)과, 소자 형성층(124) 사이에, 중간층이 배치되어도 좋다. 중간층은, 단일층이어도 좋고, 복수의 층을 포함하여도 좋다. 중간층은, 600℃ 이하, 바람직하게는 550℃ 이하에서 형성되어도 좋다. 이에 따라, 소자 형성층(124)의 결정성이 향상된다. 한편, 중간층은, 400℃ 이상에서 형성되어도 좋다. 중간층은, 400℃ 이상 600℃ 이하에서 형성되어도 좋다. 이에 따라, 소자 형성층(124)의 결정성이 향상된다. 중간층은, 600℃ 이하, 바람직하게는 550℃ 이하의 온도에서 형성된 GaAs층이어도 좋다.
소자 형성층(124)은, 이하의 순서로 형성되어도 좋다. 우선, Ge층(120)의 표면에, 중간층을 형성한다. 중간층의 성장 온도는 600℃ 이하여도 좋다. 그 후, 중간층이 형성된 Si 웨이퍼(102)의 온도를 소정의 온도까지 승온시킨 후, 소자 형성층(124)을 형성하여도 좋다.
반도체 기판(101)은, 예컨대, Si 웨이퍼(102)의 위에, 서로 이격된 복수의 Ge층(120)을 형성하여, 복수의 Ge층(120) 각각의 위에 소자 형성층(124)을 형성하여 제작할 수 있다. 반도체 기판(101)은, 복수의 Ge층(120)의 각각과 소자 형성층(124)이 격자 정합 또는 의사 격자 정합되도록 제작하여도 좋다. 복수의 Ge층(120) 각각을 형성한 후, 소자 형성층(124)을 형성하기까지의 동안에, 600℃ 이하의 온도에서 GaAs층을 형성하여도 좋다. 복수의 Ge층(120) 각각을 형성한 후, 소자 형성층(124)을 형성하기까지의 동안에, 복수의 Ge층(120) 각각의 표면을, P를 함유하는 가스에 의해 처리하여도 좋다.
도 3에서부터 도 6까지는 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다. 도 3에 나타내는 바와 같이, Si 웨이퍼(102)를 준비하여, Si 웨이퍼(102)의 표면에 Ge막(130)을 예컨대 에피택셜 성장에 의해 형성한다. Ge층(120)의 에피택셜 성장에는, 예컨대 CVD법 또는 MBE법(분자선 에피택시법)을 이용할 수 있다. 원료 가스에는 GeH4를 이용할 수 있다.
도 4에 나타내는 바와 같이, Ge막(130)을 패터닝하여, 섬형상의 Ge층(120)을 형성한다. 패터닝에는, 예컨대 포토리소그래피법을 이용할 수 있다.
도 5에 나타내는 바와 같이, 패터닝한 Ge층(120)에 열어닐링을 시행한다. 열어닐링은, 예컨대 Ge의 융점에 달하지 않는 온도에서의 고온 어닐링을 실시한 후, 고온 어닐링의 온도보다 낮은 온도에서의 저온 어닐링을 실시하는 2단계 어닐링으로 할 수 있다. 그리고, 2단계 어닐링은 복수회 반복할 수 있다. 고온 어닐링의 온도 및 시간으로서 900℃, 10분을 예시할 수 있고, 저온 어닐링의 온도 및 시간으로서 780℃, 10분을 예시할 수 있다. 반복의 횟수로서 10회를 예시할 수 있다.
본 실시형태에서는, 패터닝하여 섬형상으로 형성한 Ge층(120)에, 2단계의 어닐링 처리를 복수회 반복한다. 이 때문에, 에피택셜 성장 및 패터닝의 단계에서 존재하는 결정 결함을, 어닐링에 의해 Ge층(120)의 가장자리부로 이동시킬 수 있고, 그 결정 결함을 Ge층(120)의 가장자리부에 배제함으로써, Ge층(120)의 결정 결함 밀도를 매우 낮은 레벨로 할 수 있다. 이에 따라, 이후에 형성하는 예컨대 에피택셜 박막의 기판 재료에 기인하는 결함을 저감시킬 수 있고, 결과로서 소자 형성층(124)에 형성하는 전자 소자의 성능을 향상시킬 수 있다. 또한, 격자 부정합에 기인하여 실리콘 기판에는 직접 결정 성장할 수 없는 종류의 박막이라도, 결정성이 우수한 Ge층(120)을 기판 재료로 하여 양질의 결정 박막을 형성할 수 있다.
도 6에 나타내는 바와 같이, Ge층(120) 위에 소자 형성층(124)을 예컨대 에피택셜 성장시킨다. 또한, Ge층(120)이 없는 Si 웨이퍼(102) 위에도 소자 형성층(124)과 동시에 형성되는 부수층(付隨層)(125)이 형성된다. 단, 부수층(125)은 결정성이 뒤떨어지기 때문에, 그 위에 전자 소자를 형성하는 일은 없다. 부수층(125)은, 예컨대 에칭에 의해 제거하여도 좋다.
소자 형성층(124)으로서 예컨대 GaAs층 또는 InGaAs 등을 포함하는 GaAs계 적층막을 예시할 수 있다. GaAs층 또는 GaAs계 적층막의 에피택셜 성장에는, 예컨대 MOCVD법 또는 MBE법을 이용할 수 있다. 원료 가스에는 TM-Ga(트리메틸갈륨), AsH3(아르신) 그 밖의 가스를 이용할 수 있다. 성장 온도로서, 예컨대 600℃에서 650℃까지를 예시할 수 있다.
그 후, 소자 형성층(124)에 주지의 방법으로, 예컨대 HBT 등의 전자 소자를 형성하면, 도 2에 나타내는 반도체 기판(101)이 된다. 전술한 방법에 따라, 본 실시형태의 반도체 기판(101)을 제조할 수 있다.
본 실시형태의 반도체 기판(101)에서는, Ge층(120)을 예컨대 에칭에 의해 구획하여, 섬형상의 Ge층(120)으로 하였다. 그리고 Ge층(120)에 2단계의 어닐링을 복수회 시행함으로써 Ge층(120)의 결정성을 높였다. 이 때문에, 결정성이 우수한 소자 형성층(124)으로서의 GaAs층을 갖는 반도체 기판(101)을 얻을 수 있었다. 반도체 기판(101)은 Si 웨이퍼(102)를 채용하기 때문에, 반도체 기판(101)을 저렴하게 제조할 수 있고, 또한, 소자 형성층(124)에 형성하는 전자 소자가 발하는 열을 효율적으로 배열할 수 있었다.
도 7은 다른 실시형태의 반도체 기판(201)에서의 단면예를 나타낸다. 반도체 기판(201)은, 반도체 기판(101)과 거의 마찬가지이다. 단, 반도체 기판(201)에서의 Ge층(202)은, 소자 형성층(124)에 대향하는 면이, P를 함유하는 가스에 의해 표면 처리되어 있는 점이 다르다. 이하의 설명에서는, 반도체 기판(101)의 경우와 상위하는 점에 대해서 설명한다.
도 8은 반도체 기판(201)의 제조 과정에서의 단면예를 나타낸다. 반도체 기판(201)의 Ge층 형성까지의 제조 과정은, 반도체 기판(101)에서의 도 5까지의 제조 과정과 마찬가지여도 좋다. 도 8에 나타내는 바와 같이, Ge층(202)을 형성한 후에, Ge층(202)의 표면에 예컨대 PH3의 폭로 처리를 실시한다. PH3에 의해 Ge층(202)의 표면을 처리함으로써, 그 위에 성장되는 GaAs층의 결정 품질을 높게 할 수 있다.
PH3 처리의 바람직한 처리 온도로서, 500℃ 이상 900℃ 이하를 예시할 수 있다. 500℃보다 낮으면 처리의 효과가 나타나지 않고, 900℃보다 높으면 Ge층(202)이 변질되기 때문에 바람직하지 못하다. 보다 바람직한 처리 온도로서, 600℃ 이상 800℃ 이하를 예시할 수 있다. 폭로 처리는, 플라즈마 등에 의해 PH3를 활성화하여도 좋다.
또한, 반도체 기판(201)에서도, 반도체 기판(101)의 경우와 마찬가지로, Ge층(202)과, 소자 형성층(124) 사이에, 중간층이 배치되어도 좋다. 중간층은, 단일층이어도 좋고, 복수의 층을 포함하여도 좋다. 중간층은, 600℃ 이하, 바람직하게는 550℃ 이하에서 형성되어도 좋다. 이에 따라, 소자 형성층(124)의 결정성이 향상된다. 중간층은, 600℃ 이하, 바람직하게는 550℃ 이하의 온도에서 형성된 GaAs층이어도 좋다. 중간층은, 400℃ 이상에서 형성되어도 좋다. 이 경우, Ge층(202)의 중간층에 대향하는 면이, P를 함유하는 가스에 의해 표면 처리되어도 좋다.
반도체 기판(201)의 경우와 같이, P를 포함하는 원료 가스로 Ge층(202)의 표면을 처리한 경우라도, 소자 형성층(124)으로서의 GaAs층의 결정성을 양호하게 할 수 있었다.
<실시예>
(실험예 1)
어닐링 온도가 Ge층의 표면의 평탄성에 부여하는 영향을 조사하는 목적으로, 이하의 실험을 실시하였다. 실험은, Si 웨이퍼의 표면에 형성된 Ge층을 어닐링 처리하여, 어닐링 처리된 Ge층의 단면 형상을 관찰함으로써 실시하였다. 어닐링 처리의 온도가 다른 경우에 대해서 상기 실험을 실시함으로써, 어닐링 온도가 Ge층의 표면의 평탄성에 부여하는 영향을 조사하였다.
Ge층은, 이하의 순서로 형성하였다. 우선, 열산화법에 따라, Si 웨이퍼의 표면에 SiO2층을 형성하였다. Si 웨이퍼는 시판되는 단결정 Si 기판을 이용하였다. 에칭에 의해, SiO2층에 개구를 형성하였다. SiO2층의 평면 형상은 1변의 길이가 400 ㎛인 정사각형이었다. 여기서, SiO2층의 「평면 형상」이란, SiO2층을 기판의 주면에 투영한 경우의 형상을 의미한다. 이하, 개구의 「바닥면 형상」이란, 개구가 형성된 SiO2층의 Si 웨이퍼측의 면에서의 개구의 형상을 의미한다.
다음에, CVD법에 따라, 개구의 내부에 Ge층을 선택적으로 에피택셜 성장시켰다. 원료 가스에는, GeH4를 이용하였다. 원료 가스의 유량 및 성막 시간은, 각각, 소정의 값으로 설정하였다.
도 9에서 도 13까지는 어닐링 온도와, Ge층의 평탄성의 관계를 나타낸다. 도 9는 어닐링하지 않은 Ge층의 단면 형상을 나타낸다. 도 10, 도 11, 도 12 및 도 13은 각각, 700℃, 800℃, 850℃, 900℃에서 어닐링 처리를 실시한 경우의, Ge층의 단면 형상을 나타낸다. Ge층의 단면 형상은, 레이저 현미경에 의해 관찰하였다. 각 도면의 종축은, Si 웨이퍼의 주면에 수직인 방향에서의 거리를 나타내고, Ge층의 막 두께를 나타낸다. 각 도면의 횡축은, Si 웨이퍼의 주면에 평행한 방향에서의 거리를 나타낸다.
도 9에서 도 13으로부터, 어닐링 온도가 낮을수록, Ge층의 표면의 평탄성이 양호한 것을 알 수 있다. 특히, 어닐링 온도가 900℃ 미만인 경우, Ge층의 표면이 우수한 평탄성을 나타내는 것을 알 수 있다.
(실험예 2)
Ge층의 상면 형상과 기판의 결정학적 방위의 관계가, 그 Ge층 위에 형성되는 결정에 부여하는 영향을 조사하는 목적으로, 이하의 실험을 실시하였다. 실험은, Si 웨이퍼의 (100)면에 Ge층을 형성한 후, Ge층 위에 GaAs 결정을 성장시키고, 그 GaAs 결정의 형상을 관찰함으로써 실시하였다. Ge층의 상면 형상과 Si 웨이퍼의 결정학적 방위와의 위치 관계가 다른 경우에 대해서 상기 실험을 실시함으로써, Ge층의 상면 형상과 기판의 결정학적 방위와의 관계가, 그 Ge층 위에 형성되는 결정에 부여하는 영향을 조사하였다.
Ge층은, 이하의 순서로 형성하였다. 우선, Si 웨이퍼의 표면에 SiO2층을 형성하였다. Si 웨이퍼로서, 시판되는 단결정 Si 기판을 이용하였다. Si 웨이퍼의 표면의 면방위는, Si의 (100)면이었다. 에칭에 의해, SiO2층을 소정의 형상으로 패터닝하였다. Si 웨이퍼의 표면에는, 상기 소정의 크기의 SiO2층을 3개 이상 형성하였다. 상기 소정의 크기의 SiO2층이 500 ㎛ 간격으로 등간격으로 배열되도록, 상기 SiO2층을 형성하였다. 에칭에 의해, SiO2층에, 소정의 바닥면 형상을 갖는 개구를 형성하였다. 상기 바닥면 형상의 1변의 방향과, Si 웨이퍼의 <010> 방향 또는 <011> 방향이 평행하게 되도록, 상기 개구를 형성하였다. 상기 바닥면 형상이 직사각형인 경우에는, 긴 변의 방향과, Si 웨이퍼의 <010> 방향 또는 <011> 방향이 평행하게 되도록, 개구를 형성하였다.
다음에, CVD법에 따라, 개구의 내부에 Ge층을 선택적으로 성장시켰다. 원료 가스에는, GeH4를 이용하였다. 원료 가스의 유량 및 성막 시간은, 각각, 소정의 값으로 설정하였다. 다음에, MOCVD법에 따라, 어닐링 처리된 Ge층 위에, GaAs 결정을 형성하였다. GaAs 결정은, 620℃, 8 ㎫의 조건에서, 개구의 내부의 Ge층의 표면에 에피택셜 성장시켰다. 원료 가스에는, 트리메틸갈륨 및 아르신을 이용하였다. 원료 가스의 유량 및 성막 시간은, 각각, 소정의 값으로 설정하였다.
전술한 대로, Si 웨이퍼의 결정학적 방위와 개구의 바닥면 형상과의 위치 관계를 바꾸어, GaAs 결정을 형성하였다. 각각의 경우에 대해서, 형성된 GaAs 결정의 표면 상태를 전자 현미경으로 관찰하였다. 도 14에서 도 16까지는, Ge층 위에 형성된 GaAs 결정의 표면의 전자 현미경 사진을 나타낸다.
도 14는 개구의 1변의 방향과 Si 웨이퍼의 <010> 방향이 실질적으로 평행이 되도록, SiO2층에 개구를 형성한 후, 그 개구의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 본 실험예에서, SiO2층의 평면 형상은, 1변의 길이가 300 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변이 10 ㎛인 정사각형이었다. 도 14에서, 도면 중의 화살표는 <010> 방향을 나타낸다. 도 14에 나타내는 대로, 형상이 가지런해진 결정을 얻을 수 있었다.
도 14로부터, GaAs 결정의 4개의 측면에는, 각각, (10-1)면, (1-10)면, (101)면 및 (110)면이 나타나 있는 것을 알 수 있다. 또한, 도면 중, GaAs 결정의 좌측 위의 코너에는, (11-1)면이 나타나 있고, 도면 중, GaAs 결정의 우측 아래의 코너에는, (1-11)면이 나타나 있는 것을 알 수 있다. (11-1)면 및 (1-11)면은, (-1-1-1)면과 등가인 면이며, 안정적인 면이다.
한편, 도면 중, GaAs 결정의 좌측 아래의 코너 및 우측 위의 코너에는, 이러한 면이 나타나 있지 않은 것을 알 수 있다. 예컨대, 도면 중, 좌측 아래의 코너에는 (111)면이 나타나도 좋음에도 불구하고, (111)면이 나타나 있지 않다. 이것은, 도면 중, 좌측 아래의 코너는, (111)면보다 안정적인 (110)면 및 (101)면에 개재되어 있기 때문이라고 생각된다.
도 15는 개구의 1변의 방향과, Si 웨이퍼의 <010> 방향이 실질적으로 평행이 되도록, SiO2층에 개구를 형성한 후, 그 개구의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 도 15는 상방 기울기 45°에서 관찰한 경우의 결과를 나타낸다. 본 실험예에서, SiO2층의 평면 형상은, 1변의 길이가 50 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변의 길이가 10 ㎛인 정사각형이었다. 도 15에서, 도면 중의 화살표는 <010> 방향을 나타낸다. 도 15에 나타내는 대로, 형상이 가지런해진 결정을 얻을 수 있었다.
도 16은 개구의 1변의 방향과, Si 웨이퍼의 <011> 방향이 실질적으로 평행이 되도록, SiO2층에 개구를 형성한 후, 그 개구의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 본 실험예에서, SiO2층의 평면 형상은, 1변의 길이가 400 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변의 길이가 10 ㎛인 정사각형이었다. 도 16에서, 도면 중의 화살표는 <011> 방향을 나타낸다. 도 16에 나타내는 대로, 도 14 및 도 15와 비교하여, 형상이 흐트러진 결정을 얻을 수 있었다. GaAs 결정의 측면에, 비교적 불안정한 (111)면이 나타난 결과, 결정의 형상에 흐트러짐이 생겼다고 생각된다.
(실험예 3)
Ge층 위에 형성된 결정의 성장 속도와, 그 결정의 표면 거칠기의 관계를 조사하는 목적에서, 이하의 실험을 실시하였다. 실험은, Si 웨이퍼의 표면에 Ge층을 형성한 후, Ge층 위에 GaAs 결정을 성장시키고, 일정 시간 동안에 성장된 GaAs 결정의 막 두께와, 그 GaAs 결정의 단면 형상을 관찰함으로써 실시하였다. GaAs 결정의 성장 속도가 다른 경우에 대해서 상기 실험을 실시함으로써, GaAs 결정의 성장 속도가 GaAs 결정의 표면 거칠기에 부여하는 영향을 조사하였다.
실험예 2의 경우와 동일한 순서로, Si 웨이퍼 위에, Ge층 및 GaAs 결정을 형성하였다. 본 실험예에서는, SiO2층을 패터닝하는 공정에서, SiO2층의 평면 형상의 1변의 길이가, 200 ㎛, 500 ㎛, 700 ㎛, 1000 ㎛, 1500 ㎛, 2000 ㎛, 3000 ㎛ 또는 4250 ㎛가 되도록 설정하였다. 본 실험예에서, Si 웨이퍼의 위에서 본 경우, SiO2층의 주위가 Si 웨이퍼의 표면에 둘러싸이도록, SiO2층을 형성하였다.
각각의 경우에 대해서, 개구의 바닥면 형상이, 1변이 10 ㎛인 정사각형의 경우, 1변이 20 ㎛인 정사각형의 경우, 짧은 변이 30 ㎛이며 긴 변이 40 ㎛인 직사각형인 경우의 3가지에 대해서 실험하였다. 개구의 바닥면 형상의 1변의 방향과, Si 웨이퍼의 <010> 방향이 평행하게 되도록, 개구를 형성하였다. 상기 바닥면 형상이 직사각형인 경우에는, 긴 변의 방향과, Si 웨이퍼의 <010> 방향이 평행하게 되도록, 개구를 형성하였다. Ge층 및 GaAs 결정의 성장 조건은 실험예 2와 동일한 조건으로 설정하였다.
전술한 대로, SiO2층의 평면 형상 및 개구의 바닥면 형상을 바꾸어, GaAs 결정을 형성하였다. 각각의 경우에 대해서, 일정 시간 동안에 형성된 GaAs 결정의 막 두께와, 그 GaAs 결정의 단면 형상을 관찰하였다. GaAs 결정의 막 두께는, 바늘식 단차계(KLA Tencor사 제조, Surface Profiler P-10)에 의해, GaAs 결정의 3부분의 측정점에서의 막 두께를 측정하여, 그 3부분의 막 두께를 평균함으로써 산출하였다. GaAs 결정의 단면 형상은, 레이저 현미경 장치에 의해 관찰하였다. 또한, 상기 막 두께는, 투과형 전자 현미경 또는 주사형 전자 현미경에 의한 단면 관찰법에 따라, 소자 형성층(124)의 3부분의 측정점에서의 막 두께를 직접 측정하여, 그 3부분의 막 두께를 평균함으로써 산출하여도 좋다.
(실험예 4)
Ge층 위에 형성된 결정의 성장 속도와, 그 결정의 표면 거칠기의 관계를 조사하는 목적에서, 이하의 실험을 실시하였다. 트리메틸갈륨의 공급량을 절반으로 하여, GaAs 결정의 성장 속도를 약 절반으로 한 것 이외에는 실험예 3의 경우와 동일하게 하여, 실험을 실시하였다. 또한, 본 실험예에서는, SiO2층을 패터닝하는 공정에서, SiO2층의 평면 형상의 1변의 길이가, 200 ㎛, 500 ㎛, 1000 ㎛, 2000 ㎛, 3000 ㎛ 또는 4250 ㎛가 되도록 설정하였다. 또한, 개구의 바닥면 형상이, 1변이 10 ㎛인 정사각형의 경우에 대해서, 실험을 실시하였다.
전술한 대로, SiO2층의 평면 형상을 바꾸어, GaAs 결정을 형성하였다. 각각의 경우에 대해서, 일정 시간 동안에 형성된 GaAs 결정의 막 두께와, 그 GaAs 결정의 단면 형상을 관찰하였다. 또한, GaAs 결정의 막 두께 및 단면 형상을 관찰하는 목적으로, GaAs 결정을 형성한 후, 상기 SiO2층을 제거하였다. GaAs 결정의 막 두께 및 단면 형상은, 실험예 3의 경우와 마찬가지로 하여 관찰하였다.
실험예 3 및 실험예 4의 실험 결과를, 도 17 및 표 1에 나타낸다. 도 17에, 실험예 3의 각각의 경우에서의 GaAs 결정의 막 두께의 평균값을 나타낸다. 표 1에, 실험예 3및 실험예 4의 각각의 경우에서의, GaAs 결정의 성장 속도와, Ra값을 나타낸다. 이하, 명세서 및 도면에서, 상기 SiO2층을, 피복 영역이라고 칭하는 경우가 있다. 또한, 개구의 바닥면 형상의 1변의 길이를, 개구의 1변의 길이라고 칭하는 경우가 있다. SiO2층의 평면 형상의 1변의 길이를, SiO2층의 1변의 길이, 또는, 피복 영역의 1변의 길이라고 칭하는 경우가 있다.
도 17은 GaAs 결정의 성장 속도와, SiO2층의 평면 형상 및 개구의 바닥면 형상의 관계를 나타낸다. 도 17에서, 종축은 일정 시간 동안에 성장된 GaAs 결정의 막 두께를 나타내고, 횡축은 SiO2층의 1변의 길이[㎛]를 나타낸다. 본 실험예에서, GaAs 결정의 막 두께는 일정 시간 동안에 성장된 막 두께이기 때문에, 그 막 두께를 그 시간으로 나눔으로써, GaAs 결정의 성장 속도의 근사값을 얻을 수 있다.
도 17에서, 마름모형의 플롯은, 개구의 바닥면 형상이 1변이 10 ㎛인 정사각형인 경우의 실험 데이터를 나타내고, 사각형의 플롯은, 개구의 바닥면 형상이 1변이 20 ㎛인 정사각형인 경우의 실험 데이터를 나타낸다. 동 도면에서, 삼각형의 플롯은, 개구의 바닥면 형상이, 긴 변이 40 ㎛, 짧은 변이 30 ㎛인 직사각형인 경우의 실험 데이터를 나타낸다. 도 17로부터, SiO2층의 1변의 길이가 4250 ㎛에 이를 때까지, 상기 성장 속도는, SiO2층의 크기가 커짐에 따라, 안정되게 증가하는 것을 알 수 있다.
표 1에, 실험예 3 및 실험예 4의 각각의 경우에서의, GaAs 결정의 성장 속도[Å/min]와, Ra값[㎛]을 나타낸다. 또한, GaAs 결정의 막 두께는, 바늘식 단차계에 의해 측정하였다. 또한, Ra값은, 레이저 현미경 장치에 의한 관찰 결과에 기초하여 산출하였다. 표 1로부터, GaAs 결정의 성장 속도가 작을수록, 표면 거칠기가 개선되는 것을 알 수 있다. GaAs 결정의 성장 속도가 300 ㎚/min 이하인 경우에는, Ra값이 0.02 ㎛ 이하인 것을 알 수 있다.
Figure pct00001
(실험예 5)
Ge층의 상면 형상이, Ge층 위에 형성한 기능층을 이용한 전자 디바이스의 특성 및 수율에 부여하는 영향을 조사하는 목적으로, 이하의 실험을 실시하였다. 실험은, Ge층 위에 형성한 기능층을 이용하여 HBT 소자를 제작하여, HBT 소자의 베이스 시트 저항값(Rb)[Ω/□]과 전류 증폭률(β)을 측정함으로써 실시하였다. Ge층 상면의 면적의 크기가 다른 경우에 대해서 상기한 실험을 실시함으로써, Ge층의 상면 형상이, 상기 전자 디바이스의 특성 및 수율에 부여하는 영향을 조사하였다.
HBT 소자는, 이하의 순서로 제작하였다. 우선, Si 웨이퍼와, Ge층과, 소자 형성층으로서의 GaAs층을 포함한 반도체 기판을 제작하였다. 다음에, 제작한 반도체 기판 위에 반도체층을 형성하여, HBT 소자를 제작하였다.
상기 반도체 기판은, 이하의 순서로 제작하였다. 우선, 실험예 3과 동일하게 하여, Si 웨이퍼의 표면에 SiO2층을 형성하고, SiO2층에 설치한 개구의 내부에 Ge층을 형성하였다. Ge층을 형성한 후, 어닐링 처리를 실시하였다.
본 실험예에서는, 개구의 바닥면 형상이, 1변이 20 ㎛인 정사각형, 짧은 변이 20 ㎛이며 긴 변이 40 ㎛인 직사각형, 1변이 30 ㎛인 정사각형, 짧은 변이 30 ㎛이며 긴 변이 40 ㎛인 직사각형, 또는, 짧은 변이 20 ㎛이며 긴 변이 80 ㎛인 직사각형의 경우의 각각에 대해서, HBT 소자를 제작하였다.
개구의 바닥면 형상이 정사각형인 경우에는, 상기 바닥면 형상이 직교하는 2개의 변의 한쪽이 Si 웨이퍼의 <010> 방향과 평행이 되고, 다른쪽이 Si 웨이퍼의 <001> 방향과 평행이 되도록, 개구를 형성하였다. 개구의 바닥면 형상이 직사각형인 경우에는, 상기 바닥면 형상의 긴 변이 Si 웨이퍼의 <010> 방향과 평행이 되고, 짧은 변이 Si 웨이퍼의 <001> 방향과 평행이 되도록, 개구를 형성하였다. SiO2층의 평면 형상은, 주로, 1변이 300 ㎛인 정사각형인 경우에 대해서 실험하였다.
본 실험예에서는, Ge층과, GaAs층 사이에 중간층을 형성하였다. 중간층은, Ge층을 어닐링 처리한 후, MOCVD법에 따라, Ge층 위에 형성하였다. 중간층은, Ge층이 형성된 Si 웨이퍼의 온도가 550℃가 되도록 설정하여 형성하였다. 중간층은, 트리메틸갈륨 및 아르신을 원료 가스로 하여 성장시켰다. 중간층의 막 두께는, 30 ㎚였다. 다음에, 중간층이 형성된 Si 웨이퍼의 온도를 640℃까지 승온시킨 후, MOCVD법에 따라, GaAs층을 형성하였다. GaAs층의 막 두께는 500 ㎚였다.
다음에, MOCVD법에 따라, 상기 GaAs층의 표면에 반도체층을 적층하였다. 이에 따라, Si 웨이퍼와, 막 두께가 850 ㎚인 Ge층과, 막 두께가 30 ㎚인 중간층과, 막 두께가 500 ㎚인 언도핑 GaAs층과, 막 두께가 300 ㎚인 n형 GaAs층과, 막 두께가 20 ㎚인 n형 InGaP층과, 막 두께가 3 ㎚인 n형 GaAs층과, 막 두께가 300 ㎚인 GaAs층과, 막 두께가 50 ㎚인 p형 GaAs층과, 막 두께가 20 ㎚인 n형 InGaP층과, 막 두께가 120 ㎚인 n형 GaAs층과, 막 두께가 60 ㎚인 n형 InGaAs층이, 이 순서대로 배치된 HBT 소자 구조를 얻을 수 있다. 상기 반도체층에서, n형 불순물로서 Si를 이용하였다. 상기 반도체층에서, p형 불순물로서 C를 이용하였다. 얻어진 HBT 소자 구조에 전극을 배치하여, HBT 소자를 작성하였다.
전술한 대로, 개구의 바닥면 형상을 바꾸어, HBT 소자를 제작하였다. 각각의 경우에 대해서, 제작한 HBT 소자의 베이스 시트 저항값(Rb)[Ω/□]과 전류 증폭률(β)을 측정하였다. 전류 증폭률(β)은, 콜렉터 전류의 값을 베이스 전류의 값으로 나누어 구하였다.
도 18은 HBT 소자의 베이스 시트 저항값(Rb)에 대한 전류 증폭률(β)의 비와, 개구의 바닥면 형상의 면적[㎛2]과의 관계를 나타낸다. 또한, Ge층의 상면의 면적은, 개구의 바닥면 형상의 면적과 거의 일치하였다. 또한, Ge층의 상면 형상의 1변의 길이는, 개구의 바닥면 형상의 1변의 길이와 거의 일치하였다.
도 18에서, 종축은 전류 증폭률(β)을 베이스 시트 저항값(Rb)[Ω/□]으로 나눈 값을 나타내고, 횡축은 개구의 바닥면 형상의 면적을 나타낸다. 또한, 도 18에는 전류 증폭률(β)의 값을 나타내고 있지 않지만, 전류 증폭률은 70∼100 정도의 높은 값을 얻을 수 있었다. 한편, Si 웨이퍼의 전체면에 동일한 HBT 소자 구조를 형성하고, HBT 소자를 형성한 경우의 전류 증폭률(β)은, 10 이하였다.
이로부터, Si 웨이퍼의 표면에 국소적으로 상기 HBT 소자 구조를 형성함으로써, 전기 특성이 우수한 디바이스를 제작할 수 있는 것을 알 수 있다. 특히, Ge층의 상면 형상의 1변의 길이가 80 ㎛ 이하, 또는, Ge층의 상면의 면적이 1600 ㎛2 이하인 경우에는, 전기 특성이 우수한 디바이스를 제작할 수 있는 것을 알 수 있다.
도 18로부터, Ge층의 상면의 면적이 900 ㎛2 이하인 경우에는, Ge층의 상면의 면적이 1600 ㎛2인 경우와 비교하여, 베이스 시트 저항값(Rb)에 대한 전류 증폭률(β)의 비의 변동이 작은 것을 알 수 있다. 이로부터, Ge층의 상면 형상의 1변의 길이가 40 ㎛ 이하, 또는, Ge층의 상면의 면적이 900 ㎛2 이하인 경우에는, 상기 디바이스를 수율 좋게 제조할 수 있는 것을 알 수 있다.
도 19는 얻어진 HBT 소자의 레이저 현미경 상을 나타낸다. 도면 중, 연한 회색의 부분은, 전극을 나타낸다. 도 19로부터, 정사각형의 피복 영역의 중앙 부근에 배치된 개구 영역에, 3개의 전극이 늘어서 있는 것을 알 수 있다. 상기 3개의 전극은, 각각, 도면 중 좌측으로부터 HBT 소자의 베이스 전극, 에미터 전극 및 콜렉터 전극을 나타낸다. 상기 HBT 소자의 전기 특성을 측정한 바, 트랜지스터 동작을 확인할 수 있었다. 또한, 상기 HBT 소자에 대해서, 투과형 전자 현미경에 의해 단면을 관찰한 바, 전위는 관찰되지 않았다.
(실험예 6)
실험예 5와 동일하게 하여, 실험예 5와 동일한 구조를 갖는 HBT 소자를 3개 제작하였다. 제작한 3개의 HBT 소자를 병렬 접속하여 전자 소자를 제작하였다. 본 실험예에서는, SiO2층의 평면 형상은, 긴 변이 100 ㎛, 짧은 변이 50 ㎛인 직사각형이었다. 또한, 상기 SiO2층의 내부에, 3개의 개구를 설치하였다. 개구의 바닥면 형상은, 전부, 1변이 15 ㎛인 정사각형이었다. 그 이외의 조건에 대해서는, 실험예 5의 경우와 동일한 조건으로 반도체 기판을 제작하였다.
도 20은 얻어진 전자 소자의 레이저 현미경 상을 나타낸다. 도면 중, 연한 회색의 부분은, 전극을 나타낸다. 도 20으로부터, 3개의 HBT 소자가 병렬로 접속되어 있는 것을 알 수 있다. 상기 전자 소자의 전기 특성을 측정한 바, 트랜지스터 동작을 확인할 수 있었다.
이상, 본 발명을 실시형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시형태에 기재된 범위에는 한정되지 않는다. 상기 실시형태에, 다양한 변경 또는 개량을 가할 수 있는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.
저렴한 실리콘 기판 상에 결정성이 우수한 결정 박막을 형성할 수 있고, 그 결정 박막을 이용하여, 반도체 기판, 전자 디바이스 등을 형성할 수 있다.
101: 반도체 기판 102: Si 웨이퍼
108: 콜렉터 전극 110: 에미터 전극
112: 베이스 전극 120: Ge층
124: 소자 형성층 125: 부수층
201: 반도체 기판 202: Ge층

Claims (47)

  1. Si 기판과,
    상기 기판 상에 결정 성장되며, 고립된 섬형상으로 형성된 Ge층과,
    상기 Ge층 상에 결정 성장된 기능층을 포함하는 반도체 기판.
  2. 제1항에 있어서,
    상기 Ge층은, 어닐링한 경우에, 상기 어닐링의 온도 및 시간에서 결정 결함이 이동하는 거리의 2배를 넘지 않는 크기의 섬형상으로 형성되는 것인 반도체 기판.
  3. 제1항에 있어서,
    상기 Ge층은, 어닐링한 경우에, 상기 어닐링의 온도에서 상기 Si 기판과의 열팽창 계수의 상위에 의한 스트레스가 결함을 발생시키지 않는 크기의 섬형상으로 형성되는 것인 반도체 기판.
  4. 제1항에 있어서,
    상기 Ge층은 면적이 1 ㎟ 이하인 섬형상으로 형성되는 것인 반도체 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 Ge층은 결정 결함이 이동할 수 있는 온도 및 시간에서 어닐링되어 이루어지는 것인 반도체 기판.
  6. 제5항에 있어서,
    상기 어닐링은 복수회 반복되는 것인 반도체 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 Ge층과 상기 기능층 사이에, 500℃ 이하의 온도에서 형성된 GaAs층을 더 포함하는 반도체 기판.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 Ge층의 상기 기능층에 대향하는 면은, P를 함유하는 가스에 의해 표면 처리된 것인 반도체 기판.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기능층은 Ge에 격자 정합 또는 의사 격자 정합되는, 3-5족 화합물층 또는 2-6족 화합물층인 것인 반도체 기판.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기능층은, Ge에 격자 정합 또는 의사 격자 정합되는 3-5족 화합물층이며, 3족 원소로서 Al, Ga, In 중 하나 이상을 포함하고, 5족 원소로서 N, P, As, Sb 중 하나 이상을 포함하는 것인 반도체 기판.
  11. Si 기판과,
    상기 기판 위에, 서로 이격되어 형성된 복수의 Ge층과,
    복수의 Ge층의 각각의 위에 형성된 기능층을 포함하는 반도체 기판.
  12. 제11항에 있어서,
    상기 기능층은 상기 복수의 Ge층의 각각에 격자 정합 또는 의사 격자 정합되어 있는 것인 반도체 기판.
  13. 제11항 또는 제12항에 있어서,
    상기 복수의 Ge층의 각각은, 수소를 함유하는 분위기 내에서 어닐링되어 이루어지는 것인 반도체 기판.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 복수의 Ge층의 각각과 상기 기능층 사이에, 600℃ 이하의 온도에서 형성된 GaAs층을 더 포함하는 반도체 기판.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 복수의 Ge층의 각각의 상기 기능층에 대향하는 면은, P를 함유하는 가스에 의해 표면 처리되어 있는 것인 반도체 기판.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 기능층은 3-5족 화합물층 또는 2-6족 화합물층인 것인 반도체 기판.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서,
    상기 기능층은 3-5족 화합물층이며, 3족 원소로서 Al, Ga 및 In으로 이루어지는 군에서 선택된 1 이상의 원소를 포함하고, 5족 원소로서 N, P, As 및 Sb로 이루어지는 군에서 선택된 1 이상의 원소를 포함하는 것인 반도체 기판.
  18. 제17항에 있어서,
    상기 기능층의 산술 평균 거칠기는 0.02 ㎛ 이하인 것인 반도체 기판.
  19. 제11항 내지 제18항 중 어느 한 항에 있어서,
    상기 복수의 Ge층의 각각의 상면의 면적은 1 ㎟ 이하인 것인 반도체 기판.
  20. 제19항에 있어서,
    상기 복수의 Ge층의 각각의 상면의 면적은 1600 ㎛2 이하인 것인 반도체 기판.
  21. 제20항에 있어서,
    상기 복수의 Ge층의 각각의 상면의 면적은 900 ㎛2 이하인 것인 반도체 기판.
  22. 제19항에 있어서,
    상기 복수의 Ge층의 각각의 상면은 직사각형이고,
    상기 직사각형의 긴 변은 80 ㎛ 이하인 것인 반도체 기판.
  23. 제20항에 있어서,
    상기 복수의 Ge층의 각각의 상면은 직사각형이고,
    상기 직사각형의 긴 변은 40 ㎛ 이하인 것인 반도체 기판.
  24. 제11항 내지 제23항 중 어느 한 항에 있어서,
    상기 기판의 주면(主面)은 (100)면이고,
    상기 복수의 Ge층의 각각의 상면은 정사각형 또는 직사각형이며,
    상기 정사각형 또는 상기 직사각형의 1변 이상의 방향은, 상기 주면에서의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행인 것인 반도체 기판.
  25. 제11항 내지 제23항 중 어느 한 항에 있어서,
    상기 기판의 주면은 (111)면이고,
    상기 복수의 Ge층의 각각의 상면은 육각형이며,
    상기 육각형의 1변 이상의 방향은, 상기 주면에서의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행인 것인 반도체 기판.
  26. Si 기판 위에, Ge층을 결정 성장시키는 단계와,
    상기 Ge층을 패터닝하여, 고립된 섬형상의 Ge층을 형성하는 단계와,
    상기 섬형상의 Ge층 상에 기능층을 결정 성장시키는 단계를 포함하는 반도체 기판의 제조 방법.
  27. 제26항에 있어서,
    상기 섬형상의 Ge층을, 결정 결함이 이동할 수 있는 온도 및 시간에서 어닐링하는 단계를 더 포함하는 반도체 기판의 제조 방법.
  28. 제27항에 있어서,
    상기 어닐링을 복수회 반복하는 단계를 포함하는 반도체 기판의 제조 방법.
  29. Si 기판 위에, 서로 이격된 복수의 Ge층을 형성하는 단계와,
    상기 복수의 Ge층의 각각의 위에 기능층을 형성하는 단계를 포함하는 반도체 기판의 제조 방법.
  30. 제29항에 있어서,
    상기 기능층을 형성하는 단계에서, 상기 복수의 Ge층의 각각과 상기 기능층을 격자 정합 또는 의사 격자 정합시키는 것인 반도체 기판의 제조 방법.
  31. 제29항 또는 제30항에 있어서,
    상기 복수의 Ge층의 각각을, 결정 결함이 이동할 수 있는 온도 및 시간에서 어닐링하는 단계를 더 포함하는 반도체 기판의 제조 방법.
  32. 제31항에 있어서,
    상기 어닐링하는 단계는, 상기 복수의 Ge층의 각각을, 680℃ 이상 900℃ 미만의 온도에서 어닐링하는 것인 반도체 기판의 제조 방법.
  33. 제31항 또는 제32항에 있어서,
    상기 어닐링하는 단계는, 상기 복수의 Ge층의 각각을, 수소를 함유하는 분위기 내에서 어닐링하는 것인 반도체 기판의 제조 방법.
  34. 제31항 내지 제33항 중 어느 한 항에 있어서,
    상기 어닐링하는 단계를 복수개 포함하는 반도체 기판의 제조 방법.
  35. 제29항 내지 제34항 중 어느 한 항에 있어서,
    상기 복수의 Ge층의 각각을 형성한 후, 상기 기능층을 형성하기까지, 600℃ 이하의 온도에서 GaAs층을 형성하는 단계를 더 포함하는 반도체 기판의 제조 방법.
  36. 제29항 내지 제35항 중 어느 한 항에 있어서,
    상기 복수의 Ge층의 각각을 형성한 후, 상기 기능층을 형성하기까지, 상기 복수의 Ge층의 각각의 표면을, P를 함유하는 가스에 의해 처리하는 단계를 더 포함하는 반도체 기판의 제조 방법.
  37. 제29항 내지 제36항 중 어느 한 항에 있어서,
    상기 기능층은 3-5족 화합물층이고, 3족 원소로서 Al, Ga 및 In으로 이루어지는 군에서 선택된 1 이상의 원소를 포함하며, 5족 원소로서 N, P, As 및 Sb로 이루어지는 군에서 선택된 1 이상의 원소를 포함하고,
    상기 기능층을 형성하는 단계는, 상기 기능층을, 1 ㎚/min 이상, 300 ㎚/min 이하의 성장 속도로 결정 성장시키는 것인 반도체 기판의 제조 방법.
  38. Si 기판과,
    상기 기판 상에 결정 성장되며, 고립된 섬형상으로 형성된 Ge층과,
    상기 Ge층 상에 결정 성장된 기능층과,
    상기 기능층에 형성된 전자 소자를 포함하는 전자 디바이스.
  39. 제38항에 있어서,
    상기 전자 소자는 상기 섬형상의 Ge층마다 1개 형성되어 있는 것인 전자 디바이스.
  40. 제38항 또는 제39항에 있어서,
    상기 섬형상의 Ge층은 상기 기판 위에 복수개 형성되고, 복수의 상기 섬형상의 Ge층은 등간격으로 배치되는 것인 전자 디바이스.
  41. Si 기판과,
    상기 기판 위에, 서로 이격되어 형성된 복수의 Ge층과,
    상기 복수의 Ge층의 각각의 위에 형성된 기능층과,
    상기 기능층에 형성된 전자 소자를 포함하는 전자 디바이스.
  42. 제41항에 있어서,
    상기 기능층은 상기 복수의 Ge층의 각각에 격자 정합 또는 의사 격자 정합되어 있는 것인 전자 디바이스.
  43. 제41항 또는 제42항에 있어서,
    상기 전자 소자는 상기 Ge층마다 하나씩 형성되어 있는 것인 전자 디바이스.
  44. 제41항 내지 제43항 중 어느 한 항에 있어서,
    상기 복수의 Ge층의 각각은 서로 등간격으로 배치되어 있는 것인 전자 디바이스.
  45. 제38항 내지 제44항 중 어느 한 항에 있어서,
    상기 전자 소자는 헤테로접합 바이폴러 트랜지스터인 것인 전자 디바이스.
  46. 제38항 내지 제45항 중 어느 한 항에 있어서,
    상기 전자 소자는 서로 접속되어 있는 것인 전자 디바이스.
  47. 제38항 내지 제46항 중 어느 한 항에 있어서,
    상기 전자 소자는 병렬로 접속되어 있는 것인 전자 디바이스.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038464A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
CN102171790A (zh) 2008-10-02 2011-08-31 住友化学株式会社 半导体基板、电子器件、以及半导体基板的制造方法
WO2010061615A1 (ja) * 2008-11-28 2010-06-03 住友化学株式会社 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
WO2010061619A1 (ja) * 2008-11-28 2010-06-03 住友化学株式会社 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
KR20110120274A (ko) 2009-03-11 2011-11-03 스미또모 가가꾸 가부시키가이샤 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법
WO2010134334A1 (ja) 2009-05-22 2010-11-25 住友化学株式会社 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法
KR101671552B1 (ko) 2009-06-05 2016-11-01 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 센서, 반도체 기판 및 반도체 기판의 제조 방법
KR20120035144A (ko) 2009-06-05 2012-04-13 스미또모 가가꾸 가부시키가이샤 광 디바이스, 반도체 기판, 광 디바이스의 제조 방법 및 반도체 기판의 제조 방법
WO2010140371A1 (ja) 2009-06-05 2010-12-09 住友化学株式会社 半導体基板、光電変換デバイス、半導体基板の製造方法、および光電変換デバイスの製造方法
JP2011114160A (ja) * 2009-11-26 2011-06-09 Sumitomo Chemical Co Ltd 半導体基板、電子デバイスおよび半導体基板の製造方法
JP5943645B2 (ja) 2011-03-07 2016-07-05 住友化学株式会社 半導体基板、半導体装置および半導体基板の製造方法
US10383990B2 (en) * 2012-07-27 2019-08-20 Tc1 Llc Variable capacitor for resonant power transfer systems
CN105355563A (zh) * 2015-11-26 2016-02-24 上海集成电路研发中心有限公司 一种柔性半导体器件的制备方法
CN110277438B (zh) * 2017-12-26 2022-07-19 杭州海存信息技术有限公司 异质外延输出器件阵列

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPH01107515A (ja) * 1987-10-20 1989-04-25 Daido Steel Co Ltd 半導体素子の製造方法
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
JPH05291140A (ja) * 1992-04-09 1993-11-05 Fujitsu Ltd 化合物半導体薄膜の成長方法
JP2742856B2 (ja) * 1992-08-24 1998-04-22 光技術研究開発株式会社 半導体薄膜の製造方法
JPH08316152A (ja) * 1995-05-23 1996-11-29 Matsushita Electric Works Ltd 化合物半導体の結晶成長方法
JP2000331934A (ja) * 1999-05-20 2000-11-30 Oki Electric Ind Co Ltd 半導体結晶層の成長方法
JP2002334837A (ja) * 2001-05-09 2002-11-22 Matsushita Electric Ind Co Ltd 半導体基板および半導体装置
JP4345244B2 (ja) * 2001-05-31 2009-10-14 株式会社Ｓｕｍｃｏ ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
CN100405545C (zh) * 2003-06-06 2008-07-23 三垦电气株式会社 氮化物类半导体元件及其制造方法
JP2005252067A (ja) * 2004-03-05 2005-09-15 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2006222144A (ja) * 2005-02-08 2006-08-24 Toshiba Corp 半導体装置およびその製造方法
JP4714087B2 (ja) * 2006-06-14 2011-06-29 住友電気工業株式会社 ＧａＮ基板の保存方法、および半導体デバイスの製造方法

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