CN110277438B - 异质外延输出器件阵列 - Google Patents

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Abstract

硅衬底氮化镓输出晶体管阵列含有多个小尺寸单体输出晶体管。硅衬底表面具有多重网状图形并在其上通过异质外延生长多块小尺寸单体氮化镓薄膜。每个小尺寸单体输出晶体管形成一块小尺寸单体氮化镓薄膜中。通过在生产或使用过程中禁用缺陷晶体管，可提高输出晶体管阵列的整体良品率/可靠性。

Description

异质外延输出器件阵列
技术领域
本发明涉及集成电路领域，更确切地说，涉及功率晶体管，尤其涉及异质外延生长的功率晶体管。
背景技术
氮化镓（GaN）晶体管作为功率晶体管在电力电子（power electronics）、射频电子（RF electronics）等领域有广泛应用。当用做功率输出时，氮化镓输出晶体管需要支持大电压和/或大电流。相应地，这些氮化镓输出晶体管为大尺寸晶体管。
为了支持大电流，氮化镓输出晶体管的沟道宽度W很大，一般从数百微米宽到数厘米，甚至更宽。图1A是一大电流输出晶体管10的俯视图。该晶体管10含有栅极12、源极14、漏极16，它们形成在通过异质外延生长的氮化镓薄膜18中。
由于氮化镓衬底价格昂贵，工业界一直希望在硅衬底上通过异质外延生长氮化镓薄膜来降低氮化镓晶体管的生产成本。图1B是一种通过异质外延生长的氮化镓晶体管10之截面图。在工艺流程中，首先在硅衬底0S上通过异质外延生长形成氮化镓薄膜（也称为基板）18，然后在氮化镓薄膜18上形成阻挡层15，之后形成栅极12、源极14和漏极16。该技术被称为硅衬底氮化镓（GaN-on-Si）。
为了支持大电压，氮化镓输出晶体管的沟道长度L较长。图9A-图9B分别是一大电压输出晶体管10的俯视图和截面图。类似地，大电压晶体管10含有栅极12、源极14、漏极16，它们形成在通过异质外延生长的氮化镓薄膜18中。
硅衬底氮化镓的缺陷密度很大，这主要是因为氮化镓与硅的晶格常数和热膨胀系数严重失配：氮化镓的晶格常数为3.189，硅为5.43，两者失配度为-16.9%；氮化镓的热膨胀系数为5.59x10-6/K，硅为3.59 x10-6/K，两者失配度为36%。在硅衬底上生长氮化镓薄膜时需要在高温环境（~1000oC）下。当晶圆冷却时，由于热膨胀系数失配，会产生严重的拉伸应力，从而造成氮化镓薄膜出现裂痕（如缺陷13）。该裂痕问题随氮化镓薄膜的面积增大、或厚度增大，而变得更加严重。
以往技术采用大尺寸单体晶体管作为功率输出。大尺寸单体晶体管形成在一块大尺寸单体半导体薄膜（如氮化镓薄膜）中。在本说明书中，单体半导体薄膜指一块连续、均质的半导体薄膜。对硅基晶体管来说，由于硅衬底的缺陷密度很低，大尺寸单体硅晶体管仍可保证较高的良品率。但是，对于硅衬底氮化镓晶体管来说，由于硅衬底氮化镓薄膜的缺陷密度大，一块大尺寸单体氮化镓薄膜18中出现缺陷13的机会相当大。由于一个缺陷13就会导致整个晶体管失效，大尺寸单体氮化镓晶体管10的良品率很低。
图形化衬底（patterned substrate）可降低氮化镓薄膜的缺陷密度。图2A-图2B分别是一图形化衬底的俯视图和截面图。在制造过程中，首先在硅衬底0S上形成一网状图形40（图2A）。在图2B中，网状图形40为沟槽11，它将衬底0S分隔为多个器件区域50。在每个器件区域50中生长一块单体氮化镓薄膜18。由于沟槽11的存在，沟槽11边缘的氮化镓薄膜0E中会形成潜在缺陷，它们在硅衬底0S冷却过程中一旦受到拉伸应力则将容易产生裂痕。这些裂痕将有助于释放氮化镓薄膜0E中的拉伸应力，从而避免在器件区域50中随机形成裂痕，以降低缺陷密度。在实际应用中，网状图形40的每边通过一个物理上的分隔结构11来实现。分隔结构11占有的区域被称为分隔区域40。分隔结构11含有凹陷（concave）结构、凸起（convex）结构等。
以往技术采用单重图形化衬底来降低氮化镓薄膜的缺陷密度。单重图形化衬底只使用一种分隔区域40，即所有分隔结构11的宽度s都是相同的、同时所有器件区域50的尺寸d也都是相同的。一般说来，分隔结构11的宽度s越小、或器件区域50的尺寸d越大，都会产生较大的拉伸应力积聚，从而导致较高的缺陷密度。为了降低缺陷密度，最好分隔结构11具有较大宽度s、或器件区域50具有较小尺寸d。遗憾的是，这样做又会导致较低的衬底利用率，降低输出晶体管的产量。在本说明书中，衬底利用率是指衬底0S上能利用的器件区域50面积与衬底0S总面积之比。
发明内容
本发明的主要目的是提供一种具有较高良品率的硅衬底氮化镓输出晶体管。
本发明的另一目的是提供一种具有较好可靠性的硅衬底氮化镓输出晶体管。
本发明的另一目的是提供一种具有较高产量的硅衬底氮化镓输出晶体管。
本发明的另一目的是将本发明的精神推广到其它异质外延生长的半导体薄膜和器件中。
为了实现上述目的，本发明将图形化衬底和晶体管阵列有机地结合起来，提出一种硅衬底氮化镓输出晶体管阵列。首先，不采用大尺寸单体氮化镓薄膜，而在衬底上通过异质外延生长多块小尺寸单体氮化镓薄膜。其次，不采用大尺寸单体晶体管，而是将大尺寸输出晶体管分解成一含有多个小尺寸单体晶体管的晶体管阵列，每个小尺寸单体晶体管形成在一块小尺寸单体氮化镓薄膜中。最后，通过禁用有缺陷的小尺寸单体晶体管（简称为“缺陷晶体管”）来提高晶体管阵列的整体良品率/可靠性。
本发明是图形化衬底和晶体管阵列的完美结合，它有两大优势。第一，在小尺寸单体氮化镓薄膜中拉伸应力不容易积聚，它具有更低缺陷密度。虽然图形化衬底的概念已经提出了很久，工业界仍然难以实现尺寸为百微米级、厚度为十微米量级的高质量单体氮化镓薄膜。将大尺寸晶体管分解成多个小尺寸单体晶体管可以缓解制造大尺寸单体氮化镓薄膜的压力。第二，由于其面积小，小尺寸单体晶体管本身的良品率更高。在制造时，可通过禁用所有缺陷晶体管来提高良品率；在使用时，可通过禁用所有老化的小尺寸单体晶体管（简称为“老化晶体管”）来提高可靠性。这样，即使晶体管阵列有数个缺陷晶体管，它们也不会对晶体管阵列的整体性能或寿命产生不良影响。
晶体管阵列中无缺陷的小尺寸单体晶体管（简称为“正常晶体管”）的数量代表着该晶体管阵列的电流驱动力或电压承受力。因为不同晶体管阵列中缺陷晶体管数量可能不同，在禁用这些缺陷晶体管后，出厂时不同晶体管阵列的性能可能不同。因此，在出厂前，可以根据其正常晶体管的数目来对其进行分类（sorting）。此外，在产品设计过程中，可对晶体管阵列中小尺寸单体晶体管的数量进行冗余设计。一旦在使用过程中由于老化导致某个小尺寸单体晶体管失效，仅需禁用该老化晶体管，就不会影响晶体管阵列的整体性能，故能延长晶体管阵列的寿命。
为了提高输出晶体管阵列的产量，本发明还提出一种多重图形化衬底，它含有至少两种网状图形：第一网状图形环绕每个单体晶体管并分隔相邻单体晶体管，第二网状图形环绕整个晶体管阵列。第一网状图形采用较窄的分隔结构，它能部分释放拉伸应力，同时保证衬底利用率。第二网状图形采用较宽的边界结构，它能较有效地释放拉伸应力。第二网状图形最好与晶圆的划片道（dicing street，saw street或scribe line）重合。这样，即使第二网状图形采用较宽的分隔结构，由于它不会占用芯片面积，仍能保证衬底利用率以及输出晶体管阵列的产量。
根据这些以及别的目的，本发明提出一种异质外延输出器件阵列(20)，其特征在于含有：一含有一衬底材料的衬底(0S)；一形成在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料不同于所述衬底材料；一形成在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料的热膨胀系数和/或晶格常数不同于所述衬底材料；所述半导体薄膜(0E)含有被至少一分隔区域(60)分隔的第一、第二和第三器件区域(80)，所述第一、第二和第三器件区域(80)内的半导体薄膜(28)不同于所述分隔区域(60)内的半导体薄膜(29)；分别形成在所述第一、第二和第三器件区域(80)中的第一、第二和第三半导体输出器件(20a, 20b, 20c)，所述第一半导体输出器件(20a)为一缺陷半导体输出器件且被禁用，所述第二和第三半导体输出器件(20b, 20c)为正常半导体输出器件且相互耦合。
本发明还提出一种异质外延输出器件阵列(20)，其特征在于含有：一含有一衬底材料的衬底(0S)；一通过异质外延生长在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料的热膨胀系数和/或晶格常数不同于所述衬底材料；所述半导体薄膜(0E)含有被一分隔区域(60)分隔的多个器件区域(80)，所述多个器件区域(80)内的半导体薄膜(28)不同于所述分隔区域(60)内的半导体薄膜(29)；形成在所述多个器件区域(80)中的多个半导体输出器件(20a-20d)，所述多个半导体输出器件(20a-20d)中的缺陷半导体输出器件(20a)被禁用、正常半导体输出器件(20b-20d)相互耦合。
本发明还提出一种异质外半导体延器件(20)，其特征在于含有：一含有一衬底材料的衬底(0S)；一通过异质外延生长在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料的热膨胀系数和/或晶格常数不同于所述衬底材料；所述半导体薄膜(0E)含有被多个器件区域(80)；至少一环绕所述多个器件区域(80)中一个器件区域的分隔区域(60)；一环绕所述多个器件区域(80)中所有器件区域的边界区域(70)；所述器件区域(80)内的半导体薄膜(28)、所述分隔区域(60)内的半导体薄膜(29)和所述边界区域(70)内的半导体薄膜(39)均不同。
附图说明
图1A-图1B分别是一种支持大电流之大尺寸单体晶体管的布局图及其沿U-U`的截面图（以往技术）。
图2A-图2B分别是一种图形化衬底的俯视图及其沿V-V`的截面图（以往技术）。
图3A-图3B分别是一种并联晶体管阵列晶圆的布局图及其沿W-W`的截面图。
图4A-图4B分别是一种并联晶体管阵列芯片的布局图及其沿X-X`的截面图。
图5是一种适合测试和避错的并联晶体管阵列的电路图。
图6A-图6B是对图5中并联晶体管阵列实施两种选择性键合的电路图。
图7A-图7B是对图5中并联晶体管阵列实施选择性切割前后的布局图。
图8A是一种具有自测试和自避错功能的并联晶体管阵列电路的电路图；图8B是其使用的一种控制电路。
图9A-图9B分别是一种支持大电压之大尺寸单体晶体管的布局图及其沿Y-Y`的截面图（以往技术）。
图10A-图10C分别是一种串联晶体管阵列在实施选择性连线之前的电路图、俯视图及其沿Z-Z`的截面图。
图11是一种绕过缺陷晶体管之串联晶体管阵列的电路图。
图12是图11中串联晶体管阵列之第一种实现方式的截面图。
图13A-图13B是图11中串联晶体管阵列之第二种实现方式中两个步骤的截面图。
图14A-图14B是图11中串联晶体管阵列之第三种实现方式中两个步骤的截面图。
图15A-图15B表示第一种硅衬底氮化镓在氮化镓薄膜形成前后的晶圆截面图。
图16A-图16B表示第二种硅衬底氮化镓在氮化镓薄膜形成前后的晶圆截面图。
图17A-图17B表示第三种硅衬底氮化镓在氮化镓薄膜形成前后的晶圆截面图。
图18A-图18B表示第四种硅衬底氮化镓在氮化镓薄膜形成前后的晶圆截面图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。
图中虚线显示的结构为下层结构，它一般被上层结构掩盖。为简便计，在所有俯视图（如图1A、图5、图6A、图7A-图7B、图9A和图10B）中，阻挡层15、25等未画出；在所有截面图（如图1B、图2B、图3B、图4B、图9B、图10C和图12-图18B中），缓冲层、中间层等薄膜未画出；在部分截面图（如图2B、图3B）中，沟槽11、21中的氮化镓薄膜未画出；在图3A中，仅画出了x方向上的相邻晶体管阵列，未画出y方向上的相邻晶体管阵列。
符号“/”表示“和”或“或”的关系。在本说明书中，“位于衬底中的电路”表示该电路的有源元件（如晶体管）位于衬底中；但该电路中连接有源元件的互连线可以位于在衬底上方。
具体实施方式
为了实现具有较高良品率/较好可靠性的大电流硅衬底氮化镓输出晶体管，本发明提出一种并联晶体管阵列。它将大尺寸输出晶体管分解成一含有多个并联的、小尺寸单体晶体管的晶体管阵列，每个小尺寸单体晶体管形成在一小尺寸单体氮化镓薄膜构成的器件区域中。对于缺陷晶体管，可通过切割其输出端的物理连接，或偏置其输入端使其进入断开模式，来实现对其禁用。同时，所有正常晶体管相互耦合并产生输出。图3A-图8B对并联晶体管阵列做详细描述。
图3A-图4B表示一种并联输出晶体管阵列20。图3A-图3B是采用氮化镓晶体管阵列20的晶圆100；图4A-图4B是采用氮化镓晶体管阵列20的芯片200。此处，芯片200从晶圆100中切割出。衬底0S具有一多重网状图形（参见图15A-图18B)，包括第一网状图形60和第二网状图形70。第一网状图形60将衬底0S分隔为多个器件区域80。每个器件区域80的表面连续光滑，它被分隔结构21环绕，相邻器件区域80被分隔结构21分隔。整个晶体管阵列20被边界结构31环绕。
与在图1A-图1B中的晶体管10比较，图3A-图3B中的晶体管20a-20d是小尺寸晶体管，而晶体管10是大尺寸晶体管。由于大尺寸晶体管10被分解为四个（2×2）并联的小尺寸晶体管20a-20d，小尺寸晶体管（如20a）的沟道宽度w大约是大尺寸晶体管10沟道宽度W的四分之一。由于它沟道宽度w较小、面积较小，小尺寸晶体管20a-20d含有缺陷23的可能性较低。注意到，边界结构31的宽度R大于分隔结构21的宽度S；器件区域80的宽度D一般大于分隔结构21和边界结构31的宽度S和R。
在制造过程中，首先在硅衬底0S上通过异质外延生成氮化镓薄膜0E，之后在氮化镓薄膜0E上形成阻挡膜0B。氮化镓薄膜0E含有四块单体氮化镓薄膜28a-28d。由于在异质外延生长之前，器件区域80的表面平整光滑，在其上生长的氮化镓薄膜28a-28d质量较好。单体氮化镓薄膜28a-28d分别是四个单体晶体管20a-20d的器件区域80。每个单体晶体管（如20a）含有相应的阻挡膜（如25a）、栅极（如22a）、源极（如24a）和漏极（如26a）。如果在单体晶体管20a中有一个缺陷23，该缺陷23只会影响该单体晶体管20a的性能，而不会影响其它单体晶体管20b-20d的性能。因此，可以通过禁用这些缺陷晶体管20a来保证整个输出晶体管阵列20的性能。
为了保证衬底利用率，分隔结构（如沟槽21）最好具有较小的宽度S，一般从几微米到几十微米，这样它不至于占用太大的芯片面积。在异质外延生长时，氮化镓薄膜28a、28b会从沟槽21的两边横向生长并合并（coalesce），这时在沟槽21中也会形成一层氮化镓薄膜29（图3B）。由于生长在沟槽21中，该层氮化镓薄膜29比生长在器件区域80中的氮化镓薄膜28质量较差。由于拉伸应力可以通过该层氮化镓薄膜29传播，沟槽21只能部分释放拉伸应力。
为了有效释放拉伸应力，边界结构（如沟槽31）最好具有较大宽度D，一般从几十微米到几百微米。即使氮化镓薄膜28b、28a`存在横向生长，它们也不会接触合并。因此，在沟槽31的部分区域上没有氮化镓薄膜，这样能人为引入裂痕。人为引入的裂痕可有效地释放拉伸应力。为了避免占用芯片面积，沟槽31最好与晶圆的划片道基本重合。由于划片道在晶圆上必须存在、且其宽度在数十微米到数百微米之间，它适合用作边界结构。
在对晶体管阵列晶圆100进行划片切割后，晶体管阵列20形成芯片200（图4A）。介于晶体管阵列20与芯片200边缘之间的区域为边缘区域31`。边缘区域31`的宽度R`最好大于沟槽21的宽度S，其上至少部分区域最好不含有氮化镓薄膜（图4B）。
图5表示一种适合测试和避错的并联晶体管阵列20。它包括四个晶体管20a-20d，它们的栅极分别为22a-22d，源极为24a-24d，漏极为26a-26d。在该实施例中，所有晶体管20a-20d的源极24a-24d均连接到一源极共同测试垫（test pad）24，所有晶体管20a-20d的栅极22a-22d均连接到一栅极共同测试垫22；但是晶体管20a-20d的漏极26a-26d分别连接到各自的漏极测试垫上。在其它实施例中，所有漏极26a-26d均连接到一漏极共同测试垫；但栅极22a-22d分别连接到各自的栅极测试垫上。
在完成这些连接后，需要对晶体管阵列20进行测试和避错。该过程可以在封装层面通过选择性键合（selective bonding）来实施（图6A-图6B），也可以在晶圆层面通过选择性切割（selective cutting）来实施（图7A-图7B）。
图6A-图6B披露两种对图5中并联晶体管阵列20进行选择性键合的实施例。在这些实施例中，晶体管阵列20已经被切割成阵列芯片200。在封装前，对芯片200进行芯片级测试。在图6A的实施例中，测试后发现所有晶体管20a-20d均为正常晶体管。故在封装时，所有晶体管20a-20d的漏极26a-26d都通过键合线（bond wire）27a-27d（此处共四根）与漏引脚26耦合。因此，所有（四个）晶体管20a-20d均输出。
在图6B的实施例中，测试后发现晶体管20a为缺陷晶体管（由符号“X”表示），晶体管20b-20d为正常晶体管。在封装时，只有晶体管20b-20d的漏极26b-26d通过键合线27b-27d（此处共三根）与漏引脚26耦合，故只有部分（三个）晶体管20b-20d输出。相应地，图6B中晶体管阵列20的电流驱动力（current drive）小于图6A。图6A和图6B中的晶体管阵列20可根据其电流驱动力进行分类（sort）。
图7A-图7B披露一种对图5中并联晶体管阵列20进行选择性切割的实施例。它对应于晶体管20a为缺陷晶体管的情形。在形成第一金属层1M（包括栅极22、源极24和漏极26，参见图3B、图4B）之后、以及在形成第二金属层的互连线27（参见图7A）之前，对晶体管阵列20进行晶圆测试。在该过程中，探针卡中的探针与栅极共同测试垫22、源极共同测试垫24、以及每个晶体管20a-20d的漏极26a-26d分别耦合。然后，将源极共同测试垫24置地，在栅极共同测试垫22上加一个测试电压。接着，分别测量每个单体晶体管（如20a）漏极（如26a）上的电流。如果一个单体晶体管20a的电流异常，该单体晶体管20a被标注为缺陷晶体管。
在晶圆测试完毕后，继续后端工艺，以形成互连线27。互连线27将栅极22a-22d、源极24a-24d及漏极26a-26d分别连接。为了简明起见，图7A仅画出了连接漏极26a-26d的互连线27，它通过通道孔27v与漏极26a-26d耦合。在后端工艺刚完成时，互连线27与所有晶体管20a-20d的漏极26a-26d耦合。图7B画出了选择性切割后的互连线27。对于缺陷晶体管20a，一激光束将与其耦合的互连线27切断，形成缺口27G。这可以避免缺陷晶体管20a对晶体管阵列20的整体性能产生不良影响。
在晶体管阵列20的使用过程中，个别晶体管难免会因为老化导致失效。为了提高晶体管阵列20的可靠性、延长晶体管阵列20的寿命，图8A-图8B披露了一种具有自测试和自避错功能的并联晶体管阵列电路（简称为“阵列电路”）20。它含有四个单体晶体管20a-20d。所有晶体管20a-20d的源极24a-24d都与源极接触垫24连接，漏极26a-26d都与源极接触垫26连接（图8A）。每个晶体管（如20a）的栅极（如22a）电压分别由一控制电路（如36a）控制。该阵列电路20还含有一解码器30和一测试端34。解码器30的输入30a、30b是晶体管阵列20的地址。
控制电路36a含有至少一存储器35a。它存储相应晶体管20a的状态：“1”表示缺陷晶体管，“0”表示无缺陷（图8B）。存储器35a最好是一非易失存储器，如一次编程只读存储器（OTP）和多次编程存储器（MTP）。非易失存储器的例子包括熔丝（fuse）、反熔丝（antifuse）和闪存等。注意到，解码器30及控制电路36a-36d可以集成于阵列芯片200内，也可以位于阵列芯片200外。
每隔一段时间要对阵列电路20进行一次自测试。在该过程中，首先将测试信号34置高，然后设置解码器30的输入30a、30b使选中晶体管（如20a）的栅极置高，其它晶体管（如20d-20d）的栅极均置低。通过测量漏极接触垫26和源极接触垫24之间的电阻，可以决定该晶体管20a的状态。如果测量的电阻符合规格，该晶体管20a为“正常”；否则为“缺陷”。最后，测试结果被写入存储器35a等。
在自测试后马上需要进行自避错，即对发现的缺陷晶体管进行禁用，使其不能输出。这时，测试信号34置低，从每个存储器（如35a）中读取信息。如果是“1”（缺陷晶体管），则栅极电压（如38a）置低，晶体管（如20a）不输出；如果是“0”（正常晶体管），则栅电压（如38b-38d）置高，晶体管（如20b-20d）输出。阵列电路20的总输出26是所有正常晶体管20b-20d输出26b-26d之和。注意到，上述实施例是以增强型晶体管（即平时为断开状态）为例描述的，其精神可以很容易地推广到耗尽型晶体管（即平时为导通状态）。
对于上述阵列电路20来说，可对单体晶体管的数量进行冗余设计。比如说，虽然一个10×10的晶体管阵列20可以满足产品要求；但在实际产品设计中，可以设计一个10×11的晶体管阵列20。10%的冗余度能极大提高阵列电路20的可靠性。一旦在使用过程中某个单体晶体管由于老化导致失效，禁用该晶体管就不会影响阵列电路20的整体性能，故能延长阵列电路20的使用寿命。
为了实现具有较高良品率和/或较好可靠性的大电压硅衬底氮化镓晶体管，本发明还提出一种串联晶体管阵列。它将大尺寸输出晶体管分解成一含有多个串联的、小尺寸单体晶体管的晶体管阵列，每个小尺寸单体晶体管形成在一小尺寸单体氮化镓薄膜构成的器件区域中。对于缺陷晶体管，可通过短接其源极和漏极来绕过该缺陷晶体管，从而实现对其禁用。同时，正常晶体管正常输出。图10A-图14B对串联晶体管阵列做详细描述。
图10A-图10C表示一种在实施选择性连线（selective wiring）之前的串联输出晶体管阵列20。该输出晶体管阵列20含有四个串联的小尺寸晶体管20a-20d（图10A）。每个晶体管（如20a）含有栅极（如22a）、源极（如24a）和漏极（如26a）。所有的栅极22a-22d都与一共同栅极22耦合。第一晶体管20a的源极24a与第二晶体管20b的漏极26b通过第一金属层1M中的互连线27b耦合，第二晶体管20b的源极24b与第三晶体管20c的漏极26c通过互连线27c耦合，第三晶体管20c的源极24c与第四晶体管20d的漏极26d通过互连线27d耦合等等（图10B-图10C）。其工艺流程与图3A-图3B中的并联输出晶体管阵列20类似，在此不再赘述。为简便计，在图10C中的边界区域31未画出。
与在图9A-图9B中的晶体管10比较，图10B-图10C中的晶体管20a-20d是小尺寸晶体管，而晶体管10是大尺寸晶体管。由于大尺寸晶体管10被分解为四个串联的小尺寸晶体管20a-20d，小尺寸晶体管（如20a）的沟道长度l大约是大尺寸晶体管10沟道长度L的四分之一。由于它沟道长度l较小、面积较小，小尺寸晶体管20a-20d含有缺陷23的可能性较低。对于熟悉本专业的人士来说，除了在沟道长度（即x方向）上对大尺寸晶体管10进行分解，还可以在沟道宽度（即y方向）上对大尺寸晶体管10进行分解（类似图3A-图3B的实施例）。相应地，大尺寸晶体管10（沟道长度L、沟道宽度W）可以分解为一个小尺寸晶体管阵列，每个小尺寸晶体管都具有较小的沟道长度l和较小的沟道宽度w。
在图11-图14B的实施例中，串联晶体管阵列20中的晶体管20a为缺陷晶体管，其它晶体管20b-20d为正常晶体管。为了避免缺陷晶体管20a影响晶体管阵列20的整体功能，需要通过绕过（bypass）缺陷晶体管20a来实现对其禁用。
如图11所示，连接线27b将缺陷晶体管20a的漏极26a和源极24a直接耦合，使缺陷晶体管20a禁用。这样，串联晶体管阵列20能正常工作。此外，还可以将缺陷晶体管20a的栅极22a与共同栅极22耦合的连接线27c切割。
在选择性连线后，图11的产品规格变低。比如说，如果没有缺陷晶体管20a，串联晶体管阵列20（含四个正常晶体管20a-20d）能承担100V的工作电压；由于有缺陷晶体管20a，串联晶体管阵列20（含三个正常晶体管20b-20d）只能承担75V的工作电压。
图12-图14B披露了多种选择性连线的实施例。其中，图12的实施例采用选择性键合；图13A-图13B的实施例采用选择性淀积；图14A-图14B的实施例采用选择性切割。
图12表示图11中串联晶体管阵列20的第一种实现方式。在该实施例中，金属层1M类似图10C中的金属层1M，所有晶体管20a-20d都串联在一起。为了避免因为缺陷23导致整个晶体管阵列20失效，键合线32将互连线27a和27b耦合起来。因为缺陷晶体管20a被绕过禁用，串联晶体管阵列20能正常工作。
图13A-图13B表示图11中串联晶体管阵列的第二种实现方式。在选择性淀积之前，金属层1M中形成的互连线27a-27d（图13A）类似图10C中的互连线27a-27d。这时，所有晶体管20a-20d串联在一起。为了避免因为缺陷23导致整个晶体管阵列20失效，通过聚焦粒子束（focused ion beam，简称为FIB）在缺口32G处选择性地淀积金属，从而将互连线27a和27b耦合（图13B）。因为缺陷晶体管20a被绕过禁用，串联晶体管阵列20能正常工作。
图14A-图14B表示图11中串联晶体管阵列的第三种实现方式。在选择性切割之前，金属层1M形成的互连线32W将所有晶体管20a-20d的源极24a-24d和漏极26a-26d均短接起来（图14A）。为了避免因为缺陷23导致整个晶体管阵列20失效，通过聚焦粒子束（focusedion beam，简称为FIB）或激光切割在位置33b-33d处将互连线32W切割，从而形成所需的互连线27c、27d、以及耦合互连线32（图14B）。因为缺陷晶体管20a被绕过禁用，串联晶体管阵列20能正常工作。
为了提高输出晶体管阵列的产量，本发明还提出一种多重图形化衬底，它含有至少两种网状图形：第一网状图形60环绕每个单体晶体管（如20a）并分隔相邻单体晶体管（如20a、20b），第二网状图形70环绕整个晶体管阵列20（图3A）。第一网状图形60采用较窄S的分隔结构21，它能部分释放拉伸应力，同时保证衬底利用率。第二网状图形70采用较宽R的边界结构31，它能较有效地释放拉伸应力。第二网状图形70最好与晶圆的划片道重合。这样，虽然第二网状图形70采用较宽R的分隔结构31，但它不会浪费芯片面积，仍能保证衬底利用率以及输出晶体管阵列的产量。图15A-图18B披露了各种多重图形化衬底。其中，图15A-图16B的实施例采用凹陷结构（concave）；图17A-图17B中的实施例采用凸起结构（convex）；图18A-图18B的实施例采用平面结构。
对于图15A-图15B的实施例，在器件区域80中，衬底表面48连续光滑；在分隔区域60中，凹陷结构为第一沟槽21，其宽度为S；在边界区域70中，凹陷结构为第二沟槽31，其宽度为R（图15A）。在异质外延生长过程中，采用如MOCVD等方法淀积一层氮化镓薄膜28。氮化镓薄膜28的厚度为t，它满足如下条件：S<2t<R。在异质外延完成后，第一沟槽21被氮化镓薄膜29填满；但第二沟槽31未被氮化镓薄膜39填满。
在本说明书中，氮化镓薄膜的底界面是开始进行异质外延生长时暴露的表面。由于它是异质外延开始生长时的表面，该底界面对形成的氮化镓薄膜的质量起关键作用。在该实施例中，氮化镓薄膜28、29、39的底界面48、41、51各不相同：底界面48与底界面41、51处于不同的物理层面；底界面41和51的物理宽度不同。因此，氮化镓薄膜28、29、39具有不同特性：氮化镓薄膜28具有最低的缺陷密度，它适合形成晶体管；氮化镓薄膜29具有一定缺陷密度，它能部分释放拉伸应力；氮化镓薄膜39缺陷密度最大，它更容易产生裂痕，释放拉伸应力（图15B）。
图16A-图16B与图15A-图15B类似，它们均采用沟槽作为分隔结构21和边界结构31。唯一的差别是其深度的d1不同于第二沟槽31的深度d2（图16A）。在该实施例中，氮化镓薄膜29的底界面31与氮化镓薄膜39的底界面51之间的差别更大（相对于图15A-图15B的实施例）。较深的第二沟槽31深度d2是氮化镓薄膜39更容易产生裂痕，以释放拉伸应力（图16B）。
图17A-图17B的实施例中的分隔结构21为第一凸起，边界结构为第二凸起31。凸起21、31含有氧化硅、氮化硅等非外延材料（图17A）。在该实施例中，氮化镓薄膜28的外延生长为选择性外延，即它仅在器件区域80的衬底表面48上生长，而不在凸起21和31的表面41和51上生长。注意到，由于氮化镓薄膜28的横向生长，凸起21和31上会形成部分氮化镓薄膜29和39。对于第一凸起21来说，由于其宽度S较小，横向生长的氮化镓薄膜29在其上会合。对于第二凸起31来说，由于其宽度R较大，横向生长的氮化镓薄膜39没有在其上会合，故人为形成裂痕，可释放拉伸应力（图17B）。有关该实施例的具体细节可参考美国专利US 7,915,747B2（发明人：Matsushita，授权日：2011年3月29日）。
图18A-图18B的实施例采用了一种平面结构。分隔结构21和边界结构31含有氧化硅、氮化硅等非外延材料，其顶表面与衬底的顶表面齐平（图18A）。在该实施例中，氮化镓薄膜28的外延生长为选择性外延，即氮化镓薄膜28仅在器件区域80的衬底表面48上生长，而不在分隔结构21和边界结构31的表面上生长。注意到，由于氮化镓薄膜28的横向生长，分隔结构21和边界结构31上会形成部分氮化镓薄膜29、39。对于分隔结构21来说，由于其宽度S较小，横向生长的氮化镓薄膜29在其上会合。对于边界结构31来说，由于其宽度R较大，横向生长的氮化镓薄膜39没有在其上会合，故人为形成裂痕，可释放拉伸应力（图18B）。
本发明虽然以硅衬底和氮化镓薄膜作为例子，对于熟悉本领域的人士来说，本发明中的衬底可以推广到多种衬底材料，包括半导体材料、绝缘体材料或金属材料，如硅、蓝宝石、碳化硅、砷化钾等。薄膜也可以推广到各种半导体材料，如GaN、GaAs、AlGaAs、GaAsP、AlGaInP、GaP、ZnSe、InGaN、AlGaN、AlN等。本发明中的晶体管可以是MOSFET、MESFET、MISFET、HEMT等晶体管。本发明还可以推广到其它半导体输出器件中。一个重要的例子是二极管，如发光二极管、光电二极管、太阳能电池等。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (10)

1.一种异质外延输出器件阵列(20)，其特征在于含有：
一含有一衬底材料的衬底(0S)；
一通过异质外延生长在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料的热膨胀系数和/或晶格常数不同于所述衬底材料；所述半导体薄膜(0E)含有被至少一分隔区域(60)分隔的第一、第二和第三器件区域(80)，所述第一、第二和第三器件区域(80)内半导体薄膜(28)的缺陷密度低于所述分隔区域(60)内的半导体薄膜(29)；
分别形成在所述第一、第二和第三器件区域(80)中的第一、第二和第三半导体输出器件(20a,20b,20c)，所述第一半导体输出器件(20a)为一缺陷半导体输出器件且被禁用，所述第二和第三半导体输出器件(20b,20c)为正常半导体输出器件且相互耦合。
2.一种异质外延输出器件阵列(20)，其特征在于含有：
一含有一衬底材料的衬底(0S)；
一通过异质外延生长在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料的热膨胀系数和/或晶格常数不同于所述衬底材料；所述半导体薄膜(0E)含有被一分隔区域(60)分隔的多个器件区域(80)，所述多个器件区域(80)内半导体薄膜(28)的缺陷密度低于所述分隔区域(60)内的半导体薄膜(29)；
形成在所述多个器件区域(80)中的多个半导体输出器件(20a-20d)，所述多个半导体输出器件(20a-20d)中的缺陷半导体输出器件(20a)被禁用、正常半导体输出器件(20b-20d)相互耦合。
3.根据权利要求1-2任一项所述的器件阵列(20)，其特征还在于含有：一环绕所述器件阵列(20)的边界区域(70)，所述边界区域(70)的宽度(R)大于所述分隔区域(60)的宽度(S)。
4.根据权利要求1-2任一项所述的器件阵列(20)，其特征还在于：所述正常半导体输出器件(20b-20d)并联耦合。
5.根据权利要求1-2任一项所述的器件阵列(20)，其特征还在于：所述正常半导体输出器件(20b-20d)串联耦合。
6.根据权利要求1-2任一项所述的器件阵列(20)，其特征还在于：所述缺陷半导体输出器件(20a)不与所述正常半导体输出器件(20b-20d)耦合。
7.根据权利要求1-2任一项所述的器件阵列(20)，其特征还在于：所述缺陷半导体输出器件(20a)的至少两个端口被短接。
8.根据权利要求1-2任一项所述的器件阵列(20)，其特征还在于含有：至少一存储器，所述存储器存储所述半导体输出器件的至少一测试数据。
9.一种异质外延半导体器件(20)，其特征在于含有：
一含有一衬底材料的衬底(0S)；
一通过异质外延生长在所述衬底(0S)上、含有一半导体材料的半导体薄膜(0E)，所述半导体材料的热膨胀系数和/或晶格常数不同于所述衬底材料；所述半导体薄膜(0E)含有多个器件区域(80)；
至少一环绕所述多个器件区域(80)中一个器件区域的分隔区域(60)；
一环绕所述多个器件区域(80)中所有器件区域的边界区域(70)；
所述器件区域(80)内半导体薄膜(28)的缺陷密度低于所述分隔区域(60)内的半导体薄膜(29)和所述边界区域(70)内的半导体薄膜(39)。
10.根据权利要求9所述的器件(20)，其特征还在于具有以下A)-D)特征中的至少一种：
A)所述边界区域(70)的宽度(R)大于所述分隔区域(60)的宽度(S)；
B)所述边界区域(70)内半导体薄膜(39)的底界面(51)不同于所述器件区域(80)内半导体薄膜(28)的底界面(48)；
C)所述边界区域(70)内半导体薄膜(39)的底界面(51)不同于所述分隔区域(60)内半导体薄膜(29)的底界面(41)；
D)所述边界区域(70)的至少部分区域内不含有所述半导体薄膜(0E)。
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