CN101897000A - 半导体基板、半导体基板的制造方法以及电子器件 - Google Patents

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Abstract

本发明使用廉价而且散热性优良的Si基板，获得质量良好的GaAs系的结晶薄膜。本发明提供具有Si基板；在基板上结晶生长，且形成为孤立的岛状的Ge层；以及在Ge层上结晶生长的功能层的半导体基板。所述Ge层形成为岛状，所述岛状的大小不超过进行退火时在所述退火的温度及时间内结晶缺陷所移动的距离的2倍。所述Ge层形成为岛状，所述岛状的大小满足进行退火时在所述退火的温度下所述Ge层与所述Si基板之间的热膨胀系数的差异所产生的应力不会导致剥离发生的条件。

Description

半导体基板、半导体基板的制造方法以及电子器件
【技术领域】
本发明涉及半导体基板、半导体基板的制造方法及电子器件。本发明尤其涉及在廉价的硅基板上形成结晶性优异的结晶薄膜的半导体基板、半导体基板的制造方法及电子器件。
【背景技术】
在GaAs系等的化合物半导体装置中，利用异质结开发各种高功能电子器件。而对于高功能电子器件而言，由于结晶性的好坏会影响器件的特性，因而谋求质量良好的结晶薄膜。在GaAs系器件的薄膜结晶生长中，根据在异质界面的晶格匹配等的要求，选择GaAs或者与GaAs的晶格常数极为接近的Ge等作为基板。
另外，在非专利文献1中，记载了在Si基板上形成高质量的外延生长层(以下，也称之为Ge外延层)的技术。该技术中，记载了在Si基板上限定区域形成了外延生长层之后，对外延层实施循环热退火，使平均位错密度成为2.3×106cm-2。
【非专利文献1】Hsin-Chiao Luan et.al.，“High-quality Ge epilayers onSi with low threading-dislocation densities”，APPLIED PHYSICS LETTERS，VOLUME 75，NUMBER 19，8NOVEMBER 1999.
在制造GaAs系的电子器件时，考虑到晶格匹配，如上所述选择能够使GaAs基板或Ge基板等的可与GaAs晶格匹配的基板。可是，GaAs基板或Ge基板等的与GaAs晶格匹配的基板价格昂贵，会使器件的成本上升。另外，这些基板的散热特性不充分，为了具有散热设计，有时要抑制器件的形成密度。或则可能具有要在散热管理可能的范围内使用器件等的限制。因而，需要一种廉价且能使用散热特性出色的Si基板制造的具有质量良好的GaAs系的结晶薄膜的半导体基板。因此，在本发明的1个方面中，以提供能够解决上述课题“半导体基板、半导体基板的制造方法及电子器件”为目的。该目的由权力要求的独立项记载的特征组合而达成。另外从属权力要求限定了本发明的更有利的具体例。
【发明内容】
为了解决上述课题，在本发明的第1方案中，提供一种半导体基板，该基板具有：Si基板；在基板上结晶生长，且形成为孤立的岛状的Ge层；以及在Ge层上结晶生长的功能层。在第1方案中，所述Ge层形成为岛状，所述岛状的大小不超过进行退火时在所述退火的温度及时间内结晶缺陷所移动的距离的2倍。或是，所述Ge层形成为岛状，所述岛状的大小满足进行退火时在所述退火的温度下所述Ge层与所述Si基板之间的热膨胀系数的差异所产生的应力不会导致缺陷发生的条件。或是，Ge层可以形成为面积在1mm2以下的岛状。上述的Ge层可以在结晶缺陷能移动的温度及时间内进行退火而形成，退火处理可以反复进行多次。
在上述的第1方案中，还可以在Ge层和功能层之间具有以500℃以下的温度而形成的GaAs层。Ge层的与功能层相对置的面，可以用含P的气体进行表面处理。功能层可为与Ge晶格匹配或准晶格匹配的3-5族化合物层或是2-6族化合物层，比如功能层可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，含Al、Ga、In中的至少1种，作为5族元素，包含N、P、As、Sb中的至少1种。
在本发明的第2方案中，提供一种半导体基板，其具有Si基板；在上述基板上相互隔开而形成的多个Ge层；和形成在上述多个Ge层的各层上的功能层。
在上述半导体基板中，上述功能层可以与上述多个Ge层的各层晶格匹配或准晶格匹配。在上述半导体基板中，上述多个Ge层的各层可以在含有氢的气氛中进行退火。在上述半导体基板中，在上述多个Ge层的各层与上述功能层之间，还可以具备以600℃以下的温度形成的GaAs层。在上述半导体基板中，可以用含P的气体对上述多个Ge层的各层与上述功能层对置的面进行表面处理。在上述半导体基板中，上述功能层可以是3-5族化合物层或是2-6族化合物层。
在上述半导体基板中，上述功能层是3-5族化合物层，作为3族元素可含有从由Al、Ga及In构成的组选择的1种以上的元素，作为5族元素，可以从由N、P、As及Sb构成的组选择的1种以上的元素。在上述半导体基板中，上述功能层的算术平均粗糙度可以是0.02μm以下。
在上述半导体基板中，上述多个Ge层的各上表面的面积可以是1mm2以下。在上述半导体基板中，上述多个Ge层的各上表面的面积可以是1600μm2以下。在上述半导体基板中，上述多个Ge层的各上表面的面积可以是900μm2以下。在上述半导体基板中，上述多个Ge层的各上表面是长方形，上述长方形的长边可以是80μm以下。在上述半导体基板中，上述多个Ge层的各上表面是长方形，上述长方形的长边可以是40μm以下。
在上述半导体基板中，上述基板的主面是(100)面，上述多个Ge层的各上表面是正方形或长方形，上述正方形或上述长方形的至少1边的方向，可以与从由上述主面的<010>方向、<0-10>方向、<001>方向及<00-1>方向组成的组中选择的任何一个方向实质上平行。在上述半导体基板中，上述基板的主面是(111)面，上述多个Ge层的各个上表面是六边形，上述六边形的至少1边的方向可以与从由上述主面的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向构成的组中选择的任何一个方向实质上平行。另外，关于表示结晶的面或方向的米勒指数(Millerindex)，当指数为负的时候一般是在数字上面加上横杠来标示。但在本说明书中，为了方便起见，当指数为负的时候用负数标示。例如，单位晶格的a轴、b轴及c轴的各轴与1、-2及3相交的面标示为(1-23)面。表示方向的米勒指数也同样。
本发明的第3方案提供半导体基板的制造方法，该方法包括以下步骤：在Si的基板上使Ge层结晶生长的步骤；使Ge层形成图案，形成孤立的岛状的Ge层的步骤；以及在岛状的Ge层上结晶生长功能层的步骤。在第3方案中，还可以包括以结晶缺陷能够移动的温度及时间对岛状的Ge层进行退火的步骤，也可以包括重复多次退火的步骤。
在本发明的第4方案中，提供半导体基板的制造方法，该方法包括在Si的基板上形成相互隔开的多个Ge层的步骤和在上述多个Ge层的各层上形成功能层的步骤。在上述半导体基板中，可以在形成上述功能层的步骤中，使上述多个Ge层的各层与上述功能层晶格匹配或准晶格匹配。
在上述半导体基板中，可以还包括以能够使结晶缺陷移动的温度及时间对上述多个Ge层的各层进行退火的步骤。在上述半导体基板的上述退火的步骤中，可以在680℃以上且不足900℃的温度下对上述多个Ge层的各层进行退火。对于上述半导体基板的上述退火的步骤中，可以在含有氢的气氛中对上述多个Ge层的各层进行退火。在上述半导体基板中，可以包括多个上述退火的步骤。
在上述半导体基板中，在形成了上述多个Ge层的各层之后，直至形成上述功能层为止的期间，还包括以600℃以下的温度形成GaAs层的步骤。在上述半导体基板中，在形成了上述多个Ge层的各层之后，直至形成上述功能层为止的期间，还包括由含P的气体对上述多个Ge层的各个表面进行表面处理的步骤。在上述半导体基板中，上述功能层是3-5族化合物层，作为3族元素，含有从由Al、Ga及In构成的组中选择的1种以上的元素，作为5族元素，含有从由N、P、As及Sb构成的组中选择的1种以上的元素，形成上述功能层的步骤中，可以以1nm/min以上300nm/min以下的生长速度使上述功能层结晶生长。
在本发明的第5方案中，提供一种电子器件，其具有：Si基板；在基板上结晶生长，且形成为孤立的岛状的Ge层；在Ge层上结晶生长的功能层；以及形成在功能层上的电子元件。在第5方案中，电子元件可以是异质外延结双极型晶体管，可以在每个岛状的Ge层上各形成一个电子元件。电子元件可以相互连接，电子元件可以并联连接。可以在基板上形成多个岛状的Ge层，多个岛状的Ge层可以等间隔配置。
在本发明的第6方案中，提供一种电子器件，该电子器件含有：Si的基板；在上述基板上，相互隔开地形成的多个Ge层；在上述多个Ge层的各层上形成的功能层和在上述功能层上形成的电子元件。在上述电子器件中，上述功能层可以与上述多个Ge层的各层晶格匹配或准晶格匹配。在上述电子器件中，上述电子元件可以在每个上述Ge层各形成一个。在上述电子器件中，上述多个Ge层的各层可以等间隔地配置。
在上述电子器件中，上述电子元件可以是异质外延结双极型晶体管。在上述电子器件中，上述电子元件可以相互连接。在上述电子器件中，上述电子元件可以并联连接。
【附图说明】
【图1】表示本实施方案的半导体基板101的平面例。
【图2】表示形成在岛状的Ge层120上的HBT和半导体基板101的剖面例。
【图3】表示半导体基板101在制造过程的剖面例。
【图4】表示半导体基板101在制造过程的剖面例。
【图5】表示半导体基板101在制造过程的剖面例。
【图6】表示半导体基板101在制造过程的剖面例。
【图7】表示其他的实施方案的半导体基板201的剖面例。
【图8】表示半导体基板201在制造过程的剖面例。
【图9】表示未进行退火处理的Ge层的剖面形状。
【图10】表示以700℃进行退火处理的Ge层的剖面形状。
【图11】表示以800℃进行退火处理的Ge层的剖面形状。
【图12】表示以850℃进行退火处理的Ge层的剖面形状。
【图13】表示以900℃进行退火处理的Ge层的剖面形状。
【图14】表示在具有与Si晶片的<010>方向平行的边的开口内部形成的GaAs结晶的电子显微镜照片。
【图15】表示在具有与Si晶片的<010>方向平行的边的开口内部形成的GaAs结晶的电子显微镜照片。
【图16】表示在具有与Si晶片的<011>方向平行的边的开口内部形成的GaAs结晶的电子显微镜照片。
【图17】表示在开口内部形成的GaAs结晶的膜厚。
【图18】表示HBT元件的电特性与Ge层上表面的面积之间的关系。
【图19】表示HBT元件的激光显微镜像。
【图20】表示含3个HBT元件的电子元件的激光显微镜像。
【符号说明】
101半导体基板，102Si晶片，108集电极，110发射电极，112基电极，120Ge层，124元件形成层，125附生层，201半导体基板，202Ge层
【具体实施方式】
以下，通过发明的实施方案对本发明的一个方面进行说明。以下的实施方案并不限定权力要求的范围。在实施方案中说明的特征组合并非全部为本发明所必须。图1表示本实施方案的半导体基板101的平面例。本实施方案的半导体基板101中，在Si晶片102上具有岛状的Ge层120。岛状的Ge层120构成形成元件的元件形成区域。如图所示，在Si晶片102表面形成多个岛状的Ge层120，并以等间隔配置。
在本实施方案的半导体基板101中，图1表示在岛状的Ge层120上形成HBT(异质外延结双极型晶体管)作为电子元件的例子。另外，作为HBT而例示的电子元件，可以在每一个岛状的Ge层120上各形成一个。电子元件可以相互连接，还可以并联连接。
Si晶片102可以是Si基板的一个例子。Si晶片102可利用市售的Si晶片。
另外，Si晶片102可以是不含杂质的高电阻Si晶片，也可以是含有p型或n型杂质的中电阻或是低电阻的Si晶片。Ge层120可以不含杂质的Ge，也可以含p型或n型的杂质。Si晶片102表面可以是基板的主面的一个例子。
图2表示在岛状的Ge层120上形成的HBT和半导体基板101的剖面例。半导体基板101具有Si晶片102、Ge层120和元件形成层124。在元件形成层124形成HBT作为电子元件。另外，作为在元件形成层124上形成的电子元件，本实施方案中例示了HBT，但并不限定于此。比如，可以形成发光二极管、HEMT(高电子移动率晶体管)、太阳电池、薄膜传感器等的电子元件。
在元件形成层124的表面，分别形成HBT的集电极台面(Collectormesa)、发射极台面(Emitter mesa)及基极台面(Base mesa)。在集电极台面、发射极台面及基极台面的表面经由接触孔(contact hole)而形成集电极电极108、发射极电极110及基极电极112。在元件形成层124上包含HBT的集电极层、发射极层及基极层。
作为集极层，可以例示从基板方向依次将载流子浓度3.0×1018cm-3、膜厚500nm的n+GaAs层，与载流子浓度1.0×1016cm-3、膜厚500nm的n-GaAs层进行层叠的层叠膜。作为基极层，可以例示载流子浓度5.0×1019cm-3、膜厚50nm的p-GaAs层。作为发射极层，能例示从基板方向将载流子浓度3.0×1017cm-3、膜厚30nm的n-InGaP层和载流子浓度3.0×1018cm-3、膜厚100nm的n+GaAs层和载流子浓度1.0×1019cm-3、膜厚100nm的n+InGaAs层依次层叠得到的层叠膜。
Si晶片102可以如前所述。Ge层120在Si晶片102上形成孤立的岛状。Ge层120在Si晶片102上结晶生长而形成。作为结晶生长的一个例子可以例举外延层。所述Ge层120形成为岛状，所述岛状的大小不超过进行退火时在所述退火的温度及时间内结晶缺陷所移动的距离的2倍。
同时，所述Ge层120形成为岛状，所述岛状的大小满足进行退火时在所述退火的温度下所述Ge层与所述作为基板的Si晶片102之间的热膨胀系数的差异所产生的应力不会导致缺陷发生的条件。Ge层120可以形成为1个岛状的Ge层120的上表面的面积为1mm2以下、优选不足0.25mm2的岛状。Ge层120能够以结晶缺陷可移动的温度及时间进行退火，退火可以重复多次。
当在Si晶片102上形成多个Ge层120时，该多个Ge层120可以在Si晶片102上相互隔开而形成。多个Ge层120的各层相互间以等间隔配置。并且，在本说明书中，所谓的Ge层120“上表面”意思是指与Ge层120基板侧的面相反一侧的面。比如，当Ge层120与Si晶片102的表面接触时，将Ge层120的与Si晶片102的表面接触的侧面称之为下表面，将与该下表面相反侧的面称之为上表面。同时，有时还称Ge层120上表面的形状为上表面形状。
多个Ge层120的各上表面的面积为1mm2以下，优选不足0.25mm2。上述面积可以是0.01mm2以下，优选是1600μm2以下，更优选可以是900μm2以下。在上述面积为0.01mm2以下时，与上述面积超过0.01mm2的情况比较，能够缩短对Ge层120进行退火处理所需要的时间。同时，当功能层和基板的热膨胀系数的差异大的时候，容易因为热退火处理而在功能层产生局部性的翘曲。而即使是这样的情况，也可以通过把上述面积作成0.01mm2以下，而得以抑制由于该翘曲而在功能层上产生结晶缺陷。
当各层Ge层120的上表面的面积为1600μm2以下时，利用在Ge层120上表面形成的功能层，能够制造高性能的电子器件。当上述面积为900μm2以下时，能够成品率良好地制造上述电子器件。
另一方面，各层Ge层120的上表面的面积可以是25μm2以上。如果上述面积比25μm2小，则在各层Ge层120上使结晶外延生长时，该结晶的生长速度变得不稳定，形状上也容易产生不整齐。此外，如果再加上上述面积比25μm2小的话，则存在装置加工困难、成品率降低、不利于工业性制造的问题。
在各层Ge层120的上表面形状为正方形或长方形时，该上表面形状的一边的长度可以是100μm以下，优选是80μm以下，更优选是40μm以下，是30μm以下更好。另外，在上述表面形状为长方形时，上述一边的长度可以是长边的长度。
在上述表面形状的一边长度为100μm以下时，与上述表面形状的一边的长度大于100μm的情况相比较，能缩短对Ge层120进行退火处理所需要的时间。同时，即使是功能层和基板的热膨胀系数的差大的情况下，也能抑制在功能层产生结晶缺陷。
当上述表面形状的一边的长度为80μm以下时，使用在各层Ge层120上形成的功能层，可形成高功能的电子器件。当上述表面形状的一边的长度为40μm以下时，能够高成品率地制造上述电子器件。
Ge层120比如可以用CVD法或MBE法(分子射线外延生长法)形成。原料气体可以是GeH4。Ge层120可以在0.1Pa以上100Pa以下的压力下，通过CVD法来形成。Ge层120可以在具有含卤元素的气体的原料气体的气氛中，用CVD法形成。含有卤元素的气体可以是氯化氢气体或是氯气。Ge层120可以通过在Si晶片102表面形成Ge膜，然后将该Ge膜图案化而形成。上述Ge膜，可以用上述的方法形成。
在Ge层120的上表面形状为多边形的情况下，该多边形的至少1边的方向可与基板的主面的结晶学面方位的1个面方位实质上平行。在这里的「实质上平行」包括上述多边形的一边的方向与基板的结晶学的面方位的1个面方位从平行方向稍稍倾斜的状态。上述倾斜度的大小可以是5°以下。因此，得以稳定地形成Ge层120。此外，当在Ge层120上使结晶外延生长时，能抑制该结晶的不规则。这样，可稳定地形成上述结晶。其结果可获得如下效果：结晶容易生长，能得到形状整齐的结晶，且能得到质量良好的结晶。
基板的主面可以是(100)面、(110)面或(111)面或与这些等效的面。同时，基板的主面也可以从上述的结晶学的面方位稍稍倾斜。即，上述基板可以有倾斜角。上述倾斜度的大小可以是10°以下。上述倾斜度的大小是0.05°以上6°以下为佳，更好的是0.3°以上6°以下。当形成上表面形状为正方形或长方形的Ge层120时，基板的主面可以是(100)面或(110)面或与这些等效的面。以此，可使Ge层120及形成在Ge层120上的结晶稳定。同时，当使方形结晶生长在Ge层120上时，基板的主面可以是(100)面或(110)面或与这些等效的面。这样，上述结晶中容易出现4重对称的侧面。
作为一个例子，针对在Si晶片102表面的(100)面形成上表面形状为正方形或长方形的Ge层120，并在该Ge层120上形成作为元件形成层124的GaAs结晶的情况进行说明。在该情况下，Ge层120的上表面形状的至少1边的方向，可与从由Si晶片102的<010>方向、<0-10>方向、<001>方向及<00-1>方向构成的组中选择的任1个方向实质上平行。以此，可使GaAs结晶的侧面出现稳定的面。
作为另一个例子，对在Si晶片102的表面的(111)面形成上表面形状为六边形的Ge层120，并在该Ge层120上形成作为元件形成层124的GaAs结晶的情况进行说明。这种情况下，Ge层120的上表面形状的至少1边的方向，可与从由Si晶片102的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向构成的组中选择的任1个方向实质上平行。以此，可使GaAs结晶的侧面出现稳定的面。另外，Ge层120的上表面形状可以是正六边形。同样，也可以不是GaAs结晶，而形成属于六方晶的结晶的GaN结晶。
Ge层120可以在不足900℃、优选在850℃以下进行退火。这样，能维持Ge层120表面的平坦性。Ge层120表面的平坦性，特别是当在Ge层120的表面层叠其他层时尤其重要。另一方面，Ge层120可以在680℃以上，优选在700℃以上进行退火。这样，能降低Ge层120结晶缺陷的密度。Ge层120可以在680℃以上且不足900℃的条件下进行退火。
Ge层120可以在大气气氛下、氮气氛下、氩气氛下或氢气氛下进行退火。特别是通过在含有氢的气氛中对Ge层120进行退火处理，可使Ge层120表面状态维持光滑的状态，同时，还能降低Ge层120的结晶缺陷的密度。
Ge层120可以在满足结晶缺陷能移动的温度及时间的条件下进行退火。如果对Ge层120实施退火处理，则Ge层120内部的结晶缺陷在Ge层120内部移动，比如，被Ge层120的表面或Ge层120内部的吸集区所捕获。因此，能够排除Ge层120的表面附近的结晶缺陷。Ge层120的表面或Ge层120的内部的吸集区可以是捕捉能在Ge层120内部移动的结晶缺陷的缺陷捕捉部的一个例子。
缺陷捕捉部可以是结晶的界面或者表面或是物理性伤痕。缺陷捕捉部，可以配置在退火处理的温度及时间内结晶缺陷可能移动的距离内。
另外，Ge层120可以是对功能层提供种晶(seeding)面的种晶层的一个例子。作为种晶层的其他例，能例示SixGe1-x(式中，0≤x＜1)。同时，退火可以是2级退火，即重复进行以800～900℃、2～10分种的高温退火和以680～780℃、2～10分钟的低温退火处理。
另外，在本实施方案中，围绕Ge层120接触于Si晶片102表面而形成的情况进行了说明，但不限定于此。比如，也可以在Ge层120和Si晶片102之间配置其他的层。上述的其他层，可为单一的层，也可包含多个层。
可以按照以下的步骤形成Ge层120。首先，以低温形成种晶。种晶可以是SixGe1-x(式中，0≤x＜1)。种晶的生长温度可为330℃以上450℃以下。此后，将形成有种晶的Si晶片102的温度升温至预定温度后，即可形成Ge层120。
同时，多个Ge层120各层的与功能层对置的面，可以用含有P的气体进行表面处理。上述表面处理，比如在形成Ge层120之后，通过对Ge层120表面比如实施PH3暴露处理来实施。由此，如果在Ge层120上使结晶外延生长时，该结晶的结晶性得以提高。上述PH3处理，可以在500℃以上900℃以下，优选在600℃以上800℃以下的温度下实施。如果比500℃低则有时显现不出处理的效果，如果比900℃高则有时造成Ge层120的变质。
元件形成层124可以是功能层的一个例子。元件形成层124上能够形成如上所述作为电子元件的一个例子的HBT。也可以与Ge层120相接地形成元件形成层124。即，在Ge层120上结晶生长元件形成层124。作为结晶生长的一个例子可以列举如外延生长。
元件形成层124可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层或是2-6族化合物层。或者，元件形成层124可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，包含Al、Ga、In里面的至少一种，作为5族元素，包括N、P、As、Sb里面的至少1个。比如作为元件形成层124，可例示GaAs层。所谓准晶格匹配是指互相接触的2个半导体层的各自的晶格常数之差小，因此虽然不是完全的晶格匹配，但由于晶格失配而发生的缺陷在不显著的范围内，是大体上晶格匹配，是能够层叠互相接触的2个半导体层的状态。比如，Ge层和GaAs层的层叠状态即被称作为准晶格匹配。
元件形成层124的算术平均粗糙度(以下，有时称作Ra值。)可为0.02μm以下，最好是0.01μm以下。这样，使用元件形成层124，能形成功能丰富的电子器件。在这里，Ra值是表示表面粗糙度的指标，可按照JIS B0601-2001算出。Ra值可以用以下方式计算，即，将一定长度的粗糙度曲线以中心线为基准折叠，再将由该粗糙度曲线和该中心线而得的面积除以测得的长度而算出。
元件形成层124是3-5族化合物层，作为3族元素，含有从由Al、Ga及In构成的组中选择的1种以上的元素，作为5族元素，含有从由N、P、As及Sb构成的组中选择的1种以上的元素，元件形成层124的生长速度可以是300nm/min以下，优选是200nm/min以下，更优选是60nm/min以下。由此，能使元件形成层124的Ra值达到0.02μm以下。另一方面，元件形成层124的生长速度，可以是1nm/min以上，优选是5nm/min以上。以此，能够在不牺牲生产率的前提下，得到质量优良的元件形成层124。比如，可以使元件形成层124以1nm/min以上300nm/min以下的生长速度结晶生长。
当在Si晶片102上相互隔开地形成多个Ge层120时，可以在该多个Ge层120的各层上形成元件形成层124。可以得到含有Si基板和在基板上相互隔开而形成的多个Ge层120以及形成在多个Ge层120的各层上的功能层的半导体基板。这个时候，各层元件形成层124可与该多个Ge层120的各层晶格匹配或准晶格匹配。
在元件形成层124，可以形成HBT等的电子元件。以此，可以得到含有Si基板、在基板上相互隔开地形成的多个Ge层120、在多个Ge层120的各层上形成的功能层和在功能层形成的电子元件的电子器件。电子元件可以在多个Ge层120的每一个上各形成一个。电子元件可以是异质外延结双极型晶体管。上述电子元件可以互相连接。上述电子元件也可以并联连接。
另外，在本实施方案中，围绕在Ge层120的表面形成元件形成层124的情况进行了说明，但并不受此限定。比如，也可以在Ge层120和元件形成层124之间配置中间层。中间层可以是单一的层，也可以包含多个层。中间层可以在600℃以下形成，优选在550℃以下形成。以此，可提高元件形成层124的结晶性。另一方面，中间层可以在400℃以上形成。中间层可以在400℃以上600℃以下形成。由此，可提高元件形成层124的结晶性。中间层可以是600℃以下，最好550℃以下的温度下形成的GaAs层。
元件形成层124可以按照以下的步骤形成。首先，在Ge层120的表面形成中间层。中间层的生长温度可以是600℃以下。此后，将形成有中间层的Si晶片102的温度升温到预定的温度后，形成元件形成层124。
半导体基板101，比如可通过在Si晶片102上形成相互隔开的多个Ge层120，再在多个Ge层120的各层上形成元件形成层124来制得。半导体基板101可以使多个Ge层120的各层与元件形成层124晶格匹配或准晶格匹配的方式来制造。可在形成了多个Ge层120的各层之后，直至形成元件形成层124为止的期间，以600℃以下的温度形成GaAs层。还可以在形成多个Ge层120的各层之后，直至形成元件形成层124为止的期间，以含有P的气体对多个Ge层120的各层进行表面处理。
图3到图6表示半导体基板101在制造过程中的剖面例。如图3所示，准备Si晶片102，在Si晶片102的表面比如通过外延生长形成Ge膜130。对Ge层120的外延生长而言，比如可以使用CVD法或用MBE法(分子射线外延生长法)。原料气体可使用GeH4。
如图4所示，使Ge膜130形成图案，形成岛状的Ge层120。比如可采用光刻法来形成图案。
如图5所示，对形成图案的Ge层120实施热退火。热退火处理中，可例如在实施以未达Ge熔点的温度下进行的高温退火处理后再实施以比高温退火处理温度低的温度下进行的低温退火处理这2阶段的退火处理。而且，这2阶段的退火处理可反复进行多次。作为高温退火处理的温度及时间，可举例有900℃、10分钟，作为低温退火处理的温度及时间，可举例有780℃、10分钟。反复的次数可例示10次。
在本实施方案中，对图案化而形成为岛状的Ge层120重复多次2阶段的退火处理。因此，能够通过退火处理让在外延生长及形成图案的步骤中存在的结晶缺陷向Ge层120的边缘部移动，将该结晶缺陷排除在Ge层120的边缘部，从而，得以使Ge层120结晶缺陷密度降为极低的水平。因此，能够减少之后形成的比如起因于取向附生薄膜(epitaxial film)的基板材料的缺陷，其结果，能提高在元件形成层124上形成的电子元件的性能。同时，即使是起因于晶格失配而不能直接结晶生长在硅基板的种类的薄膜，也能够将结晶性出色的Ge层120作为基板材料而形成质地优良的结晶薄膜。
如图6所示，在Ge层120上比如外延生长元件形成层124。另外，在没有Ge层120的Si晶片102上形成元件形成层124的同时，也形成附生层125。但因为附生层125的结晶性差，因而在其上不能形成电子元件。附生层125比如可以通过蚀刻法除去。
作为元件形成层124，比如可例示GaAs层或含InGaAs等的GaAs系层叠膜。在GaAs层或GaAs系层叠膜的外延生长中可使用比如MOCVD法或者MBE法。原料气体可以采用TM-Ga(三甲基镓)、AsH3(三氢化钾)及其他的气体，作为生长温度可例示比如600℃到650℃。
此后，只要用公知的方法，在元件形成层124上形成比如HBT等电子元件即可完成图2所示的半导体基板101。通过上述方法，能制造本实施方案的半导体基板101。
本实施方案的半导体基板101中，比如用蚀刻法区划Ge层120，形成岛状的Ge层120。并且，通过对Ge层120施行多次2阶段的退火处理，可以提高Ge层120的结晶性。从而得到具有结晶性出色的作为元件形成层124的GaAs层的半导体基板101。由于半导体基板101是采用了Si晶片102，因而可廉价地制造半导体基板101，同时能够将形成在元件形成层124上的电子元件产生的热量予以高效率地排除。
图7表示在其他的实施方案中的半导体基板201的剖面例。半导体基板201与半导体基板101大体上相同。但在对半导体基板201的Ge层202的与元件形成层124对置的表面，用含P的气体进行表面处理这一点上不相同。以下的说明是围绕与半导体基板101情况的相异的点加以说明。
图8表示半导体基板201在制造过程中的剖面例。到半导体基板201的Ge层形成之前的制造过程，可与半导体基板101的到图5为止的制造过程相同。如图8所示，形成了Ge层202之后，对Ge层202表面比如实施PH3暴露处理。由于通过PH3处理Ge层202的表面，因而能够提高生长在其上的GaAs层的结晶质量。
作为PH3处理的优选的处理温度，可列举500℃以上900℃以下。如果比500℃低则不呈现处理的效果，比900℃高则Ge层202会变质，因而不宜采用。更优选的处理温度可以例示600℃以上800℃以下。暴露处理也可通过等离子等来活化PH3。
另外，在半导体基板201中，与半导体基板101的情况同样，也可以在Ge层202和元件形成层124之间配置中间层。中间层可为单一的层，也可以包含多个层。中间层可以在600℃以下的温度下形成，优选以550℃以下的温度形成。因此而使元件形成层124的结晶性提高。中间层可以是在600℃以下，优选在550℃以下的温度下形成的GaAs层。中间层可以在400℃以上的温度下形成。此时，可以用含P的气体对Ge层的与202中间层相对置的表面进行表面处理。
如半导体基板201的情况一样，既使用含P的原料气体处理了Ge层202表面，也能使作为元件形成层124的GaAs层的结晶性良好。
(实验例1)
以考查退火温度对Ge层表面的平坦性带来的影响为目的，实施了以下的实验。实验通过对形成于Si晶片表面的Ge层进行退火处理，并观察经退火处理的Ge层的剖面形状来实施。通过围绕退火处理的温度不同的情况实施上述的实验，调查了退火温度对Ge层表面的平坦性带来的影响。。
按照以下的步骤形成Ge层。首先，以热氧化法在Si晶片表面形成了SiO2层。Si晶片使用了市售的单晶Si基板。根据蚀刻法，在SiO2层形成了开口。SiO2层的平面形状为边长是400μm的正方形。在这里，所谓SiO2层的「平面形状」，是指将SiO2层投影在基板的主面时的形状。以下，所谓开口的「底面形状」，是指在形成了开口的SiO2层的Si晶片侧的面的开口的形状。
其次，根据CVD法，在开口内部使Ge层选择性地外延生长。原料气体用了GeH4。原料气体的流量及成膜时间，各自设定了预定的值。
图9至图13表示退火温度和Ge层的平坦性之间的关系。图9表示未进行退火的Ge层的剖面形状。图10、图11、图12及图13表示分别以700℃，800℃，850℃，900℃实施了退火处理时Ge层的剖面形状。Ge层的剖面形状，通过激光显微镜观察。各图的纵轴表示与Si晶片的主面垂直的方向上的距离，表示Ge层的膜厚。各图的横轴表示与Si晶片的主面平行的方向上的距离。
从图9到图13可知，退火温度越低，Ge层表面的平坦性越好。特别是在退火温度不满900℃的情况下，Ge层的表面显示出优良的平坦性。
(实验例2)
以调查Ge层的上表面形状与基板的结晶学的方位之间的关系，对形成在该Ge层上的结晶带来的影响为目的，实施了以下的实验。实验通过在Si晶片的(100)面形成了Ge层之后，使GaAs结晶生长在Ge层上，并观察该GaAs结晶的形状来实施。针对Ge层的上表面形状与Si晶片的结晶学的面方位之间的位置关系不同的情况实施上述的实验，以此调查Ge层的上表面形状和基板的结晶学的面方位之间的关系对该Ge层上面形成的结晶的影响。
Ge层按照以下的步骤形成。首先，在Si晶片的表面形成了SiO2层。Si晶片使用了市售的单晶Si基板。Si晶片表面的面方位是Si的(100)面。根据蚀刻法，将SiO2层图案形成为预定的形状。在Si晶片的表面形成了3个以上的上述预定大小的SiO2层。将上述预定的大小的SiO2层以500μm的间隔等间隔地排列形成了上述SiO2层。根据蚀刻法，在SiO2层形成了具有预定底面形状的开口。以使上述底面形状的一边的方向和Si晶片的<010>方向或<011>方向平行的方式形成上述开口。当上述底面形状为长方形时，以长边的方向和Si晶片的<010>方向或<011>方向平行的方式形成开口。
其次，根据CVD法，使Ge层选择性地生长于开口内部。原料气体使用了GeH4。原料气体的流量及成膜时间各自设定了预定值。其次，根据MOCVD法，在经过退火处理的Ge层上形成了GaAs结晶。GaAs结晶以620℃、8MPa为条件，在开口内部的Ge层的表面外延生长。原料气体使用了三甲基镓及三氢化砷。原料气体的流量及成膜时间各自设定为预定值。
如上所述，改变Si晶片的结晶学的方位和开口的底面形状之间的位置关系，形成了GaAs结晶。针对各自的情况，用电子显微镜观察所形成的GaAs结晶的表面状态。图14至图16是显示Ge层上形成的GaAs结晶表面的电子显微镜照片。
图14表示在SiO2层形成了以开口的一边的方向与Si晶片的<010>方向实质上平行的方式形成开口之后，使GaAs结晶生长在该开口内部的结果。在本实验例中，SiO2层的平面形状是边长为300μm的正方形。开口的底面形状，是边长为10μm的正方形。在图14中，图中的箭头表示<010>方向。如图14表示的那样，得到形状整齐的结晶。
自图14可知，在GaAs结晶的4个侧面分别出现(10-1)面、(1-10)面、(101)面及(110)面。同时，图中在GaAs结晶的左上角出现(11-1)面，在图中GaAs结晶的右下角出现(1-11)面。(11-1)面及(1-11)面是与(-1-1-1)面等效的面，是稳定的面。
另一方面，可知在图中GaAs结晶的左下角及右上角没出现这样的面。比如，在图中，尽管可以在左下角出现(111)面，但没出现(111)面。这可以认为是在图中左下角被比(111)面更稳定的(110)面及(101)面所夹持的缘故。
图15表示在SiO2层以使开口的一边的方向与Si晶片的<010>方向实质上平行的方式形成开口之后，使GaAs在该开口内部结晶生长时的结果。图15表示从斜上方45°进行观察时的结果。在本实验例中，SiO2层的平面形状是边长为50μm的正方形。开口的底面形状是边长为10μm的正方形。在图15中，图中的箭头表示<010>方向。如图15所示，得到了形状整齐的结晶。
图16表示在SiO2层以使开口的一边的方向与Si晶片的<011>方向实质上平行的方式形成了开口之后，在该开口内部使GaAs结晶生长的结果。在本实验例中，SiO2层的平面形状是边长为400μm的正方形。开口的底面形状是边长为10μm的正方形。在图16中，图中的箭头表示<011>方向。如图16所示，得到与图14及图15比较，形状更加不规则的结晶。可以认为产生结晶形状不规则的原因在于，在GaAs结晶的侧面出现了比较不稳定的(111)面的结果。
(实验例3)
以考查形成在Ge层上的结晶的生长速度与该结晶表面粗糙度之间的关系为目的，实施了以下实验。实验通过在Si晶片表面形成Ge层之后，在Ge层上使GaAs结晶生长，对在一定时间内生长的GaAs结晶的膜厚与该GaAs结晶剖面的形状进行了观察来实施。围绕GaAs结晶的生长速度不同的情况，实施上述的实验，以此，调查GaAs结晶的生长速度对GaAs结晶表面粗度造成的影响。
以与实验例2同样的步骤，在Si晶片上形成Ge层及GaAs结晶。在本实验例中，在使SiO2层形成图案的步骤中，设定SiO2层的平面形状的一边的长度为200μm、500μm、700μm、1000μm、1500μm、2000μm、3000μm或4250μm。在本实验例中，当从Si晶片上面观看时，发现是以SiO2层的周围被Si晶片的表面包围的方式形成了SiO2层。
针对各种情况进行了3次实验，即，开口的底面形状分别为边长是10μm的正方形的情况、边长是20μm的正方形的情况、短边为30μm且长边为40μm的长方形的情况。以开口的底面形状的一边的方向与Si晶片的<010>方向平行的方式形成了开口。当上述底面形状为长方形时，以使长边的方向与Si晶片的<010>方向平行的方式形成了开口。Ge层及GaAs结晶的生长条件设定成与实验例2的条件相同。
如上所述，改变SiO2层的平面形状及开口的底面形状，形成GaAs结晶。针对各自的情况，观察了在一定时间之内所形成的GaAs结晶的膜厚和该GaAs结晶的剖面形状。GaAs结晶的膜厚根据以下方式算出，即，利用针式段差计(KLA Tencor公司制，Surface Profiler P-10)，测量在GaAs结晶的3处测量点的膜厚，再将该3处的膜厚取平均而求出。GaAs结晶的剖面形状通过激光显微镜装置来观察。另外，上述膜厚可以用以下方式算出，即利用透射式电子显微镜或扫描型电子显微镜进行的剖面观察法直接测量元件形成层124的3处的测量点的膜厚，再将该3处的膜厚取平均。
(实验例4)
以考查Ge层上形成的结晶的生长速度和该结晶表面粗糙度之间的关系为目的，实施了以下的实验。除了把三甲基镓的供给量减半，使GaAs结晶的生长速度降低为约一半以外与实验例3的情况相同地实施试验。另外，在本实验例中，在对SiO2层形成图案的步骤中，设定SiO2层的平面形状的一边的长度为200μm、500μm、1000μm、2000μm、3000μm或4250μm。同时，关于开口的底面形状，以边长是10μm的正方形的情况实施了实验。
如上所述，改变SiO2层的平面形状形成GaAs结晶。针对各自的情况，观察了在一定时间内所形成的GaAs结晶的膜厚和该GaAs结晶的剖面形状。另外，以观察GaAs结晶的膜厚及剖面形状为目的，在形成GaAs结晶之后，除去了上述SiO2层。GaAs结晶的膜厚及剖面形状与实验例3的情况同样地进行了观察。
实验例3及实验例4的实验结果由图17及表1表示。图17表示在实验例3的各种情况下的GaAs结晶的膜厚的平均值。表1给出了实验例3及实验例4各情况中的GaAs结晶的生长速度和Ra值。以下，在说明书及附图中，有时将上述SiO2层称为覆盖区域。同时，有时称开口的底面形状的一边的长度为开口的一边的长度。有时称SiO2层的平面形状的一边的长度为SiO2层一边的长度，或覆盖区域的一边的长度。
图17表示GaAs结晶的生长速度和SiO2层平面形状及开口的底面形状之间的关系。在图17中，纵轴表示在一定时间之内生长的GaAs结晶的膜厚，横轴表示SiO2层的一边的长度[μm]。在本实验例中，因为GaAs结晶的膜厚是在一定时间之内生长的膜厚，因此以该膜厚除以该时间，便能获得GaAs结晶的生长速度的近似值。
在图17中，菱形的标记表示开口的底面形状为边长10μm的正方形时的实验数据，四角形的标记表示开口的底面形状的边长为20μm的正方形时的实验数据。在同图中，三角形的标记表示开口的底面形状是长边40μm、短边为30μm的长方形时的实验数据。由图17可知，到SiO2层的一边长度达到4250μm为止，上述生长速度随着SiO2层的尺寸变大，而稳定地增加。
表1表示实验例3及实验例4的各情况下的GaAs结晶的生长速度和Ra值[μm]。再者，GaAs结晶的膜厚用针式段差计进行测量。同时，Ra值是通过激光显微镜装置的观察结果算出的。由表1可知，GaAs结晶的生长速度越慢，表面粗糙度越得以改善。GaAs结晶的生长速度是300nm/min以下时，Ra值在0.02μm以下。
【表1】
(实验例5)
以考查Ge层表面形状对利用形成在Ge层上的功能层的电子器件的特性及成品率给予的影响为目的，实施了以下的实验。实验通过使用在Ge层上形成的功能层制造HBT元件，通过测量HBT元件的基极薄片电阻Rb[Ω/□]和电流放大率β来实施。针对Ge层上表面的面积的大小不同的情况，通过实施上述的实验，考查Ge层的上表面形状给予上述电子器件的特性及成品率的影响。
按照以下的步骤制造了HBT元件。首先，制造了具有Si晶片、Ge层及作为元件形成层的GaAs层的半导体基板。其次，在制得的半导体基板上形成半导体层，制得HBT元件。
按照以下的步骤制造了上述半导体基板。首先，与实验例3同样，在Si晶片表面形成SiO2层，在设置在SiO2层上的开口内部形成了Ge层。形成Ge层之后，实施了退火处理。
在本实验例中，围绕开口的底面形状分别是：边长为20μm的正方形、短边为20μm长边为40μm的长方形、边长为30μm的正方形、短边为30μm长边为40μm的长方形或短边为20μm长边80μm的长方形的各种情况制造了HBT元件。
在开口的底面形状为正方形时，以上述底面形状的正交的2个边的一方与Si晶片的<010>方向平行，另一方与Si晶片的<001>方向平行的方式形成了开口。当开口的底面形状为长方形时，以上述底面形状的长边与Si晶片的<010>方向平行，短边与Si晶片的<001>方向平行的方式形成了开口。SiO2层的平面形状，主要围绕1边为300μm的正方形的情况进行了实验。
在本实验例中，是在Ge层和GaAs层之间形成了中间层。中间层是在对Ge层退火处理之后，根据MOCVD法，在Ge层上面形成的。中间层是将形成Ge层的Si晶片的温度设定为550℃而形成的。中间层以三甲基镓及三氢化砷为原料气体来生长。中间层的膜厚是30nm。其次，在将形成有中间层的Si晶片的温度升温到640℃后，根据MOCVD法形成GaAs层。GaAs层的膜厚是500nm。
其次，通过MOCVD法，在上述GaAs层的表面层叠半导体层。以此，得到依次配置了Si晶片，膜厚850nm的Ge层，膜厚30nm中间层，膜厚500nm的非掺杂GaAs层，膜厚300nm的n型GaAs层，膜厚20nm的n型InGaP层，膜厚3nm的n型GaAs层，膜厚300nm的GaAs层，膜厚50nm的p型GaAs层，膜厚20nm的n型InGaP层，膜厚120nm的n型GaAs层和膜厚60nm的n型InGaAs层的HBT元件构造。在上述半导体层中，作为n型杂质使用了Si。在上述半导体层中，作为p型杂质使用了C。对所得到的HBT元件构造配置电极，制成HBT元件。
如上所述，改变开口的底面形状，制造HBT元件。关于各自的情况，测量了所制造的HBT元件的基极薄片电阻值Rb[Ω/□]和电流放大率β。用基极电流值除集电极电流值而求出电流放大率β。
图18表示HBT元件的电流放大率β与基极薄片电阻值Rb 之比与开口的底面形状的面积[μm2]之间的关系。另外，Ge层的上表面的面积与开口的底面形状的面积大体上相符。同时，Ge层表面形状的一边的长度，与开口的底面形状的一边的长度大体上相符。
在图18中，纵轴表示电流放大率β除以基极薄片电阻Rb[Ω/□]所得的值，横轴表示开口的底面形状的面积。另外，在图18中未示出电流放大率β的值，但电流放大率能求得70～100左右的较高值。另一方面，在Si晶片的整面形成同样的HBT元件构造，形成有HBT元件时的电流放大率β是10以下。
由此可知，由于在Si晶片表面局部性地形成上述HBT元件构造，而得以制造出电特性出色的装置。特别是明白了在Ge层的上表面形状的一边的长度为80μm以下，或Ge层的上表面的面积为1600μm2以下的情况下，能够制造电特性出色的装置。
由图18可知，当Ge层表面的面积是900μm2以下时，与Ge层表面的面积是1600μm2的情况比较，电流放大率β相对基极薄片电阻Rb之比的偏差较小。由此明白，当Ge层的上表面形状的一边的长度为40μm以下，或Ge层上表面的面积为900μm2以下的情况下，得以实现成品率高的上述装置制造。
图19表示所制得的HBT元件的激光显微镜像。图中，浅灰色的部分表示电极。由图19可知，被设置在正方形的覆盖区域中央附近的开口区域排列3个电极。从图中左侧开始，上述3个电极是分别表示HBT元件的基极电极、发射极电极及集电极电极。在测量了上述HBT元件的电特性后，确认晶体管工作。同时，关于上述HBT元件，通过透射式电子显微镜观察了剖面，未观察到转移。
(实验例6)
与实验例5同样地制造了3个具有与实验例5同样的构造的HBT元件。将所制造的3个HBT元件并联连接制造成电子元件。在本实验例中，SiO2层的平面形状是长边为100μm，短边为50μm的长方形。同时，在上述SiO2层内部设置了3个开口。开口的底面形状全部是边长为15μm的正方形。关于其余的条件，以与实验例5的情况相同的条件制成了半导体基板。
图20表示所制得的电子元件的激光显微镜像。图中，浅灰色的部分表示电极。由图20可知，3个HBT元件被并联连接。在测量上述电子元件的电特性后，得以确认晶体管工作。
以上，用实施的方案说明了本发明，但本发明的技术的范围不受上述的实施方案记载的范围所限定。本领域技术人员明白，可对上述实施的方案实施多种多样的变更或改良，并且根据本申请的专利范围的记载可明确，实施上述变更和改良后的方案也包含在本发明的技术范围内。
【产业上的利用可能性】
能够在廉价的硅基板上形成结晶性良好的结晶薄膜，利用该结晶薄膜能够形成半导体基板及电子器件等。

Claims (47)

1.一种半导体基板，其具有：
Si基板；
在所述基板上结晶生长，且形成为孤立的岛状的Ge层；
结晶生长于所述Ge层上的功能层。
2.根据权利要求1所述的半导体基板，其中，
所述Ge层形成为岛状，所述岛状的大小不超过进行退火时在所述退火的温度及时间内结晶缺陷所移动的距离的2倍。
3.根据权利要求1所述的半导体基板，其中，
所述Ge层形成为岛状，所述岛状的大小满足进行退火时在所述退火的温度下所述Ge层与所述Si基板之间的热膨胀系数的差异所产生的应力不会导致缺陷发生的条件。
4.根据权利要求1所述的半导体基板，其中，
所述Ge层形成为面积在1mm2以下的岛状。
5.根据权利要求1～4中任一项所述的半导体基板，其中，
所述Ge层是以结晶缺陷能够移动的温度及时间进行退火而形成的。
6.根据权利要求5所述的半导体基板，其中，
所述退火反复进行多次。
7.根据权利要求1～6中任一项所述的半导体基板，其中，
在所述Ge层和所述功能层之间，还具有以500℃以下的温度形成的GaAs层。
8.根据权利要求1～6中任一项所述的半导体基板，其中，
所述Ge层的与所述功能层对置的面，由含P的气体进行了表面处理。
9.根据权利要求1～8中任一项所述的半导体基板，其中，
所述功能层是与Ge晶格匹配或准晶格匹配的3-5族化合物层或2-6族化合物层。
10.根据权利要求1～8中任一项所述的半导体基板，其中，
所述功能层是与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，包含A1、Ga、In中的至少1种，作为5族元素，包含N、P、As、Sb中的至少1种。
11.一种半导体基板，具有：
Si基板；
在所述基板上，相互隔开而形成的多个Ge层；
在所述多个Ge层的各层上形成的功能层。
12.根据权利要求11所述的半导体基板，其中，
所述功能层与所述多个Ge层的各层晶格匹配或准晶格匹配。
13.根据权利要求11或12所述的半导体基板，其中，
所述多个Ge层的各层是在含有氢的气氛中进行退火而形成的。
14.根据权利要求11～13中任一项所述的半导体基板，其中，
在所述多个Ge层的各层与所述功能层之间，还具备以600℃以下的温度形成的GaAs层。
15.根据权利要求11～14中任一项所述的半导体基板，
所述多个Ge层的各层与所述功能层对置的面，由含P的气体进行过表面处理。
16.根据权利要求11～15中任一项所述的半导体基板，
所述功能层是3-5族化合物层或是2-6族化合物层。
17.根据权利要求11～16中任一项所述的半导体基板，
所述功能层是3-5族化合物层，作为3族元素，含有从由Al、Ga及In构成的组中选择的1种以上的元素，作为5族元素，含有从由N、P、As及Sb构成的组中选择的1种以上的元素。
18.根据权利要求17所述的半导体基板，
所述功能层的算术平均粗糙度为0.02μm以下。
19.根据权利要求11～18中任一项所述的半导体基板，
所述多个Ge层的各上表面的面积为1mm2以下。
20.根据权利要求19所述的半导体基板，
所述多个Ge层的各上表面的面积为1600μm以下。
21.根据权利要求20所述的半导体基板，
所述多个Ge层的各上表面的面积为900μm2以下，
22.根据权利要求19所述的半导体基板，
所述多个Ge层的各上表面是长方形，
所述长方形的长边是80μm以下。
23.权利要求20所述的半导体基板，
所述多个Ge层的各上表面是长方形，
所述长方形的长边在40μm以下。
24.根据权利要求11～23中任一项所述的半导体基板，
所述基板的主面是(100)面，
所述多个Ge层的各上表面是正方形或长方形，
所述正方形或所述长方形的至少1边的方向，与从由所述主面的<010>方向、<0-10>方向、<001>方向及<00-1>方向构成的组中选择的任何一个方向实质上平行。
25.根据权利要求11～23中任一项所述的半导体基板，
所述基板的主面是(111)面，
所述多个Ge层的各上表面是六边形，
所述六边形的至少1边的方向，与从由所述主面的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向构成的组中选择的任何一个方向实质上平行。
26.一种半导体基板的制造方法，包括：
在Si的基板上结晶生长Ge层的步骤；
使所述Ge层形成图案，形成孤立的岛状的Ge层的步骤；以及
在所述岛状的Ge层上结晶生长功能层的步骤。
27.根据权利要求26所述的半导体基板的制造方法，还包括：
以结晶缺陷能移动的温度及时间对所述岛状的Ge层进行退火的步骤。
28.根据权利要求27所述的半导体基板的制造方法，包括：
多次重复所述退火的步骤。
29.一种半导体基板的制造方法，包括：
在Si的基板上形成相互隔开的多个Ge层的步骤；以及
在所述多个Ge层的各层上形成功能层的步骤。
30.根据权利要求29所述的半导体基板的制造方法，其中，
在形成所述功能层的步骤中，使所述多个Ge层的各层与所述功能层晶格匹配或准晶格匹配。
31.根据权利要求29或30所述的半导体基板的制造方法，其中，
还包括以结晶缺陷能移动的温度及时间对所述多个Ge层的各层进行退火的步骤。
32.根据权利要求31所述的半导体基板的制造方法，其中，
所述退火的步骤中，以680℃以上且不足900℃的温度对所述多个Ge层的各层进行退火。
33.根据权利要求31或32所述的半导体基板的制造方法，其中，
所述退火步骤中，在含有氢的气氛中对所述多个Ge层的各层进行退火。
34.根据权利要求31～33中任一项所述的半导体基板的制造方法，其中，
包括多个所述退火的步骤。
35.根据权利要求29～34中任一项所述的半导体基板的制造方法，其中，
在形成所述多个Ge层的各层之后，直至形成所述功能层为止的期间，还包括以600℃以下的温度形成GaAs层的步骤。
36.根据权利要求29～35中任一项所述的半导体基板的制造方法，其中，
在形成所述多个Ge层的各层之后，直至形成所述功能层为止的期间，还包括由含P的气体对所述多个Ge层的各个表面进行表面处理的步骤。
37.根据权利要求29～36中任一项所述的半导体基板的制造方法，其中，
所述功能层是3-5族化合物层，作为3族元素，含有从由Al、Ga及In构成的组中选择的1种以上的元素，作为5族元素，含有从由N、P、As及Sb构成的组中选择的1种以上的元素，
形成所述功能层的步骤中，以1nm/min以上300nm/min以下的生长速度使所述功能层结晶生长。
38.一种电子器件，具有：
Si基板；
在所述基板上结晶生长，且形成为孤立的岛状的Ge层；
在所述Ge层上结晶生长的功能层；以及
在所述功能层形成的电子元件。
39.根据权利要求38所述的电子器件，
所述电子元件，在每个所述岛状的Ge层上各形成一个。
40.根据权利要求38或39所述的电子器件，
所述岛状的Ge层，在所述基板上形成多个，且多个所述岛状的Ge层以等间隔配置。
41.一种电子器件，包含：
Si基板；
在所述基板上，相互隔开地形成的多个Ge层；
在所述多个Ge层的各层上分别形成的功能层；以及
在所述功能层形成的电子元件。
42.根据权利要求41所述的电子器件，
所述功能层与所述多个Ge层的各层晶格匹配或准晶格匹配。
43.根据权利要求41或42所述的电子器件，
所述电子元件，在每个所述Ge层上各形成一个。
44.根据权利要求41～43中任一项所述的电子器件，
所述多个Ge层的各层间以等间隔配置。
45.根据权利要求38～44中任一项所述的电子器件，
所述电子元件是异质外延结双极型晶体管。
46.根据权利要求38～45中任一项所述的电子器件，
所述电子元件相互连接。
47.根据权利要求38～46中任一项所述的电子器件，
所述电子元件以并联连接。
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