KR20120035144A - 광 디바이스, 반도체 기판, 광 디바이스의 제조 방법 및 반도체 기판의 제조 방법 - Google Patents

광 디바이스, 반도체 기판, 광 디바이스의 제조 방법 및 반도체 기판의 제조 방법 Download PDF

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KR20120035144A
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사다노리 야마나까
도모유끼 다까다
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스미또모 가가꾸 가부시키가이샤
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Abstract

실리콘을 포함하는 베이스 기판과, 베이스 기판 상에 설치된 복수의 시드 결정과, 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 구비하며, 복수의 3-5족 화합물 반도체 중의 적어도 하나에, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체를 포함하는 광전 반도체가 형성되어 있고, 복수의 3-5족 화합물 반도체 중 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체에 헤테로 접합 트랜지스터가 형성되어 있는 광 디바이스가 제공된다.

Description

광 디바이스, 반도체 기판, 광 디바이스의 제조 방법 및 반도체 기판의 제조 방법{OPTICAL DEVICE, SEMICONDUCTOR SUBSTRATE, OPTICAL DEVICE PRODUCING METHOD, AND SEMICONDUCTOR SUBSTRATE PRODUCING METHOD}
본 발명은, 광 디바이스, 반도체 기판, 광 디바이스의 제조 방법 및 반도체 기판의 제조 방법에 관한 것이다.
특허 문헌 1에는, 청색, 녹색 및 적색의 광을 방사하는 3개의 LED 스택이 실리콘에 격자 정합하여 실리콘 기판 상에 형성된 질화 Ⅲ-Ⅴ 화합물 반도체 재료를 포함하는 LED를 구비한 풀컬러 디스플레이용 화소가 기재되어 있다.
일본 특허 공개 (평)8-274376호 공보
반도체 기판 내에서 대량의 데이터를 고속으로 통신하는 것을 목적으로, 동일 반도체 기판 내에서의 국소 광 통신을 실현하는 기술이 요구되고 있다. 광 통신에 있어서의 전송 속도는, 발광 디바이스 및 수광 디바이스 등의 광 디바이스의 성능에 의존한다. 고속으로 동작하는 트랜지스터로 디스크리트 타입의 광 디바이스를 제어함으로써, 고속 광 통신을 실현할 수 있다.
그런데, 고속으로 동작하는 트랜지스터로 디스크리트 타입의 광 디바이스를 제어하는 경우에는, 트랜지스터와 광 디바이스 사이의 배선이 길어지기 때문에, 광 디바이스의 스위칭 속도의 향상 및 회로의 소형화가 곤란했다. 고가의 GaAs 등의 화합물 반도체 기판 상에 모노리식으로 광 디바이스 및 트랜지스터를 형성함으로써 소형화를 실현할 수 있다. 그러나, 저렴한 실리콘 등의 반도체 기판 상에 모노리식으로 형성한 광 디바이스 및 트랜지스터에 의해 고속 광 통신에 알맞은 성능을 실현할 수는 없었다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에서는, 실리콘을 포함하는 베이스 기판과, 베이스 기판 상에 설치된 복수의 시드 결정과, 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 구비하며, 복수의 3-5족 화합물 반도체 중의 적어도 하나에, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체를 포함하는 광전 반도체가 형성되어 있고, 복수의 3-5족 화합물 반도체 중 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체에 헤테로 접합 트랜지스터가 형성되어 있는 광 디바이스가 제공된다.
헤테로 접합 트랜지스터는, 발광 반도체에 구동 전류를 공급하거나 또는 광 전류를 증폭한다. 해당 광 디바이스는, 베이스 기판의 상측에 형성되고, 베이스 기판의 적어도 일부 영역을 노출하는 복수의 개구를 갖고, 결정 성장을 저해하는 저해층을 더 구비하며, 복수의 시드 결정이 복수의 개구의 내부에 형성되어 있다.
복수의 시드 결정이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이고, 발광 반도체 및 수광 반도체가 3-5족 화합물 반도체이다. 광전 반도체는, P형 또는 N형의 제1 전도형을 나타내는 불순물을 포함하는 제1 전도형 반도체와, 제1 전도형 반도체와 반대의 전도형을 나타내는 불순물을 포함하는 제2 전도형 반도체와, 제1 전도형 반도체 및 제2 전도형 반도체 사이에 형성된, 제1 전도형 반도체 및 제2 전도형 반도체보다 캐리어 농도가 낮은 저캐리어 농도 반도체를 갖는다.
해당 광 디바이스는 베이스 기판의 실리콘을 포함하는 영역에 형성된 실리콘 디바이스를 더 구비하며, 광전 반도체는 실리콘 디바이스와 전기적으로 결합되어 있다. 광전 반도체가 발광 반도체를 갖는 경우에, 실리콘 디바이스는 발광 반도체에 구동 전류를 공급하고, 광전 반도체가 수광 반도체를 갖는 경우에, 실리콘 디바이스는 광 전류를 증폭한다. 광전 반도체는, 헤테로 접합 트랜지스터를 통해 실리콘 디바이스에 전기적으로 결합되어 있다.
광전 반도체가 발광 반도체를 갖는 경우에, 실리콘 디바이스는 헤테로 접합 트랜지스터를 제어하는 제어 신호를 출력하고, 광전 반도체가 수광 반도체를 갖는 경우에, 실리콘 디바이스는 헤테로 접합 트랜지스터가 출력하는 전기 신호를 증폭한다.
본 발명의 제2의 양태에서는, 실리콘을 포함하는 베이스 기판과, 베이스 기판의 상측에 설치된 복수의 시드 결정과, 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 구비하며, 복수의 3-5족 화합물 반도체 중의 적어도 하나가, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체로 될 수 있는 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체로 될 수 있는 반도체를 포함하는 광전 반도체를 갖는 반도체이고, 복수의 3-5족 화합물 반도체 중 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체가, 헤테로 접합 트랜지스터가 형성될 수 있는 반도체인 반도체 기판이 제공된다.
헤테로 접합 트랜지스터는, 발광 반도체에 구동 전류를 공급하거나 또는 광 전류를 증폭한다. 해당 반도체 기판은, 베이스 기판의 상측에 형성되고, 베이스 기판의 적어도 일부 영역을 노출하는 복수의 개구를 갖고, 결정 성장을 저해하는 저해층을 더 구비하며, 복수의 시드 결정이 복수의 개구의 내부에 형성되어 있다. 복수의 시드 결정이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이다.
베이스 기판과 복수의 시드 결정이 접하고 있고, 베이스 기판과 복수의 시드 결정의 계면에 접하여, 베이스 기판 내에 조성이 Cx3Siy3Gez3Sn1 -x3- y3 -z3(0≤x3<1, 0<y3≤1, 0≤z3≤1 및 0<x3+y3+z3≤1)인 계면 영역을 포함하며, 복수의 시드 결정의 실리콘 조성 y1보다 계면 영역의 실리콘 조성 y3이 크다. 광전 반도체가, P형 또는 N형의 제1 전도형을 나타내는 불순물을 포함하는 제1 전도형 반도체와, 제1 전도형 반도체와 반대의 전도형을 나타내는 불순물을 포함하는 제2 전도형 반도체와, 제1 전도형 반도체 및 제2 전도형 반도체 사이에 형성된, 제1 전도형 반도체 및 제2 전도형 반도체보다 캐리어 농도가 낮은 저캐리어 농도 반도체를 갖는다. 복수의 3-5족 화합물 반도체 각각이, 공급되는 구동 전류에 따라서 광을 출력할 수 있는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생할 수 있는 수광 반도체를 갖는 광전 반도체, 및 헤테로 접합 트랜지스터가 형성될 수 있는 반도체이다.
본원 발명의 제3 양태에서는, 실리콘을 포함하는 베이스 기판 상에 복수의 시드 결정을 형성하는 단계와, 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계와, 복수의 3-5족 화합물 반도체 중의 적어도 하나에, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체를 포함하는 광전 반도체를 형성하는 단계와, 복수의 3-5족 화합물 반도체 중 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체에 헤테로 접합 트랜지스터를 형성하는 단계와, 광전 반도체와 헤테로 접합 트랜지스터를 접속하는 단계를 구비하는, 광 디바이스의 제조 방법이 제공된다.
해당 광 디바이스의 제조 방법은, 베이스 기판의 실리콘을 포함하는 영역에 실리콘 디바이스를 형성하는 단계와, 실리콘 디바이스를 덮는 보호막을 베이스 기판의 상측에 형성하고, 보호막에 베이스 기판의 적어도 일부를 노출하는 개구를 형성하는 단계를 더 구비하며, 복수의 시드 결정을 형성하는 단계에서는, 개구의 내부에, 선택 에피택셜 성장법에 의해 조성이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)인 복수의 시드 결정을 형성하고, 광전 반도체를 형성하는 단계 및 헤테로 접합 트랜지스터를 형성하는 단계 후에, 보호막의 적어도 일부를 제거하여, 실리콘 디바이스의 적어도 일부를 노출하는 단계와, 발광 반도체, 수광 반도체 및 헤테로 접합 트랜지스터에서 선택된 적어도 하나와 실리콘 디바이스를 결합하는 단계를 더 구비한다.
실리콘 디바이스를 형성하는 단계 후에, 실리콘 디바이스의 온도를 600℃ 이하로 유지한다. 복수의 시드 결정은, Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이다. 복수의 시드 결정을 형성하는 단계에서는, 베이스 기판 상에 복수의 시드 결정을 서로 이격하여 형성한다.
해당 광 디바이스의 제조 방법은, 복수의 시드 결정을 어닐링하는 단계를 더 구비하며, 복수의 시드 결정을 형성하는 단계 및 복수의 시드 결정을 어닐링하는 단계에서, 베이스 기판이 대기에 노출되지 않게 실시한다. 복수의 시드 결정을 어닐링하는 단계 및 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계를, 베이스 기판이 대기에 노출되지 않게 실시한다.
본원 발명의 제4 양태에서는, 실리콘을 포함하는 베이스 기판의 상측에 복수의 시드 결정을 형성하는 단계와, 복수의 시드 결정을 어닐링하는 단계와, 복수의 시드 결정 각각에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계를 구비하며, 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계에서는, 어닐링된 복수의 시드 결정 각각에, P형 또는 N형의 제1 전도형의 불순물을 포함하는 복수의 제1 전도형 제1 반도체를 결정 성장시키고, 복수의 제1 전도형 제1 반도체 각각에, 복수의 제1 전도형 제1 반도체와 반대의 전도형을 나타내는 불순물을 포함하는 복수의 제2 전도형 반도체를 결정 성장시키고, 복수의 제2 전도형 반도체 각각에, 복수의 제1 전도형 제1 반도체와 동일한 전도형을 나타내는 불순물을 포함하는 복수의 제1 전도형 제2 반도체를 결정 성장시키는, 반도체 기판의 제조 방법이 제공된다.
해당 반도체 기판의 제조 방법은, 복수의 시드 결정을 형성하는 단계 전에, 베이스 기판의 상측에 베이스 기판의 적어도 일부를 노출하는 개구를 갖고, 결정 성장을 저해하는 저해층을 형성하는 단계를 더 구비하며, 복수의 시드 결정을 형성하는 단계에서는, 개구의 내부에서 복수의 시드 결정을 선택 에피택셜 성장시키고, 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계에서는, 복수의 제1 전도형 제1 반도체, 복수의 제2 전도형 반도체 및 복수의 제1 전도형 제2 반도체를 선택 에피택셜 성장시킨다.
도 1은 반도체 기판(100)의 단면의 일례를 도시한다.
도 2는 반도체 기판(100)의 제조 과정에서의 단면예를 도시한다.
도 3은 반도체 기판(100)의 제조 과정에서의 단면예를 도시한다.
도 4는 반도체 기판(100)의 제조 과정에서의 단면예를 도시한다.
도 5는 반도체 기판(100)의 제조 과정에서의 단면예를 도시한다.
도 6은 광 디바이스(600)의 단면의 일례를 도시한다.
도 7은 광 디바이스(600)의 제조 과정에서의 단면예를 도시한다.
도 8은 반도체 기판(800)의 단면의 일례를 도시한다.
도 9는 반도체 기판(800)의 제조 과정에서의 단면예를 도시한다.
도 10은 반도체 기판(800)의 제조 과정에서의 단면예를 도시한다.
도 11은 광 디바이스(1100)의 단면의 일례를 도시한다.
도 12는 광 디바이스(1100)의 제조 과정에서의 단면예를 도시한다.
도 13은 광 디바이스(1100)의 제조 과정에서의 단면예를 도시한다.
도 14는 광 디바이스(1400)의 단면의 일례를 도시한다.
도 15는 광 디바이스(1400)의 제조 과정에서의 단면예를 도시한다.
도 16은 광 디바이스(1400)의 제조 과정에서의 단면예를 도시한다.
도 17은 광 디바이스(1400)의 제조 과정에서의 단면예를 도시한다.
도 18은 광 디바이스(1800)의 단면의 일례를 도시한다.
도 19는 광 디바이스(1800)의 제조 과정에서의 단면예를 도시한다.
도 20은 광 디바이스(1800)의 제조 과정에서의 단면예를 도시한다.
도 21은 소자(P01)에 구동 전류를 인가한 경우의 발광을 관측한 결과를 나타낸다.
도 22는 소자(P01)에 레이저광을 입사시켰을 때의 광 전류를 관측한 결과를 나타낸다.
도 23은 실시예 5의 반도체 기판에 있어서의 실리콘 기판/Ge 결정 계면 근방의 단면 SEM 사진을 나타낸다.
도 24는 도 23의 해석 영역에서의 에너지 분산형 형광 X선 분석 결과를 나타낸다.
도 1은, 반도체 기판(100)의 단면의 일례를 도시한다. 반도체 기판(100)은, 베이스 기판(102), 저해층(104), 시드 결정(106), 버퍼층(108), 반도체(112) 및 반도체(114)를 구비한다.
베이스 기판(102)은 실리콘을 포함하는 기판이다. 실리콘을 포함하는 기판으로서 표면이 실리콘인 기판을 들 수 있다. 베이스 기판(102)은, 예를 들면 Si 기판, SOI(절연체 상 실리콘; silicon-on-insulator) 기판이다. 베이스 기판(102)은 단일한 기판일 수도 있다. 반도체 기판(100)은, 베이스 기판(102) 상에 시드 결정(106)을 복수 가지며, 해당 복수의 시드 결정(106)마다 버퍼층(108), 반도체(112) 및 반도체(114)를 구비할 수도 있다.
저해층(104)은 베이스 기판(102) 상에 형성되어 있다. 저해층(104)은, 베이스 기판(102)의 적어도 일부 영역을 노출하는 복수의 개구(105)를 갖는다. 저해층(104)은 결정 성장을 저해한다. 예를 들면, 에피택셜 성장법에 의해 반도체의 결정이 성장하는 경우에, 저해층(104)의 표면에서는 반도체의 결정이 에피택셜 성장하는 것이 저해되기 때문에, 반도체의 결정은 개구(105)에서 선택적으로 에피택셜 성장한다.
저해층(104)은, 예를 들면 산화실리콘층, 질화실리콘층, 산질화실리콘층 또는 이들을 적층한 층이다. 저해층(104)의 두께는, 예를 들면 0.05 이상 5μm 이하이다. 저해층(104)은, 예를 들면 열 산화법, CVD법 등에 의해 형성된다.
시드 결정(106)은, 베이스 기판(102) 상에 형성된다. 시드 결정(106)은, Cx1Siy1Gez1Sn1-x1-y1-z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)일 수 있다. 시드 결정(106)은, 예를 들면 Ge 결정, SiGe 결정 또는 GeSn 결정이다. 시드 결정(106)은, 그 위에 형성되는 버퍼층(108), 반도체(112) 및 반도체(114)의 결정 성장에 적합한 시드면을 제공한다. 시드 결정(106)은, 베이스 기판(102)의 표면에 존재하는 불순물이 버퍼층(108), 반도체(112) 및 반도체(114)의 결정성에 악영향을 미치는 것을 억제한다. 시드 결정(106)은 복수의 층을 포함할 수 있다. 시드 결정(106)은, 버퍼층(108) 또는 버퍼층(108) 및 반도체(112) 대신에, 그 기능을 겸비할 수 있다.
시드 결정(106)은, 베이스 기판(102)과 접하여 형성된다. 베이스 기판(102)과 시드 결정(106)의 계면에 접하며, 베이스 기판(102)은 조성이 Cx3Siy3Gez3Sn1 -x3- y3 -z3(0≤x3<1, 0<y3≤1, 0≤z3≤1 및 0<x3+y3+z3≤1)인 계면 영역을 포함할 수 있다. 시드 결정(106)의 실리콘 조성 y1과 계면 영역의 실리콘 조성 y3은, y3>y1의 관계를 만족한다.
시드 결정(106)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 시드 결정(106)은, 예를 들면 화학 기상 성장법(CVD법이라고 칭함), 유기 금속 기상 성장법(MOCVD법이라고 칭함), 분자선 에피텍셜법(MBE법이라고 칭함), 또는 원자층 성장법(ALD법이라고 칭함)에 의해 형성된다. 예를 들면, 베이스 기판(102) 상에 열 산화법에 의해 저해층(104)이 형성되고, 에칭 등의 포토리소그래피법에 의해 베이스 기판(102)의 표면에 도달하는 개구(105)가 저해층(104)에 형성되고 나서, CVD법에 의해 해당 개구(105)의 내부에 선택적으로 시드 결정(106)이 에피택셜 성장한다.
시드 결정(106)은 어닐링되는 것이 바람직하다. 시드 결정(106)의 내부에는, 베이스 기판(102)과 시드 결정(106)의 격자 상수의 차이 등에 의해, 전위 등의 격자 결함이 발생하는 경우가 있다. 상기 결함은, 예를 들면 시드 결정(106)을 가열하여 어닐링을 실시함으로써 시드 결정(106)의 내부를 이동한다. 시드 결정(106)의 내부를 이동하는 결함은, 시드 결정(106)의 계면 또는 시드 결정(106)의 내부에 있는 게터링 싱크 등에 포착된다. 즉, 시드 결정(106)에 어닐링을 실시함으로써 시드 결정(106)의 결함이 감소하여, 시드 결정(106)의 결정성이 향상한다. 시드 결정(106)은, 비정질 또는 다결정의 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)을 어닐링해서 형성할 수도 있다.
버퍼층(108)은, 예를 들면 반도체이다. 버퍼층(108)은 시드 결정(106) 상에 형성된다. 버퍼층(108)은 단층 또는 다층의 반도체층에 의해 구성된다. 예를 들면, 버퍼층(108)은 조성이 다른 복수의 반도체층에 의해 구성된다. 버퍼층(108)은 4족 반도체 또는 3-5족 화합물 반도체일 수 있다. 4족 반도체의 버퍼층(108)은 시드 결정(106)을 겸할 수 있다.
버퍼층(108)은, 예를 들면 시드 결정(106)에 격자 정합 또는 의사 격자 정합하는 반도체층이다. 버퍼층(108)은, 상층에 형성되는 반도체층과 베이스 기판(102)의 격자 사이 거리를 정합시키는 완충층으로서 기능하는 반도체층일 수도 있다. 버퍼층(108)은, 시드 결정(106)에 잔류하는 결함에 기인하는 격자 결함 등을 더 감소시키고, 그 위에 형성되는 반도체층에 격자 정합성이 양호한 결정면을 제공한다. 버퍼층(108)은, 베이스 기판(102)의 표면에 잔류하는 불순물에 의해, 베이스 기판(102) 상에 형성되는 반도체 소자의 특성이 열화하는 것을 막을 수 있다.
본 명세서에서, "의사 격자 정합"이란, 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자 상수의 차가 작아, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이때, 각 반도체의 결정 격자가, 탄성 변형할 수 있는 범위 내에서 변형함으로써, 상기 격자 상수의 차가 흡수된다. 예를 들면, Ge와 GaAs의, 또는 Ge와 InGaP의 격자 완화 한계 두께 내에서의 적층 상태는 의사 격자 정합이라고 불린다.
버퍼층(108)은, 에피택셜 성장법에 의해 형성된다. 예를 들면 에피택셜 성장법은, CVD법, MOCVD법, MBE법 및 ALD법을 포함한다.
반도체(112)는 P형 또는 N형의 제1 전도형을 나타내는 불순물을 포함하는 반도체이다. 반도체(112)는 버퍼층(108) 상에 형성된다. 반도체(112)는, 버퍼층(108)에 격자 정합 또는 의사 격자 정합한다. 즉, 반도체(112)는, 버퍼층(108)을 통해 시드 결정(106)에 격자 정합 또는 의사 격자 정합하는 반도체층이다.
반도체(112)는 4족 반도체 또는 3-5족 화합물 반도체일 수 있다. 4족의 반도체(112)는, 예를 들면 Ge, SiGe, GeSn 등이다. 4족의 반도체(112)는 시드 결정(106) 및 버퍼층(108)을 겸할 수 있다. 반도체(112)는, 조성, 도핑 농도 및 두께가 서로 다른 복수의 반도체층으로 구성되는 적층체일 수 있다.
반도체(114)는, 반도체(112)와 반대의 전도형인 제2 전도형을 나타내는 불순물을 포함한다. 예를 들면, 반도체(112)가 P형의 불순물을 포함하는 경우에는, 반도체(114)는 N형의 불순물을 포함한다. 반도체(112)가 N형의 불순물을 포함하는 경우에는, 반도체(114)는 P형의 불순물을 포함한다. 반도체(114)는, 예를 들면 반도체(112)에 접하여 형성된다.
반도체(114)는, 반도체(112)와 격자 정합 또는 의사 격자 정합하고 있다. 반도체(112)가 버퍼층(108)과 격자 정합 또는 의사 격자 정합하고 있기 때문에, 반도체(114)는 버퍼층(108)과 반도체(112)를 통해 시드 결정(106)에 격자 정합 또는 의사 격자 정합한다. 반도체(114)는 4족 반도체 또는 3-5족 화합물 반도체일 수 있다. 4족의 반도체(114)는, 예를 들면 Ge, SiGe, GeSn 등이다. 반도체(114)는, 반도체(112)와 서로 다른 전도형을 갖는다. 반도체(114)는, 조성, 도핑 농도 및 두께가 서로 다른 복수의 반도체층으로 구성되는 적층체일 수 있다.
반도체 기판(100)은, 예를 들면 반도체(112)와 반도체(114) 사이의 반도체 접합 계면(122)의 근방에, 공간 전하 영역을 포함하는 저캐리어 농도 반도체를 갖는다. 해당 저캐리어 농도 반도체의 캐리어 농도는, 반도체(112) 및 반도체(114)의 캐리어 농도보다 낮다. 해당 공간 전하 영역은, 일례로서 반도체(112) 및 반도체(114)의 캐리어 농도가 1.0×1018cm-3 이상인 경우에는, 전자 농도와 정공 농도의 차에 상당하는 유효 캐리어 농도가 1.0×1016cm-3 이하가 되는 공핍층이다.
구체적으로는, 반도체(112) 및 반도체(114)가 각각 서로 다른 전도형을 갖기 때문에, 반도체(114)와 반도체(112) 사이의 반도체 접합 계면(122)에 PN 접합이 형성되고, 그 근방에 공핍층이 형성된다. 반도체(112) 및 반도체(114)가 형성한 PN 접합에 순 전압을 인가하면, N형 반도체로부터 전자가, P형 반도체로부터 정공이 공핍층으로 이동하여, 전자와 정공이 재결합함으로써 광이 발생한다. 따라서, 반도체 기판(100)에 있어서는 공핍층을 포함하는 저캐리어 농도 반도체가 발광부로 된다. 해당 저캐리어 농도 반도체를 갖는 반도체 기판(100)은, 발광 소자를 갖는 광 디바이스의 형성에 사용할 수 있다.
한편, 상기한 공핍층에 광이 입사하면, 결정 격자에 결합되어 있던 전자가 결합이 풀려 자유 전자가 되어, 자유로운 전자 또는 정공이 발생한다. 이 경우, 공핍층을 포함하는 저캐리어 농도 반도체가 수광부로 된다. 해당 저캐리어 농도 반도체를 갖는 반도체 기판(100)은, 수광 소자를 갖는 광 디바이스의 형성에 사용할 수 있다.
반도체 기판(100)은, 반도체(112)와 반도체(114) 사이에, 조성, 도핑 농도 및 막 두께가 서로 다른 복수의 반도체층으로 구성되는 적층체를 가질 수도 있다. 예를 들면, 반도체 기판(100)은, P형의 반도체(112)와 N형의 반도체(114) 사이에, 저캐리어 농도 반도체로서의 I형 반도체층을 갖는다. P형의 반도체(112), I형 반도체층 및 N형의 반도체(114)에 의해 PIN 접합이 형성된다.
반도체(112) 및 반도체(114)는, 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법은, 예를 들면 CVD법, MOCVD법, MBE법 및 ALD법을 포함한다.
도 2 내지 도 5는, 반도체 기판(100)의 제조 과정에서의 단면예를 도시한다. 이하, 도면을 이용하여 반도체 기판(100)의 제조 방법을 설명한다. 반도체 기판(100)의 제조 방법은, 베이스 기판의 적어도 일부를 노출하는 개구를 갖는 저해층을 형성하는 공정과, 베이스 기판 상에 시드 결정을 형성하는 공정과, 시드 결정을 어닐링하는 공정과, 제1 전도형을 갖는 반도체(112)를 형성하는 공정과, 제1 전도형과 반대의 전도형인 제2 전도형을 갖는 반도체(114)를 형성하는 공정을 구비한다. 반도체(112)를 형성하는 공정과 반도체(114)를 형성하는 공정 사이에, 저캐리어 농도 반도체를 형성하는 공정을 더 구비할 수도 있다.
저해층을 형성하는 공정에서, 도 2에 도시한 바와 같이, 베이스 기판(102) 상에, 베이스 기판(102)에 달하는 개구(105)를 갖는 저해층(104)을 형성한다. 우선 열 산화법에 의해 베이스 기판(102)의 전체면에 산화실리콘막을 형성한다. 다음으로 에칭 등의 포토리소그래피법에 의해, 산화실리콘막에, 베이스 기판(102)의 표면에 도달하는 개구(105)를 형성한다. 이상의 절차에 의해, 저해층(104)이 완성된다. 저해층(104)은 복수의 개구(105)를 가질 수도 있다.
시드 결정을 형성하는 공정에서, 도 3에 도시한 바와 같이, 개구(105)의 내부에, 선택 에피택셜 성장법에 의해 시드 결정(106)을 형성한다. 시드 결정(106)은 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이다. 시드 결정(106)은, 예를 들면 CVD법에 의해 Ge 결정, SiGe 결정 또는 GeSn 결정을 에피택셜 성장시킴으로써 형성된다. 복수의 개구(105)를 갖는 저해층(104)이 형성되는 경우에, 복수의 개구(105) 각각의 내부에 시드 결정(106)이 형성된다.
시드 결정을 형성하는 공정에서는, 베이스 기판(102) 상에 시드 결정(106)의 막을 형성하고, 에칭 등 포토리소그래피법에 의해 시드 결정(106)을 패터닝함으로써, 저해층(104)을 형성하지 않고 섬 형상의 시드 결정(106)을 형성할 수도 있다. 이 경우에, 시드 결정(106)을 서로 떨어뜨려 섬 형상으로 복수 형성할 수도 있다.
시드 결정을 어닐링하는 공정에서, 도 4에 도시한 바와 같이, 시드 결정(106)을 가열하여 어닐링한다. 시드 결정(106)의 내부에 있어서, 베이스 기판(102)과 시드 결정(106) 사이의 격자 상수의 차이 등에 의해 발생한 전위 등의 격자 결함은 어닐링에 의해 감소된다. 그 결과, 시드 결정(106)의 결정성은 향상한다. 상기 시드 결정을 형성하는 공정 및 시드 결정을 어닐링하는 공정은, 베이스 기판(102)이 대기에 노출되지 않게 실시된다. 예를 들면, 2개의 공정은 동일 장치의 동일 챔버 내에서 실시된다. 2개의 공정이 각각 서로 다른 챔버에서 실시되고, 베이스 기판(102)의 챔버간의 이송이 대기에 노출되지 않게 실시될 수도 있다.
시드 결정을 어닐링하는 공정에서, 복수 단계로 나누어 시드 결정(106)을 어닐링할 수도 있다. 예를 들면, 시드 결정(106)의 융점에 달하지 않는 온도에서 고온 어닐링을 실시한 후, 고온 어닐링의 온도보다 낮은 온도에서 저온 어닐링을 실시한다. 이러한 2단계의 어닐링을 복수 회 반복할 수도 있다. 고온 어닐링의 온도 및 시간은 시드 결정(106)이 SixGe1 -x(0≤x<1)를 갖는 경우에는, 예를 들면 850 내지 900℃에서 2 내지 10분간이다. 저온 어닐링의 온도 및 시간은, 예를 들면 650 내지 780℃에서 2 내지 10분간이다. 이러한 2단계 어닐링을, 예를 들면 10회 반복한다.
제1 전도형을 갖는 반도체(112)를 형성하는 공정 및 제2 전도형을 갖는 반도체(114)를 형성하는 공정에서는, 반도체(112) 및 반도체(114)를 순차적을 형성한다. 구체적으로는, 우선 도 5에 도시한 바와 같이, 시드 결정(106) 상에 버퍼층(108)을 선택 에피택셜 성장한다. 계속해서, 도 1에 도시한 바와 같이, 버퍼층(108) 상에, 반도체(112) 및 반도체(114)를 순차 선택 에피택셜 성장한다. 복수의 시드 결정(106)을 형성한 경우에, 복수의 시드 결정(106) 각각에 버퍼층(108), 반도체(112) 및 반도체(114)를 형성할 수도 있다.
버퍼층(108), 반도체(112) 및 반도체(114)는, 시드 결정(106)에 격자 정합 또는 의사 격자 정합하는 반도체층이다. 버퍼층(108), 반도체(112) 및 반도체(114)는 4족 반도체 또는 3-5족 화합물 반도체일 수 있다. 버퍼층(108)은, 시드 결정(106)에 잔류하는 결함에 기인하는 격자 결함 등을 더욱 감소하여, 그 위에 형성되는 반도체(112) 및 반도체(114)에 격자 정합성이 양호한 결정면을 제공한다. 버퍼층(108)은 누설 전류를 억제할 수 있다. 반도체(112)와 반도체(114) 사이에는 PN 접합이 형성되고, 반도체(112)와 반도체(114) 사이의 반도체 접합 계면(122)의 근방에, 반도체(112) 및 반도체(114)의 캐리어 농도보다 캐리어 농도가 낮은 공간 전하 영역이 형성된다.
버퍼층(108), 반도체(112) 및 반도체(114)는, 예를 들면 GaAs, AlGaAs, InGaAs, InGaP 등의 3-5족 화합물 반도체이다. 3-5족 화합물 반도체는, MOCVD법을 이용하여 에피택셜 성장된다. 에피택셜 성장은, 예를 들면 다음과 같이 하여 행해진다. 우선, MOCVD로 내를 고순도 수소로 충분히 치환한 후, 시드 결정(106)을 갖는 베이스 기판(102)의 가열이 개시된다. 결정 성장시의 기판 온도는, 450℃ 내지 800℃이면 좋다. 베이스 기판(102)이 적절한 온도로 안정된 시점에서 로 내에 비소 원료 또는 인 원료가 도입된다. 계속해서 갈륨 원료, 알루미늄 원료 또는 인듐 원료가 도입되어 에피택셜 성장이 실시된다.
3족 원소 원료로서, 예를 들면 트리메틸갈륨(TMG), 트리메틸알루미늄(TMA), 트리메틸인듐(TMI) 등이 사용되고, 5족 원소 원료 가스로서, 예를 들면 아르신(AsH3), tert-부틸아르신((CH3)3CAsH2), 포스핀(PH3), tert-부틸포스핀((CH3)3CPH2) 등이 사용된다. 에피택셜 성장 조건은, 예를 들면 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 0.1 내지 3μm/hr이다. 원료의 캐리어 가스로서, 고순도 수소가 이용될 수 있다.
에피택셜 성장은, 일례로서 이하의 조건에 의해 행해진다. 반응로 내 압력 0.1atm, 성장 온도 550℃, 성장 속도 0.1 내지 1μm/hr의 조건에서 30nm 정도의 GaAs가 적층되고, 일단 중단된다. 그 후, 비소 원료 분위기가 유지된 상태에서 성장 온도가 650℃까지 승온되고, 다시 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 0.1 내지 3μm/hr의 조건에서 에피택셜 성장이 행해진다. 원료의 캐리어 가스로서, 고순도 수소가 이용될 수 있다.
시드 결정을 어닐링하는 공정, 반도체(112)를 형성하는 공정, 및 반도체(114)를 형성하는 공정은, 베이스 기판(102)이 대기에 노출되지 않게 실시된다. 예를 들면, 2개의 공정은 동일 장치의 동일 챔버 내에서 실시된다. 2개의 공정을 각각 다른 챔버에서 실시하여, 베이스 기판(102)이 대기에 노출되지 않게 챔버간에서 이송할 수도 있다. 이상의 공정을 거쳐 반도체 기판(100)이 완성된다.
도 6은, 광 디바이스(600)의 단면의 일례를 도시한다. 광 디바이스(600)는, 반도체 기판(100)을 이용하여 제조할 수 있는 광 디바이스의 일례이다. 광 디바이스(600)는, 베이스 기판(102), 저해층(104), 시드 결정(106), 버퍼층(108), 반도체(112), 반도체(114), 전극(632) 및 전극(634)을 구비한다. 도 6은 하나의 소자(P01)를 구비하는 광 디바이스(600)를 나타내지만, 광 디바이스(600)는 복수의 소자(P01)를 포함할 수 있다. 광 디바이스(600)는, 반도체(112)와 반도체(114) 사이의 반도체 접합 계면(122)의 근방에, 공핍층 등의 공간 전하 영역을 포함하는 저캐리어 농도 반도체를 갖는다. 이하, 도면을 이용하여 광 디바이스(600)를 설명하지만, 반도체 기판(100)과 중복하는 구성 요소에 대해서는 설명을 생략한다.
전극(632) 및 전극(634)은, 각각 반도체(112)와 반도체(114)에 접하여 형성되고, 반도체(112) 및 반도체(114)를 외부 회로에 접속시킨다. 전극(632) 및 전극(634)은, 도전성 재료에 의해 형성된다. 전극(632) 및 전극(634)은, 예를 들면 금속에 의해 형성된다. 전극(632) 및 전극(634)의 재료는, 예를 들면 AuGe/Ni/Au, AuZn, AuNi 또는 AuCr이다. 전극(632) 및 전극(634)은, 상기 도전성 재료의 적층 구조를 가질 수 있다. 전극(632) 및 전극(634)은, 예를 들면 스퍼터법, 진공 증착법에 의해 형성된다.
도 7은 광 디바이스(600)의 제조 과정에서의 단면예를 도시한다. 광 디바이스(600)는, 반도체 기판(100)을 이용하여, 도 7에 도시한 바와 같이, 반도체(114)의 메사를 형성한 후에, 도 6에 나타낸 바와 같이, 전극(634) 및 전극(632)을 형성함으로써 완성된다. 반도체(114)의 메사는, 에칭 등 포토리소그래피법에 의해 형성된다.
전극(634)은, 다음과 같이 형성된다. 우선, 포토리소그래피법에 의해, 전극(634)을 형성할 부위에 개구를 갖는 레지스트 마스크를 형성한다. 계속해서, 레지스트 마스크 상에 전극용 금속을 증착한다. 마지막으로 레지스트를 리프트 오프함으로써, 전극(634)이 완성된다. 전극(632)도 마찬가지로 형성된다. 전극(634) 및 전극(632)은, 동시에 형성될 수도 있다. 또한, 리프트 오프법에 의해 전극(634)을 반도체(114) 상에 형성하고, 에칭 등 포토리소그래피법에 의해 반도체(114)의 메사를 형성한 후에 전극(632)을 형성할 수도 있다.
예를 들면, 반도체(114)가 P형 반도체이고, 반도체(112)가 N형 반도체인 경우에, 반도체(112)와 반도체(114) 사이에 PN 접합이 형성되고, 그 근방에 공간 전하 영역을 포함하는 저캐리어 농도 반도체가 형성된다. 전극(634)과 전극(632) 사이에 순 전압이 인가되면, 반도체(112)로부터 전자가, 반도체(114)로부터 정공이 해당 공간 전하 영역으로 이동하여, 전자와 정공이 재결합함으로써 광이 발생한다. 이 경우, 저캐리어 농도 반도체는 광을 발하는 발광부가 되어, 광 디바이스(600)는 발광 소자로서 기능한다. 한편, 공간 전하 영역의 근방에, 광이 입사함으로써 결정 격자에 결합되어 있던 전자가 결합이 풀려 자유 전자로 되어, 자유로운 전자 또는 정공이 발생한다. 이 경우에는, 저캐리어 농도 반도체는 광 전류를 생성하는 수광부로 되어, 광 디바이스(600)는 수광 소자로서 기능한다.
반도체(114) 및 반도체(112)는, 각각 조성, 도핑 농도 및 두께가 다른 복수의 반도체층의 적층체일 수 있다. 또한, 광 디바이스(600)는, 반도체(114)와 반도체(112) 사이에, 유한의 두께를 갖고, 조성, 도핑 농도 및 막 두께가 다른 복수의 반도체층으로 구성되는 적층체를 가질 수도 있다.
상기에서, PN 접합을 갖는 광 디바이스(600)의 일례를 설명했지만, 상기 발광부는, PN 접합 LED(발광 다이오드), LD(레이저 다이오드), VCSEL(수직 공진기 면발광 레이저)일 수 있다. 상기 수광부는, PN 다이오드, PIN 다이오드, MSM(금속-반도체-금속 접합) 다이오드, 애벌런치 포토 다이오드, CCD 또는 MOS 등의 광센서, 또는 태양 전지일 수 있다.
도 8은 다른 실시 형태인 반도체 기판(800)의 단면의 일례를 도시한다. 반도체 기판(800)은, 베이스 기판(802), 저해층(804), 시드 결정(806), 버퍼층(808), 반도체(812), 반도체(814) 및 반도체(816)를 구비한다. 반도체 기판(800)의 구성 요소 중 베이스 기판(802)은, 반도체 기판(100)에 있어서의 베이스 기판(102)에 대응하며, 마찬가지의 구성을 갖는다. 저해층(804)은 저해층(104)에 대응하며, 마찬가지의 구성을 갖는다. 시드 결정(806)은 시드 결정(106)에 대응하며, 마찬가지의 구성을 갖는다. 버퍼층(808)은 버퍼층(108)에 대응하며, 마찬가지의 구성을 가질 수 있다. 따라서, 반도체 기판(800)에 있어서, 반도체 기판(100)과 마찬가지의 구성에 대해서 설명을 생략한다.
반도체 기판(800)은, 단일한 베이스 기판(802) 상에 복수의 시드 결정(806)을 가질 수 있다. 시드 결정(806)마다 버퍼층(808), 반도체(812), 반도체(814) 및 반도체(816)가 설치되어 있다. 버퍼층(808), 반도체(812), 반도체(814) 및 반도체(816)는, 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법은, 예를 들면 CVD법, MOCVD법, MBE법 및 ALD법을 포함한다.
반도체(812), 반도체(814) 및 반도체(816)는, 순차 버퍼층(808) 상에 형성된다. 반도체(812), 반도체(814) 및 반도체(816)는, 버퍼층(808)을 통해 시드 결정(806)에 격자 정합 또는 의사 격자 정합한다. 반도체(812), 반도체(814) 및 반도체(816)는, 4족 반도체 또는 3-5족 화합물 반도체일 수 있다. 해당 3-5족 화합물 반도체는, 헤테로 접합 트랜지스터가 형성 가능한 3-5족 화합물 반도체일 수 있다. 3-5족 화합물 반도체는, 예를 들면 GaP, GaAs, GaAsP, AlGaAs, InGaP, InGaAs, InGaAsP, AlInGaP, GaN 또는 InGaN이다. 상기 헤테로 접합 트랜지스터는, HBT(헤테로 접합 바이폴라 트랜지스터), HEMT(고전자 이동도 트랜지스터), p-HEMT(의사 격자 정합 고전자 이동도 트랜지스터), MISFET(금속-절연체-반도체 전계 효과 트랜지스터) 등일 수 있다.
반도체(812), 반도체(814) 및 반도체(816)는, NPN형 접합을 갖는 헤테로 접합 트랜지스터를 형성할 수 있다. 또한, 반도체(812), 반도체(814) 및 반도체(816)는, PNP형 접합을 갖는 헤테로 접합 트랜지스터를 형성할 수도 있다. 반도체(812), 반도체(814) 및 반도체(816)는, 반도체 접합 계면(824) 및 반도체 접합 계면(826)의 근방에 저캐리어 농도 반도체를 가질 수도 있다.
반도체(812), 반도체(814) 및 반도체(816)는, 각각 조성, 도핑 농도 및 반도체층 두께가 서로 다른 복수의 반도체층으로 구성되는 적층체일 수도 있다. 예를 들면, 반도체 접합 계면(824) 또는 반도체 접합 계면(826)에 있어서, 반도체(812)와 반도체(814) 사이, 또는 반도체(814)와 반도체(816) 사이에 끼워지고, 유한의 두께를 가지며, 조성, 도핑 농도 및 막 두께가 서로 다른 복수의 반도체층으로 구성되는 적층체가 설치된다.
도 9와 도 10은, 반도체 기판(800)의 제조 과정에서의 단면예를 도시한다. 이하, 도면을 이용하여 반도체 기판(800)의 제조 방법을 설명한다. 반도체 기판(800)의 제조 방법은, 반도체 기판(100)의 제조 방법과 마찬가지로, 베이스 기판(802) 상에 개구를 갖는 저해층(804)을 형성하는 공정과, 베이스 기판(802) 상에 시드 결정(806)을 형성하는 공정과, 시드 결정(806)을 어닐링하는 공정과, 제1 전도형의 반도체(812)를 형성하는 공정과, 제1 전도형과 반대의 전도형인 제2 전도형의 반도체(814)를 형성하는 공정과, 제1 전도형의 반도체(816)를 형성하는 공정을 구비한다.
반도체(812)를 형성하는 공정과 반도체(814)를 형성하는 공정 사이, 및 반도체(814)를 형성하는 공정과 반도체(816)를 형성하는 공정 사이에, 저캐리어 농도 반도체를 형성하는 공정을 더 구비할 수도 있다. 이하의 설명에서, 반도체 기판(100)의 제조 방법과 동일 공정의 설명은 생략된다.
저해층(804)을 형성하는 공정에서, 도 9에 도시한 바와 같이, 베이스 기판(802) 상에, 베이스 기판(802)에 달하는 복수의 개구(805)를 갖는 저해층(804)을 형성한다. 예를 들면, 열 산화법에 의해서 베이스 기판(802)의 전체면에 산화실리콘막을 형성한다. 에칭 등의 포토리소그래피법에 의해, 산화실리콘막에, 베이스 기판(802)의 표면에 도달하는 복수의 개구(805)를 형성한다.
시드 결정(806)을 형성하는 공정에서, 복수의 개구(805) 각각의 내부에, 선택 에피택셜 성장법에 의해 복수의 시드 결정(806)이 형성된다. 시드 결정(806)은 Cx1Siy1Gez1Sn1-x1-y1-z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이다. 또한, 베이스 기판(802) 상에 시드 결정(806)의 막을 형성하고, 에칭 등 포토리소그래피법에 의해서 시드 결정(806)을 패터닝함으로써, 저해층(804)을 형성하지 않고 서로 떨어진 복수의 섬 형상의 시드 결정(806)을 형성할 수도 있다.
시드 결정(806)을 어닐링하는 공정에서, 도 9에 도시한 바와 같이, 복수의 시드 결정(806)을 가열하여 어닐링한다. 상기 시드 결정을 형성하는 공정 및 시드 결정을 어닐링하는 공정을, 베이스 기판(802)이 대기에 노출되지 않게 실시할 수도 있다. 복수 단계로 나누어 시드 결정(806)을 어닐링할 수도 있다.
반도체(812)를 형성하는 공정, 반도체(814)를 형성하는 공정 및 반도체(816)를 형성하는 공정에서, 우선 도 10에 도시한 바와 같이, 복수의 시드 결정(806) 각각에 버퍼층(808)을 선택 에피택셜 성장하고, 또한 도 8에 도시한 바와 같이, 버퍼층(808) 상에 반도체(812), 반도체(814) 및 반도체(816)를 순차적으로 선택 에피택셜 성장한다.
예를 들면, 버퍼층(808), 반도체(812), 반도체(814) 및 반도체(816)는, GaAs, AlGaAs, InGaAs, InGaP 등의 3-5족 화합물 반도체이다. 이 경우, 3-5족 화합물 반도체는, MOCVD법을 이용하여 에피택셜 성장된다. 에피택셜 성장은, 예를 들면 다음과 같이 행해진다. MOCVD로 내가 고순도 수소로 충분히 치환된 후, 시드 결정(806)을 갖는 베이스 기판(802)의 가열을 개시한다. 결정 성장시의 기판 온도는, 450℃ 내지 800℃이면 좋다. 베이스 기판(802)이 적절한 온도로 안정된 시점에서 로 내에 비소 원료 또는 인 원료를 도입한다. 계속해서 갈륨 원료, 알루미늄 원료 또는 인듐 원료를 도입하여, 3-5족 화합물 반도체를 에피택셜 성장시킨다.
3족 원소 원료로서, 예를 들면 트리메틸갈륨(TMG) 및 트리메틸알루미늄(TMA), 트리메틸인듐(TMI)을 사용하고, 5족 원소 원료 가스로서, 예를 들면 아르신(AsH3), tert-부틸아르신((CH3)3CAsH2), 포스핀(PH3), tert-부틸포스핀((CH3)3CPH2)을 사용한다. 도너 불순물 원소로서, Si, S, Se 또는 Te를 첨가할 수도 있다. 억셉터 불순물 원소로서, C, Mg 또는 Zn을 첨가할 수 있다.
에피택셜 성장은, 예를 들면 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 1 내지 3μm/hr의 조건에서 실시된다. 다른 예에서 에피택셜 성장은, 반응로 내 압력 0.1atm, 성장 온도 550℃, 성장 속도 0.1 내지 1μm/hr의 조건에서 실시되고, 30nm 정도의 GaAs가 적층된 후 일단 중단된다. 그 후, 비소 원료 분위기를 유지하면서 성장 온도를 650℃까지 승온하고, 다시 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 0.1 내지 3μm/hr의 조건에서 에피택셜 성장시킬 수도 있다. 원료의 캐리어 가스로서, 예를 들면 고순도 수소가 이용된다. 시드 결정(806)을 어닐링하는 공정, 반도체(812)를 형성하는 공정, 반도체(814)를 형성하는 공정 및 반도체(816)를 형성하는 공정은, 베이스 기판(802)이 대기에 노출되지 않게 실시할 수도 있다.
도 11은 다른 실시 형태인 광 디바이스(1100)의 단면의 일례를 도시한다. 광 디바이스(1100)는, 반도체 기판(800)을 이용하여 제조할 수 있는 광 디바이스의 일례이다. 광 디바이스(1100)는, 트랜지스터(T01)와 트랜지스터(T02)를 구비한다. 트랜지스터(T01) 및 트랜지스터(T02)는, 헤테로 접합 트랜지스터일 수 있다. 본 실시 양태에서, 트랜지스터(T01)와 트랜지스터(T02)로서 헤테로 접합 바이폴라 트랜지스터의 예를 설명하지만, 트랜지스터(T01)와 트랜지스터(T02)는 HEMT(고전자 이동도 트랜지스터), p-HEMT(의사 격자 정합 고전자 이동도 트랜지스터), MISFET(금속-절연체-반도체 전계 효과 트랜지스터) 등일 수도 있다. 이하의 설명에서, 트랜지스터(T01)와 트랜지스터(T02)로서 NPN형 트랜지스터의 예를 설명하지만, PNP형 트랜지스터라도 좋다.
트랜지스터(T01)는, 베이스 기판(802), 저해층(804), 시드 결정(806), 버퍼층(808), N형 반도체(812), P형 반도체(814), N형 반도체(816), 베이스 전극(1142), 에미터 전극(1144) 및 콜렉터 전극(1146)을 구비한다. 트랜지스터(T01)는, 반도체 접합 계면(824) 및 반도체 접합 계면(826)의 근방에서 저캐리어 농도 반도체를 갖는다. 예를 들면, 저캐리어 농도 반도체는, 공핍층 등의 공간 전하 영역을 포함한다.
트랜지스터(T01)는, N형 반도체(812)와 P형 반도체(814) 사이에 I형 반도체층을 구비할 수 있고, P형 반도체(814)와 N형 반도체(816) 사이에 I형 반도체층을 구비할 수도 있다. 또한, N형 반도체(816)는, 도너 불순물 원소의 도핑 농도가 서로 다른 복수의 반도체층의 적층체일 수도 있다. 트랜지스터(T02)는, 트랜지스터(T01)와 마찬가지의 구성을 가질 수 있다. 따라서, 이하의 설명에서, 트랜지스터(T01)와 구별할 필요가 있는 경우를 제외하고, 트랜지스터(T02)에 대한 설명이 생략된다.
N형 반도체(812)는 트랜지스터(T01)의 콜렉터를 형성할 수 있다. P형 반도체(814)는 트랜지스터(T01)의 베이스를 형성할 수 있다. N형 반도체(816)는, 트랜지스터(T01)의 에미터를 형성할 수 있다.
베이스 전극(1142)은, 베이스인 P형 반도체(814)에 접하여 형성되고, P형 반도체(814)를 외부 회로에 접속시킨다. 베이스 전극(1142)은 전도성이 있는 재료에 의해서 형성된다. 베이스 전극(1142)은 금속에 의해서 형성된다. 베이스 전극(1142)의 재료는, 예를 들면 AuZn, CrAu, Ti/Pt, Ti/Pt/Au이다. 베이스 전극(1142)은, 예를 들면 스퍼터법, 진공 증착법에 의해 형성된다.
에미터 전극(1144)은, 에미터인 N형 반도체(816)에 접하여 형성되고, N형 반도체(816)를 외부 회로에 접속시킨다. 에미터 전극(1144)은 도전성 재료에 의해서 형성된다. 에미터 전극(1144)은, 예를 들면 금속으로 형성된다. 에미터 전극(1144)의 재료는, 예를 들면 AuGe/Ni/Au이다. 에미터 전극(1144)은, 예를 들면 스퍼터법, 진공 증착법에 의해 형성된다.
콜렉터 전극(1146)은, 콜렉터인 N형 반도체(812)에 접하여 형성되고, N형 반도체(812)를 외부 회로에 접속시킨다. 콜렉터 전극(1146)은 도전성 재료에 의해서 형성된다. 콜렉터 전극(1146)은, 예를 들면 금속으로 형성된다. 콜렉터 전극(1146)의 재료는, 예를 들면 AuGe/Ni/Au이다. 콜렉터 전극(1146)은, 예를 들면 스퍼터법, 진공 증착법에 의해 형성된다.
트랜지스터(T01) 및 트랜지스터(T02)는, 통상의 HBT로서, 그 스위칭 기능 또는 증폭 기능 등을 전기 회로에 이용할 수 있다. 트랜지스터(T01) 및 트랜지스터(T02)를, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체를 갖는 발광 소자 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체를 갖는 수광 소자를 포함하는 광전 반도체로서 기능시킬 수도 있다.
구체적으로는, 에미터인 N형 반도체(816)와 베이스인 P형 반도체(814) 사이의 반도체 접합 계면(826)에는, PN 접합이 형성된다. 반도체 접합 계면(826)의 근방에 공간 전하 영역을 포함하는 저캐리어 농도 반도체가 생성된다. 해당 공간 전하 영역은, 예를 들면 공핍층이다. N형 반도체(816)와 P형 반도체(814) 사이에 형성된 PN 접합에 순 전압을 인가하면, N형 반도체(816)로부터 전자가, P형 반도체(814)로부터 정공이 해당 저캐리어 농도 반도체로 이동하여, 전자 및 정공이 재결합함으로써 광이 발생한다. 즉, N형 반도체(816), P형 반도체(814) 및 해당 저캐리어 농도 반도체가, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체로서 기능한다.
마찬가지로, 베이스인 P형 반도체(814)와 콜렉터인 N형 반도체(812) 사이의 반도체 접합 계면(824)에는, PN 접합이 형성된다. 반도체 접합 계면(824)의 근방에 공간 전하 영역을 포함하는 저캐리어 농도 반도체가 생성된다. 해당 공간 전하 영역은, 예를 들면 공핍층이다. 해당 저캐리어 농도 반도체에 광이 입사함으로써, 결정 격자에 결합되어 있던 전자가 결합이 풀려 자유 전자로 되어, 자유로운 전자 또는 정공이 발생한다. 즉, P형 반도체(814), N형 반도체(812) 및 해당 저캐리어 농도 반도체가, 광의 조사를 받아 광 전류를 발생하는 수광 반도체로서 기능한다. 베이스인 P형 반도체(814)와 콜렉터인 N형 반도체(812) 사이에, 비도핑의 반도체층이 설치될 수도 있다. 이 경우에는, P형 반도체(814)와 N형 반도체(812) 사이에 PIN 접합이 형성되어, 보다 고속의 수광 소자로서 이용할 수 있다.
상술한 바와 같이, 트랜지스터(T01, T02)가 발광 소자로서 기능하는 경우에는, 트랜지스터(T01)와 트랜지스터(T02) 중, 한쪽의 트랜지스터의 에미터-베이스 간의 반도체 접합 계면 근방의 저캐리어 농도 반도체가 발광부이고, 다른 쪽의 트랜지스터가 해당 저캐리어 농도 반도체에 구동 전류를 공급하는 트랜지스터이다. 또한, 트랜지스터(T01, T02)가 수광 소자로서 기능하는 경우에는, 트랜지스터(T01)와 트랜지스터(T02) 중, 한쪽의 트랜지스터의 베이스-콜렉터 간의 반도체 접합 계면 근방의 저캐리어 농도 반도체가 수광부이고, 다른 쪽의 트랜지스터가 해당 저캐리어 농도 반도체로부터 생성되는 광 전류를 증폭하는 트랜지스터이다.
도 11에 도시하는 광 디바이스(1100)는, T01과 T02의 두개의 트랜지스터만 포함하지만, 보다 많은 트랜지스터를 포함할 수도 있다. 일부의 트랜지스터를 발광 소자 및 수광 소자로 하는 구조에 의해, 광 디바이스(1100)는, 트랜지스터(T01)를 형성하는 하나의 공정에 의해, 발광 소자, 수광 소자, 구동용 트랜지스터, 증폭용 트랜지스터 등을 동일 베이스 기판(802)에 모노리식으로 형성할 수 있다. 결과적으로, 광 디바이스의 고집적화 및 고속화가 달성된다.
도 11에 도시하는 광 디바이스(1100)에 있어서, 발광 소자와 같은 광 디바이스가 되는 부분과, 트랜지스터와 같은 전자 디바이스가 되는 부분이, 공통되는 에피택셜 반도체 적층 구조를 구성하는 반도체(812), 반도체(814) 및 반도체(816)에 의해 형성된다. 발광 소자와 같은 광 디바이스가 되는 부분과, 트랜지스터와 같은 전자 디바이스가 되는 부분은, 동일한 베이스 기판(802) 상에 형성된 상이한 에피택셜 적층 구조로 형성될 수도 있다. 예를 들면, 반도체 기판(800)에 있어서의 반도체(812), 반도체(814) 및 반도체(816)에 트랜지스터가 형성되고, 그 위에 복수의 반도체층이 에피택셜 성장되고, 해당 반도체층에 발광 소자가 형성될 수도 있다.
도 12 및 도 13은, 광 디바이스(1100)의 제조 과정에서의 단면예를 도시한다. 이하, 도면을 이용하여 광 디바이스(1100)를 제조하는 방법을 설명한다.
반도체 기판(800)을 이용하여, 반도체(816)에 접하여 에미터 전극(1144)을 형성한다. 예를 들면, 에미터 전극(1144)은, 포토리소그래피법에 의해, 반도체(816)의 표면에, 에미터 전극(1144)을 형성할 부위에 개구를 갖는 레지스트 마스크를 형성하고, 전극용 금속을 증착한 후, 레지스트를 리프트 오프함으로써 형성된다. 도 12에 도시한 바와 같이, 에칭 등의 포토리소그래피법에 의해 에미터 메사를 형성한다. 다음으로, 도 13에 도시한 바와 같이, 에칭 등의 포토리소그래피법에 의해 콜렉터 메사를 형성하고, 베이스 전극(1142)을 형성한다. 계속해서 도 11에 도시한 바와 같이 콜렉터 전극(1146)을 형성한다. 또한, 메사 형성과 전극 형성의 순서는, 상기한 순서에 한정되지 않는다. 예를 들면, 에미터 메사를 형성한 후에, 에미터 전극(1144)을 형성할 수도 있다.
이상, HBT의 에미터 베이스 접합을 발광 소자로 하고, HBT의 베이스-콜렉터 접합을 수광 소자로 하는 예를 설명했지만, p-HEMT(의사 격자 정합 고전자 이동도 트랜지스터)의 버퍼층에 금속 전극을 형성한 MSM(금속-반도체-금속) 구조의 광 검출기일 수도 있다.
도 14는 다른 실시 양태인 광 디바이스(1400)의 단면의 일례를 도시한다. 광 디바이스(1400)는, 베이스 기판(1402), 보호막(1404), 소자 분리 절연층(1472), 트랜지스터(T01), 트랜지스터(T02), 트랜지스터(T03), 트랜지스터(T04), 트랜지스터(T11), 트랜지스터(T12), 트랜지스터(T13) 및 트랜지스터(T14)를 구비한다. 트랜지스터(T01), 트랜지스터(T02), 트랜지스터(T03) 및 트랜지스터(T04)는, 광 디바이스(1100)에 있어서의 트랜지스터(T01)에 대응하며, 동일한 구성을 가질 수 있다.
트랜지스터(T11), 트랜지스터(T12), 트랜지스터(T13) 및 트랜지스터(T14)는, 활성 영역이 베이스 기판(1402)에 포함되는 실리콘에 형성되어 있는 실리콘 디바이스일 수 있다. 본 실시 양태에서, 실리콘 디바이스로서, T11, T12, T13 및 T14와 같이 전계 효과 트랜지스터가 예시된다. 그 외에, 실리콘 디바이스는, 다이오드(제너 다이오드를 포함함), 트랜지스터, 논리 회로, 스위치 회로, 아날로그 회로, 캐패시터, 인덕터 등을 포함하는 전자 회로, 및 광 도파로, 광 스위치, 광 분파/합파기 등을 포함하는 광 회로일 수 있다.
베이스 기판(1402)은, 광 디바이스(1100)에 있어서의 베이스 기판(802)에 대응하며, 마찬가지의 구성을 가질 수 있다. 보호막(1404)은, 실리콘 디바이스(T11, T12, T13, T14)를 보호하는 절연막이다. 또한, 보호막(1404)은, 트랜지스터(T01, T02, T03, T04)를 형성하는 공정에서는, 저해층의 효과를 가지며, 광 디바이스(1100)에서의 저해층(804)과 마찬가지의 구성을 갖는다.
트랜지스터(T01)는, 베이스 기판(1402), 보호막(1404), 시드 결정(1406), 버퍼층(1408), N형 반도체(1412), P형 반도체(1414), N형 반도체(1416), 베이스 전극(1442), 에미터 전극(1444) 및 콜렉터 전극(1446)을 구비한다. 시드 결정(1406)은, 광 디바이스(1100)에서의 시드 결정(806)에 대응하며, 마찬가지의 구성을 갖는다. 버퍼층(1408)은 버퍼층(808)에 대응하며, 마찬가지의 구성을 갖는다. N형 반도체(1412), P형 반도체(1414) 및 N형 반도체(1416)는, 각각 N형 반도체(812), P형 반도체(814) 및 N형 반도체(816)에 대응하며, 마찬가지의 구성을 갖는다. 베이스 전극(1442), 에미터 전극(1444) 및 콜렉터 전극(1446)은, 각각 베이스 전극(1142), 에미터 전극(1144) 및 콜렉터 전극(1146)에 대응하며, 마찬가지의 구성을 갖는다.
본 실시 양태에서, 트랜지스터(T01, T02, T03, T04)는, 헤테로 접합 바이폴라 트랜지스터로서 예시되지만, 헤테로 접합 전계 효과 트랜지스터일 수도 있다. 또한, 트랜지스터(T01, T02, T03, T04)의 일부가 헤테로 접합 바이폴라 트랜지스터이며, 나머지 부분이 헤테로 접합 전계 효과 트랜지스터일 수도 있다.
트랜지스터(T11)는, 웰(1451), 소스(1452), 게이트 전극(1454), 드레인(1456) 및 게이트 절연막(1458)을 구비한다. 본 실시 양태의 설명에서, 트랜지스터(T11)는 P형 채널을 갖는 전계 효과 트랜지스터로서 예시되지만, 트랜지스터(T11)는 N형 채널을 갖는 전계 효과 트랜지스터일 수도 있다.
트랜지스터(T12)는, 웰(1461), 드레인(1462), 게이트 전극(1464), 소스(1466) 및 게이트 절연막(1458)을 구비한다. 본 실시 양태의 설명에서, 트랜지스터(T12)는 N형 채널을 갖는 전계 효과 트랜지스터로서 예시되지만, 트랜지스터(T12)는 P형 채널을 갖는 전계 효과 트랜지스터일 수도 있다.
트랜지스터(T13)는, 트랜지스터(T11) 또는 트랜지스터(T12)와 마찬가지의 구성을 갖는다. 트랜지스터(T14)는, 트랜지스터(T12) 또는 트랜지스터(T11)와 마찬가지의 구성을 갖는다.
트랜지스터(T01, T02, T03, T04)는, 실리콘 디바이스인 트랜지스터(T11, T12, T13, T14)와 동일한 베이스 기판(1402)에 모노리식으로 형성된다. 트랜지스터(T01, T02, T03, T04)는, 실리콘 디바이스인 트랜지스터(T11, T12, T13, T14)와 결합되어 전기 회로를 형성할 수 있다.
광 디바이스(1400)에 있어서, 트랜지스터(T01, T02, T03, T04) 중, 어느 하나의 트랜지스터의 에미터-베이스 간의 반도체 접합 계면 근방의 공간 전하 영역을 포함하는 저캐리어 농도 반도체가, 공급되는 구동 전류에 따라서 광을 출력하는 발광부로 되는 발광 반도체일 수 있다. 트랜지스터(T01, T02, T03, T04) 중, 어느 하나의 트랜지스터의 베이스-콜렉터 간의 반도체 접합 계면 근방의 공간 전하 영역을 포함하는 저캐리어 농도 반도체가, 광의 조사를 받아 광 전류를 발생하는 수광부로 되는 수광 반도체일 수 있다.
예를 들면, 트랜지스터(T02)의 반도체 접합 계면(1426) 근방의 공간 전하 영역이 발광부이고, 트랜지스터(T01)는 해당 발광부를 구동하는 스위치일 수 있다. 또한, 트랜지스터(T03)의 반도체 접합 계면(1424) 근방의 공간 전하 영역이 수광부이고, 트랜지스터(T04)는 해당 수광부에서 공급되는 신호를 증폭하는 증폭기일 수 있다.
또한, 트랜지스터(T11, T12, T13, T14)의 실리콘 디바이스가 발광부 또는 수광부를 형성하는 공간 전하 영역의 입출력 회로를 형성할 수 있다. 예를 들면, 트랜지스터(T11) 및 트랜지스터(T12)에 의해 인버터 회로가 형성된다. 해당 인버터 회로를 포함하는 드라이버 회로는, 트랜지스터(T02)의 발광부에 구동 전류를 공급하는 트랜지스터(T01)를 제어하는 제어 신호를 출력할 수 있다. 또한, 트랜지스터(T13) 및 트랜지스터(T14)는, 트랜지스터(T03)의 수광부로부터 출력되는 전기 신호를 증폭하는 회로일 수도 있다.
본 실시 형태에서, 상술한 바와 같이, 발광부를 갖는 트랜지스터(T02), 수광부를 갖는 트랜지스터(T03), 구동용 트랜지스터(T01), 증폭용 트랜지스터(T04), 실리콘 디바이스인 트랜지스터(T11, T12, T13, T14)가 동일한 베이스 기판(1402)에 모노리식으로 형성된다. 그 결과, 헤테로 접합 화합물 반도체에 의해 형성되는 광 디바이스의 고감도, 고속 동작의 이점을 유지하면서 회로의 집적도가 향상되어, 광 디바이스의 소형화가 실현된다.
도 15 내지 도 17은, 광 디바이스(1400)의 제조 과정에서의 단면예를 도시한다. 이하, 도면을 이용하여 광 디바이스(1400)의 제조 방법을 설명한다. 광 디바이스(1400)의 제조 방법은, 실리콘 디바이스를 형성하는 공정, 보호막 및 개구를 형성하는 공정, 시드 결정(1406)을 형성하는 공정, 시드 결정(1406)을 어닐링하는 공정, 제1 전도형의 반도체(1412)를 형성하는 공정, 제1 전도형과 반대의 전도형의 제2 전도형의 반도체(1414)를 형성하는 공정, 제1 전도형의 반도체(1416)를 형성하는 공정, 및 발광부, 수광부 또는 헤테로 접합 트랜지스터를 형성하는 공정을 구비한다. 제1 전도형의 반도체(1412)를 형성하는 공정과 제2 전도형의 반도체(1414)를 형성하는 공정 사이, 및 제2 전도형의 반도체(1414)를 형성하는 공정과 제1 전도형의 반도체(1416)를 형성하는 공정 사이에, 저캐리어 농도 반도체를 형성하는 공정을 더 구비해도 좋다.
실리콘 디바이스를 형성하는 공정에서, 도 15에 도시한 바와 같이, 실리콘을 포함하는 베이스 기판(1402) 상에, 실리콘 디바이스인 트랜지스터(T11, T12, T13, T14)를 형성한다. 해당 실리콘 디바이스에 있어서는, 활성 영역이 실리콘에 형성된다. 다음으로, 베이스 기판(1402)에, N웰(1451)과, P웰(1461)과, 소자 분리 절연층(1472)을 형성한다. 베이스 기판(1402)은 실리콘 기판일 수 있다.
N웰(1451)은, 다음과 같이 하여 형성된다. 우선, 베이스 기판(1402)의 표면에, 예를 들면 열 산화법에 의해 산화실리콘막을 형성한다. 다음으로, 에칭 등 포토리소그래피법에 의해 N웰 형성 예정부의 산화실리콘막에 개구를 형성한다. 해당 산화실리콘막을 마스크로 해서 인(P) 등의 5족 원소 이온을 주입함으로써, N웰(1451)이 형성된다. P웰(1461)은, N웰와 마찬가지의 방법으로, 보론(B) 등의 3족 원소 이온을 주입함으로써 형성된다.
소자 분리 절연층(1472)은, 다음과 같이 하여 형성된다. 베이스 기판(1402)의 표면에 산화실리콘막과 질화실리콘막을 형성한다. 에칭 등의 포토리소그래피법에 의해, 소자 분리 절연층(1472)을 형성할 예정 부분에 산화막 및 질화막의 개구를 형성한다. 그 후, 드라이 에칭에 의해 트렌치를 형성한다. CVD법으로, 트렌치에 산화실리콘을 퇴적한다. 화학 기계 연마법(CMP법이라고 칭하는 경우가 있음)에 의해 여분의 산화실리콘막을 제거하여, 소자 분리 절연층(1472)이 완성된다.
계속해서, N웰(1451) 및 P웰(1461) 상에 게이트 절연막(1458)을 형성하고, 게이트 전극(1454), 게이트 전극(1464)을 형성한다. 우선, 열 산화법에 의해 게이트 절연막(1458)을 형성하는 산화실리콘막을 형성한다. 다음으로, CVD법에 의해 인(P)을 도핑한 폴리실리콘막을 형성한다. 그 후, 에칭 등의 포토리소그래피법에 의해 게이트 전극(1454) 및 게이트 전극(1464)을 형성한다.
계속해서, 소스(1452), 드레인(1456), 드레인(1462), 소스(1466)를 형성한다. P형의 소스(1452) 및 드레인(1456)은, 우선 에칭 등의 포토리소그래피법에 의해, P형의 소스(1452) 및 드레인(1456)이 형성되는 예정 부위에, 개구를 갖는 산화실리콘막을 마스크로 해서 보론(B) 등의 3족 원소 이온을 주입함으로써 형성된다. N형의 드레인(1462)과 소스(1466)는, 우선 에칭 등의 포토리소그래피법에 의해, N형의 드레인(1462)과 소스(1466)를 형성할 예정 부위에, 개구를 갖는 산화실리콘막을 마스크로 해서 인(P) 등의 5족 원소 이온을 주입함으로써 형성된다.
보호막(1404) 및 개구(1405)를 형성하는 공정에서, 도 16에 도시한 바와 같이, 실리콘 디바이스인 트랜지스터(T11, T12, T13, T14)를 덮는 보호막(1404)을 베이스 기판(1402) 상에 형성한다. 보호막(1404)에, 베이스 기판(1402)에 달하는 개구(1405)를 형성한다. 보호막(1404)은, 열 산화법에 의해 산화실리콘막을 형성하고, 에칭 등의 포토리소그래피법에 의해, 시드 결정(1406)을 형성할 예정 부위에, 베이스 기판(1402)의 표면에 도달하는 개구(1405)를 형성함으로써 형성된다.
시드 결정(1406)을 형성하는 공정에서, 개구(1405)의 내부에, 선택 에피택셜 성장법에 의해 조성이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)인 시드 결정(1406)을 형성한다. 시드 결정(1406)은, 예를 들면 에피택셜 성장법에 의해 형성한다. 에피택셜 성장법은, 예를 들면 CVD법, MOCVD법, MBE법 및 ALD법을 포함한다. 보호막(1404)의 표면에서는, 시드 결정(1406)의 에피택셜 성장이 저해되기 때문에, 시드 결정(1406)이 개구(1405)의 내부에서 선택적으로 에피택셜 성장한다.
시드 결정(1406)을 어닐링하는 공정에서, 도 16에 도시한 바와 같이, 시드 결정(1406)이 가열되어 어닐링된다. 상기 시드 결정(1406)을 형성하는 공정 및 시드 결정(1406)을 어닐링하는 공정은, 베이스 기판(1402)이 대기에 노출되지 않게 실시된다. 시드 결정(1406)을 어닐링하는 공정은, 복수 단계로 나누어 실시할 수도 있다.
반도체(1412)를 형성하는 공정, 반도체(1414)를 형성하는 공정 및 반도체(1416)를 형성하는 공정에서, 우선 도 17에 도시한 바와 같이, 복수의 시드 결정(1406) 각각에 버퍼층(1408)이 선택 에피택셜 성장하고, 또한 버퍼층(1408) 상에, 반도체(1412), 반도체(1414) 및 반도체(1416)가 순차적으로 선택 에피택셜 성장한다. 버퍼층(1408), 반도체(1412), 반도체(1414) 및 반도체(1416)는, 어닐링된 시드 결정(1406)에 격자 정합 또는 의사 격자 정합할 수 있다.
버퍼층(1408), 반도체(1412), 반도체(1414) 및 반도체(1416)는, 4족 반도체 또는 3-5족 화합물 반도체일 수 있다. 반도체(1412), 반도체(1414) 및 반도체(1416)는, 반도체 접합 계면 근방에서 공간 전하 영역을 갖는다. 에피택셜 성장법은, 예를 들면 CVD법, MOCVD법, MBE법 및 ALD법을 포함한다.
발광부, 수광부 또는 헤테로 접합 트랜지스터를 형성하는 공정에서, 도 14에 도시한 바와 같이, 헤테로 접합 트랜지스터(T01, T02, T03, T04)가 형성된다. 트랜지스터(T01) 등을 형성하는 공정은, 광 디바이스(1100)의 제조 방법과 마찬가지의 공정일 수 있다. 또한, 실리콘 디바이스(T11) 등을 형성하는 공정 후에, 실리콘 디바이스의 온도를 600℃ 이하로 유지할 수 있다. 이상의 공정을 거쳐, 광 디바이스(1400)가 완성된다.
도 18은, 다른 실시 양태인 광 디바이스(1800)의 단면의 일례를 도시한다. 도 18은, 도 14에 도시하는 광 디바이스(1400)의 우측 절반을 확대하여, 광 디바이스(1400)에 배선 등을 형성한 예가 도시되어 있다. 예를 들면, 실리콘 디바이스인 트랜지스터(T12)의 소스(1466)가, 컨택트(1884)와 배선(1886)을 통해 트랜지스터(T01)의 베이스 전극(1442)에 결합한다. 이 예에서, T01의 에미터 베이스 접합이 발광부이고, 트랜지스터(T12)는 그 발광부를 구동하는 스위치이다.
도 19와 도 20은, 광 디바이스(1800)의 제조 과정에서의 단면예를 도시한다. 이하, 도면을 이용하여 광 디바이스(1800)의 제조 방법이 설명된다. 광 디바이스(1800)의 제조 방법은, 패시베이션막(1882)을 형성하는 공정과, 접속부를 노출하는 공정과, 결합하는 공정을 구비한다.
패시베이션막(1882)을 형성하는 공정에서, 도 19에 도시한 바와 같이, 패시베이션막(1882)이 형성되고, CMP법에 의해 패시베이션막(1882)의 표면이 평탄화된다. 패시베이션막(1882)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 금속 산화막이다. 패시베이션막(1882)은, 예를 들면 CVD법, 스퍼터법에 의해 형성된다.
접속부를 노출하는 공정에서, 패시베이션막(1882) 및 보호막(1404)의 적어도 일부를 제거해서, 도 20에 도시한 바와 같이 개구(1885)를 형성하여, 실리콘 디바이스에 결합하는 접속부를 노출한다. 패시베이션막(1882) 등을 제거하는 방법은, 예를 들면 에칭 등 포토리소그래피법이다.
결합하는 공정에서, 도 18에 도시한 바와 같이, 개구(1885)에 컨택트(1884)를 형성하고, 배선(1886)을 더 형성하여, 트랜지스터(T01)와 트랜지스터(T12)를 결합한다. 이상의 공정을 거쳐 광 디바이스(1800)가 완성된다.
이상의 공정에서, 실리콘 디바이스의 온도는 600℃ 이하로 유지되고, 바람직하게는 450℃ 이하로 유지된다. 본 실시 형태에서, 발광부를 갖는 발광 소자 및 수광부를 갖는 수광 소자, 구동용 트랜지스터, 증폭용 트랜지스터, 및 주변 회로를 형성하는 실리콘 디바이스가, 동일 기판에 모노리식으로 형성된다. 그 결과, 헤테로 접합 화합물 반도체에 의해 형성되는 광 디바이스의 고감도, 고속 동작의 이점을 유지하면서 전체 회로의 집적도가 향상하여, 광 디바이스의 소형화가 실현된다.
(실시예 1)
이하, 도 8에 도시하는 반도체 기판(800)을 제작한 실시예 1을 설명한다. 베이스 기판(802)으로서 시판되는 실리콘 웨이퍼를 준비하였다. 저해층(804)으로서, 베이스 기판(802)의 표면에 열 산화법에 의해 SiO2층을 형성하였다. SiO2층의 두께의 평균치는 1μm였다. 포토리소그래피법에 의해, 저해층(804)인 SiO2층의 일부에 개구(805)를 형성하였다. 개구(805)의 크기는 15μm×15μm이다.
개구(805)가 형성된 저해층(804)을 갖는 베이스 기판(802)을, CVD 제막 장치(반응로) 내에 설치하였다. 그 후, 저해층(804)의 개구(805) 내에, 시드 결정(806)으로서 Ge 결정층을 선택적으로 형성하였다. Ge 결정층은, 원료 가스가 GeH4, 반응로 내 압력이 2.6kPa, 성장 온도가 400℃인 조건에서, 우선 약 20nm의 두께까지 성막하였다. 그 후, 성장 온도를 600℃로 승온하고, Ge 결정층을 약 1μm의 두께가 될 때까지 더 성막하였다.
다음으로, Si 결정보다 Ge 결정에 흡수되기 쉬운 파장의 적외선을 포함하는 램프광을 조사하여, Ge 결정을 선택적으로 가열하고, Ge 결정을 어닐링하였다. 어닐링의 조건은 800℃, 10분간이었다. 다음으로, 어닐링된 Ge 결정을 시드층으로 해서, 해당 Ge 결정 상에, MOCVD법에 의해 3-5족 화합물 반도체 결정을 선택 에피택셜 성장시켰다. 3-5족 화합물 반도체 결정의 선택 에피택셜 성장에 의해, 버퍼층(808), N형 반도체(812), P형 반도체(814) 및 N형 반도체(816)를 형성하였다.
버퍼층(808)의 형성은, 2단계로 나누어 행해졌다. 반응로 내 압력이 0.1atm, 성장 온도가 550℃, 트리메틸갈륨(TMG)의 유량이 5cc/분, 아르신(AsH3)의 유량이 500cc/분, 고순도 수소 캐리어 가스의 유량이 80l/분인 조건 하에서, 성장 속도 1μm/hr로 30nm 정도의 GaAs층을 적층하였다. 그 후, 일단 트리메틸갈륨 공급을 정지하여, GaAs의 결정 성장을 중단하였다. 그 후 아르신/수소 분위기를 유지하고, 성장 온도를 650℃까지 승온하고, 온도를 안정화하였다. 그 후, 다시 트리메틸갈륨의 공급을 개시하여, 1μm의 두께의 버퍼층(808)(비도핑 GaAs층)을 형성하였다.
N형 반도체(812)로서, 두께 1μm의 N형 GaAs를 형성하였다. 버퍼층(808)의 성장에 사용한 가스에, 불순물 가스로서 디실란을 첨가함으로써, N형 불순물 원소로서의 Si를 도핑하여, N형 GaAs를 형성하였다. N형 GaAs의 형성에 있어서, 도중에 디실란 공급량을 변경하였다. 전반의 두께 0.5μm의 GaAs층의 전자 농도는 3×1018/cm3이고, 후반의 두께 0.5μm의 GaAs층의 전자 농도는 2×1016/cm3이었다. 이상과 같은 2층 구조의 N형 GaAs층을 형성하였다.
P형 반도체(814)로서, 두께가 80nm이고 정공 농도가 2×1019/cm3인 P형 GaAs를 형성하였다. 버퍼층(808)의 성장에 사용되는 가스에, 불순물 가스로서 트리클로로브로모메탄(CCl3Br)을 첨가함으로써, P형 불순물 원소로서 C를 도핑하여 P형 GaAs를 형성하였다.
N형 반도체(816)로서, N형 InGaP, N형 GaAs 및 N형 InGaAs를 순차적으로 퇴적한 적층체를 형성하였다. 반도체(814)의 형성시에 공급된 트리메틸갈륨, 트리클로로브로모메탄 및 아르신 가스의 공급을 정지하고, 1l/분의 유량으로 포스핀(PH3)을 도입하여, 반응로 내의 분위기를 치환하였다. 계속해서, 트리메틸갈륨, 트리메틸인듐 및 디실란의 공급을 개시하고, 두께 40nm, 전자 농도 2×1017/cm3의 N형 InGaP을 형성하였다. 그 후 일단 모든 원료 가스의 공급을 정지하고, 아르신 가스의 공급을 재개하여 반응로 내의 분위기를 치환하였다. 계속해서, 그 밖의 원료 가스의 공급도 개시하여, 두께 200nm, 전자 농도 2×1018/cm3의 N형 GaAs를 형성하였다. 또한, 성장 온도를 500℃로 하고, 두께 500nm, 농도 2×1019/cm3의 N형 InGaAs를 형성하여, 반도체 기판(800)을 제작하였다.
(실시예 2)
실시예 1에서 제작된 반도체 기판(800)을 이용하여, 도 11에 도시하는 광 디바이스(1100)를 제작한 실시예 2를 설명한다. 광 디바이스(1100)에 포함되는 트랜지스터(T01) 및 트랜지스터(T02)로서, 반도체 기판(800)의 반도체(812), 반도체(814) 및 반도체(816)층 각각을, 콜렉터층, 베이스층 및 에미터층으로서 이용한 HBT를 형성하였다. HBT의 형성 방법의 설명은 생략한다. 트랜지스터(T01) 및 트랜지스터(T02)의 동작을 시험한 결과, 1kA/cm2의 콜렉터 전류 밀도에 있어서의 전류 증폭률로서 165 및 175가 얻어졌다. 트랜지스터(T01) 및 트랜지스터(T02)가 전류 증폭 소자로서 정상적으로 동작하는 것이 확인되었다.
(실시예 3)
실시예 1에서 제작된 반도체 기판(800)을 이용하여, 도 6에 도시하는 광 디바이스(600)를 발광 디바이스로서 제작하였다. N형의 반도체(816)로서 형성한 N형 InGaP, N형 GaAs 및 N형 InGaAs의 적층체로부터, N형 InGaAs 및 N형 GaAs를 에칭에 의해 제거하였다. 에칭 후에 남겨진 N형 InGaP가, 도 6에서의 반도체(114)에 상당한다. P형의 반도체(814)가, 도 6에서의 반도체(112)에 상당한다. 반도체(114)(N형 반도체)의 일부를 제거하여, 반도체(112)(P형 반도체)의 표면을 노출시켰다. 반도체(114) 상에 AuGe/Ni/Au를 증착하고 가열함으로써, 전극(634)(N형 오믹 전극)을 형성하였다. 일부 노출된 반도체(112)(P형 반도체) 상에 AuZn을 증착하고 가열함으로써, 전극(632)(P형 오믹 전극)을 형성하였다.
이와 같이 하여 형성된 PN 접합을 갖는 소자(P01)에 순바이어스 전압을 인가하면, 파장 약 860nm의 발광이 관측되었다. 따라서, 발광 디바이스로서 정상적으로 동작하는 것이 확인되었다. 도 21은, 소자(P01)에 구동 전류가 인가된 경우의 발광의 관측 결과를 나타낸다. 횡축은 인가한 구동 전류이고, 종축은 광의 출력을 나타낸다. 도 21에 도시한 바와 같이, 20 내지 70mA의 범위의 구동 전류가 인가되면, 거의 인가 전류에 비례한 강도의 발광이 관측되었다.
(실시예 4)
실시예 1에서 제작된 반도체 기판(800)을 이용하여, 도 6에 도시하는 광 디바이스(600)를 수광 디바이스로서 제작하였다. N형의 반도체(816)로서 형성한 N형 InGaAs, N형 GaAs 및 N형 InGaP의 적층체를 에칭에 의해 제거함으로써 노출된 P형 GaAs층이, 도 6에서의 반도체(114)에 상당한다. 두께가 0.5μm, 전자 농도가 3×1018/cm3인 N형 GaAs층과, 두께가 0.5μm, 전자 농도가 2×1016/cm3인 N형 GaAs층에 의해 구성되는 2층 구조의 반도체(812)가, 도 6에서의 반도체(112)층에 상당한다.
반도체(114)(P형 반도체)의 일부를 제거하고, 또한 반도체(112)(N형 반도체) 중 전자 농도가 2×1016/cm3인 N형 GaAs층의 일부도 제거하여, 전자 농도가 3×1018/cm3인 N형 GaAs층의 일부를 노출시켰다. 반도체(114) 상에 AuZn을 증착하여 가열함으로써, 전극(634)(P형 오믹 전극)을 형성하였다. 일부 노출된, 전자 농도가 3×1018/cm3인 N형 GaAs층의 표면에 AuGe/Ni/Au를 증착하고 가열함으로써, 전극(632)(N형 오믹 전극)을 형성하였다.
이와 같이 하여 형성한 PN 접합을 갖는 소자(P01)에, 파장 633nm의 HeNe 레이저광을 조사한 결과, 전극(632) 및 전극(634) 사이에서 조사 레이저광 강도에 따른 광 전류가 관측되었다. 이에 따라, 소자(P01)가 수광 디바이스로서 정상적으로 동작하는 것이 확인되었다. 도 22는, 소자(P01)에 레이저광이 입사되었을 때의 광 전류의 관측 결과를 도시한다. 횡축은 레이저광의 강도이고, 종축은 광 전류를 나타낸다. 도 22에 도시한 바와 같이, 조사되는 레이저광의 강도가 증가하면, 레이저광 강도에 비례하여 광 전류가 증가하였다.
이상과 같이 하여, 단일한 실리콘 기판 상에 선택적으로 형성된 반도체 결정을 이용하여, 발광 디바이스, 수광 디바이스 및 신호 증폭용으로서 사용 가능한 헤테로 접합 트랜지스터가 모노리식으로 형성되는 것이 확인되었다.
(실시예 5)
베이스 기판(102)으로서 실리콘 기판(실리콘 웨이퍼)을 준비하였다. 저해층(104)으로서, 베이스 기판(102)의 표면에 열 산화법에 의해 SiO2층을 형성하였다. SiO2층의 두께의 평균치는 0.1μm였다. 포토리소그래피법에 의해, 저해층(104)인 SiO2층의 일부에 개구(105)를 형성하였다. 개구(105)의 크기는, 20μm×20μm로 했다.
개구(105)가 형성된 저해층(104)을 갖는 베이스 기판(102)을, CVD 제막 장치(반응로)의 내부에 설치하였다. 그 후, 저해층(104)의 개구(105) 내에, 시드 결정(106)으로서 Ge 결정을 선택적으로 형성하였다. Ge 결정은, 실시예 1과 마찬가지의 조건으로 형성하였다.
Si 결정보다 Ge 결정에 흡수되기 쉬운 파장의 적외선을 포함하는 램프광을 베이스 기판(102)의 전체에 조사하여, Ge 결정을 선택적으로 가열하였다. 이 가열에 의해 Ge 결정을 어닐링하였다. 800℃로 가열하는 제1 어닐링을 10분간 실행한 후, 680℃로 가열하는 제2 어닐링을 10분간 실행하고, 제1 어닐링 및 제2 어닐링을 10회 반복했다. 어닐링은, Ge 결정을 형성한 후, 베이스 기판(102)을 반응로로부터 취출하지 않고 실시하였다.
도 23은 베이스 기판(102)인 실리콘 기판과 그 위에 형성한 Ge 결정의 계면 근방에서의 단면 SEM 사진이다. 도 24는 도 23의 해석 영역에서의 에너지 분산형 형광 X선 분석의 결과를 도시한다. 도 24에 도시한 바와 같이, 해석 영역이 실리콘 기판과 Ge 결정의 계면보다 실리콘 기판측에 있음에도 불구하고, Ge 원소의 신호가 강하게 검출되었다. 한편, 도시하지 않았지만, 어닐링 전의 마찬가지의 관찰에서는, Ge 원소의 신호가 거의 검출되지 않고, Si 원소의 신호가 대부분이었다.
이상의 분석 결과로부터, 어닐링에 의해 Ge 원자가 실리콘 기판 내에 확산되어 있음을 확인할 수 있었다. 이 분석 결과는, 베이스 기판(102)과 시드 결정(106)의 계면에 접하여, 베이스 기판(102)의 내부에 조성이 SiGe인 계면 영역이 포함되는 것을 나타낸다. 또한, Ge 원자가 실리콘 기판의 내부에 확산되어 있다는 결과로부터, 시드 결정(106)의 실리콘 조성 y1과 상기한 계면 영역의 실리콘 조성 y3이, y3>y1의 관계를 만족한다.
이상, 본 발명을 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가할 수 있음이 당업자에게 있어서 명백하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있음이, 청구의 범위의 기재로부터 명백하다.
100 : 반도체 기판 102 : 베이스 기판
104 : 저해층 105 : 개구
106 : 시드 결정 108 : 버퍼층
112 : 반도체 114 : 반도체
122 : 반도체 접합 계면 600 : 광 디바이스
632 : 전극 634 : 전극
800 : 반도체 기판 802 : 베이스 기판
804 : 저해층 805 : 개구
806 : 시드 결정 808 : 버퍼층
812 : 반도체 814 : 반도체
816 : 반도체 824 : 반도체 접합 계면
826 : 반도체 접합 계면 1100 : 광 디바이스
1142 : 베이스 전극 1144 : 에미터 전극
1146 : 콜렉터 전극 1400 : 광 디바이스
1402 : 베이스 기판 1404 : 보호막
1405 : 개구 1406 : 시드 결정
1408 : 버퍼층 1412 : 반도체
1414 : 반도체 1416 : 반도체
1424 : 반도체 접합 계면 1426 : 반도체 접합 계면
1442 : 베이스 전극 1444 : 에미터 전극
1446 : 콜렉터 전극 1451 : 웰
1452 : 소스 1454 : 게이트 전극
1456 : 드레인 1458 : 게이트 절연막
1461 : 웰 1462 : 드레인
1464 : 게이트 전극 1466 : 소스
1472 : 소자 분리 절연층 1800 : 광 디바이스
1882 : 패시베이션막 1884 : 컨택트
1885 : 개구 1886 : 배선

Claims (25)

  1. 실리콘을 포함하는 베이스 기판과,
    상기 베이스 기판 상에 설치된 복수의 시드 결정과,
    상기 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 구비하며,
    상기 복수의 3-5족 화합물 반도체 중의 적어도 하나에, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체를 포함하는 광전 반도체가 형성되어 있고,
    상기 복수의 3-5족 화합물 반도체 중 상기 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체에 헤테로 접합 트랜지스터가 형성되어 있는, 광 디바이스.
  2. 제1항에 있어서, 상기 헤테로 접합 트랜지스터는 상기 발광 반도체에 상기 구동 전류를 공급하거나 또는 상기 광 전류를 증폭하는, 광 디바이스.
  3. 제1항에 있어서, 상기 베이스 기판의 상측에 형성되고, 상기 베이스 기판의 적어도 일부 영역을 노출하는 복수의 개구를 갖고, 결정 성장을 저해하는 저해층을 더 구비하며,
    상기 복수의 시드 결정이 상기 복수의 개구의 내부에 형성되어 있는, 광 디바이스.
  4. 제1항에 있어서, 상기 복수의 시드 결정이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이고,
    상기 발광 반도체 및 상기 수광 반도체가 3-5족 화합물 반도체인, 광 디바이스.
  5. 제1항에 있어서, 상기 광전 반도체가,
    P형 또는 N형의 제1 전도형을 나타내는 불순물을 포함하는 제1 전도형 반도체와,
    상기 제1 전도형 반도체와 반대의 전도형을 나타내는 불순물을 포함하는 제2 전도형 반도체와,
    상기 제1 전도형 반도체 및 상기 제2 전도형 반도체 사이에 형성된, 상기 제1 전도형 반도체 및 상기 제2 전도형 반도체보다 캐리어 농도가 낮은 저캐리어 농도 반도체를 갖는, 광 디바이스.
  6. 제1항에 있어서, 상기 베이스 기판의 실리콘을 포함하는 영역에 형성된 실리콘 디바이스를 더 구비하며,
    상기 광전 반도체는 상기 실리콘 디바이스와 전기적으로 결합되어 있는, 광 디바이스.
  7. 제6항에 있어서, 상기 광전 반도체가 상기 발광 반도체를 갖는 경우에, 상기 실리콘 디바이스는 상기 발광 반도체에 상기 구동 전류를 공급하며, 상기 광전 반도체가 상기 수광 반도체를 갖는 경우에, 상기 실리콘 디바이스는 상기 광 전류를 증폭하는, 광 디바이스.
  8. 제6항에 있어서, 상기 광전 반도체는 상기 헤테로 접합 트랜지스터를 통해 상기 실리콘 디바이스에 전기적으로 결합되어 있는, 광 디바이스.
  9. 제8항에 있어서, 상기 광전 반도체가 상기 발광 반도체를 갖는 경우에, 상기 실리콘 디바이스는 상기 헤테로 접합 트랜지스터를 제어하는 제어 신호를 출력하며, 상기 광전 반도체가 상기 수광 반도체를 갖는 경우에, 상기 실리콘 디바이스는 상기 헤테로 접합 트랜지스터가 출력하는 전기 신호를 증폭하는, 광 디바이스.
  10. 실리콘을 포함하는 베이스 기판과,
    상기 베이스 기판의 상측에 설치된 복수의 시드 결정과,
    상기 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 구비하며,
    상기 복수의 3-5족 화합물 반도체 중의 적어도 하나가, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체로 될 수 있는 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체로 될 수 있는 반도체를 포함하는 광전 반도체를 갖는 반도체이고,
    상기 복수의 3-5족 화합물 반도체 중 상기 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체가, 헤테로 접합 트랜지스터가 형성될 수 있는 반도체인, 반도체 기판.
  11. 제10항에 있어서, 상기 헤테로 접합 트랜지스터는 상기 발광 반도체에 상기 구동 전류를 공급하거나 또는 상기 광 전류를 증폭하는, 반도체 기판.
  12. 제10항에 있어서, 상기 베이스 기판의 상측에 형성되고, 상기 베이스 기판의 적어도 일부 영역을 노출하는 복수의 개구를 갖고, 결정 성장을 저해하는 저해층을 더 구비하며,
    상기 복수의 시드 결정이 상기 복수의 개구의 내부에 형성되어 있는, 반도체 기판.
  13. 제10항에 있어서, 상기 복수의 시드 결정이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)인, 반도체 기판.
  14. 제10항에 있어서, 상기 베이스 기판과 상기 복수의 시드 결정이 접하고 있고,
    상기 베이스 기판과 상기 복수의 시드 결정의 계면에 접하여, 상기 베이스 기판 내에 조성이 Cx3Siy3Gez3Sn1 -x3- y3 -z3(0≤x3<1, 0<y3≤1, 0≤z3≤1 및 0<x3+y3+z3≤1)인 계면 영역을 포함하며,
    상기 복수의 시드 결정의 실리콘 조성 y1보다 상기 계면 영역의 실리콘 조성 y3이 큰, 반도체 기판.
  15. 제10항에 있어서, 상기 광전 반도체가,
    P형 또는 N형의 제1 전도형을 나타내는 불순물을 포함하는 제1 전도형 반도체와,
    상기 제1 전도형 반도체와 반대의 전도형을 나타내는 불순물을 포함하는 제2 전도형 반도체와,
    상기 제1 전도형 반도체 및 상기 제2 전도형 반도체 사이에 형성된, 상기 제1 전도형 반도체 및 상기 제2 전도형 반도체보다 캐리어 농도가 낮은 저캐리어 농도 반도체를 갖는, 반도체 기판.
  16. 제10항에 있어서, 상기 복수의 3-5족 화합물 반도체 각각이, 공급되는 구동 전류에 따라서 광을 출력할 수 있는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생할 수 있는 수광 반도체를 갖는 광전 반도체, 및 헤테로 접합 트랜지스터가 형성될 수 있는 반도체인, 반도체 기판.
  17. 실리콘을 포함하는 베이스 기판 상에 복수의 시드 결정을 형성하는 단계와,
    상기 복수의 시드 결정에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계와,
    상기 복수의 3-5족 화합물 반도체 중의 적어도 하나에, 공급되는 구동 전류에 따라서 광을 출력하는 발광 반도체 또는 광의 조사를 받아 광 전류를 발생하는 수광 반도체를 포함하는 광전 반도체를 형성하는 단계와,
    상기 복수의 3-5족 화합물 반도체 중 상기 광전 반도체를 갖는 3-5족 화합물 반도체 이외의 적어도 하나의 3-5족 화합물 반도체에 헤테로 접합 트랜지스터를 형성하는 단계와,
    상기 광전 반도체와 상기 헤테로 접합 트랜지스터를 접속하는 단계를 구비하는, 광 디바이스의 제조 방법.
  18. 제17항에 있어서, 상기 베이스 기판의 상기 실리콘을 포함하는 영역에 실리콘 디바이스를 형성하는 단계와,
    상기 실리콘 디바이스를 덮는 보호막을 상기 베이스 기판의 상측에 형성하고, 상기 보호막에 상기 베이스 기판의 적어도 일부를 노출하는 개구를 형성하는 단계를 더 구비하며,
    상기 복수의 시드 결정을 형성하는 단계에서는, 상기 개구의 내부에, 선택 에피택셜 성장법에 의해 조성이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)인 복수의 시드 결정을 형성하고,
    상기 광전 반도체를 형성하는 단계 및 상기 헤테로 접합 트랜지스터를 형성하는 단계 후에, 상기 보호막의 적어도 일부를 제거하여, 상기 실리콘 디바이스의 적어도 일부를 노출하는 단계와, 상기 발광 반도체, 상기 수광 반도체 및 상기 헤테로 접합 트랜지스터에서 선택된 적어도 하나와 상기 실리콘 디바이스를 결합하는 단계를 더 구비하는, 광 디바이스의 제조 방법.
  19. 제18항에 있어서, 상기 실리콘 디바이스를 형성하는 단계 후에, 상기 실리콘 디바이스의 온도를 600℃ 이하로 유지하는, 광 디바이스의 제조 방법.
  20. 제17항에 있어서, 상기 복수의 시드 결정은 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)인, 광 디바이스의 제조 방법.
  21. 제17항에 있어서, 상기 복수의 시드 결정을 형성하는 단계에서는, 상기 베이스 기판 상에 상기 복수의 시드 결정을 서로 이격하여 형성하는, 광 디바이스의 제조 방법.
  22. 제17항에 있어서, 상기 복수의 시드 결정을 어닐링하는 단계를 더 구비하며,
    상기 복수의 시드 결정을 형성하는 단계 및 상기 복수의 시드 결정을 어닐링하는 단계에서, 상기 베이스 기판이 대기에 노출되지 않게 실시하는, 광 디바이스의 제조 방법.
  23. 제22항에 있어서, 상기 복수의 시드 결정을 어닐링하는 단계 및 상기 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계를, 상기 베이스 기판이 대기에 노출되지 않게 실시하는, 광 디바이스의 제조 방법.
  24. 실리콘을 포함하는 베이스 기판의 상측에 복수의 시드 결정을 형성하는 단계와,
    상기 복수의 시드 결정을 어닐링하는 단계와,
    상기 복수의 시드 결정 각각에 격자 정합 또는 의사 격자 정합하는 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계를 구비하며,
    상기 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계에서는, 상기 어닐링된 복수의 시드 결정 각각에, P형 또는 N형의 제1 전도형의 불순물을 포함하는 복수의 제1 전도형 제1 반도체를 결정 성장시키고, 상기 복수의 제1 전도형 제1 반도체 각각에, 상기 복수의 제1 전도형 제1 반도체와 반대의 전도형을 나타내는 불순물을 포함하는 복수의 제2 전도형 반도체를 결정 성장시키고, 상기 복수의 제2 전도형 반도체 각각에, 상기 복수의 제1 전도형 제1 반도체와 동일한 전도형을 나타내는 불순물을 포함하는 복수의 제1 전도형 제2 반도체를 결정 성장시키는, 반도체 기판의 제조 방법.
  25. 제24항에 있어서, 상기 복수의 시드 결정을 형성하는 단계 전에, 상기 베이스 기판의 상측에 상기 베이스 기판의 적어도 일부를 노출하는 개구를 갖고, 결정 성장을 저해하는 저해층을 형성하는 단계를 더 구비하며,
    상기 복수의 시드 결정을 형성하는 단계에서는, 상기 개구의 내부에서 상기 복수의 시드 결정을 선택 에피택셜 성장시키고,
    상기 복수의 3-5족 화합물 반도체를 결정 성장시키는 단계에서는, 상기 복수의 제1 전도형 제1 반도체, 상기 복수의 제2 전도형 반도체 및 상기 복수의 제1 전도형 제2 반도체를 선택 에피택셜 성장시키는, 반도체 기판의 제조 방법.
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