JP4732727B2

JP4732727B2 - 半導体素子、及び半導体素子の製造方法

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Publication number: JP4732727B2
Application number: JP2004261793A
Authority: JP
Inventors: 建一古田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-09-09
Filing date: 2004-09-09
Publication date: 2011-07-27
Anticipated expiration: 2024-09-09
Also published as: JP2006080249A

Description

本発明は、半導体素子、特に電気的特性の調整機能を有する半導体素子に関する。また、その製造方法に関する。

一般に、集積回路などの半導体装置の製造工程には、トランジスタや抵抗などの個々の半導体素子を形成する拡散工程と、個々の半導体素子を電気的に接続して回路を形成する配線工程とがある。そして、半導体素子の電気的特性は、配線工程完了後のウエハ検査で評価され、このウエハ検査において電気的特性が所望の特性からずれていると判定された場合には、当該ウエハは不良品として廃棄される。

熱処理によって半導体素子の特性を変える発明が、例えば、特許文献１及び２に記載されている。
特許文献１に記載の発明は、半導体素子の素子構造が完成した電極形成の段階において、不純物拡散層に粒子線を照射しながら、もしくは粒子線を照射した後に熱処理を行い、不純物拡散層を変位させて半導体素子の電気的特性を調整している。

特許文献２に記載の発明は、電界放射型電子源の半導体装置において、熱処理により高抵抗のアモルファスシリコン層を結晶化して多結晶シリコン層を形成し、膜の低抵抗化を図っている。
特開平５−２９２４１号公報（第３頁、第６図）特開２００１−２１０２２４号公報（第８−１０頁、第２図）

従来技術においては、配線工程完了後に半導体素子の特性を調整することは構造上困難であり、ウエハ検査などで特性不良と判定されたウエハは廃棄せざるを得なかった。
特許文献１に記載の発明は、粒子線の照射と熱処理との組み合わせにより半導体素子の特性を調整するため、調整の簡便さに欠ける。また、特性の調整を電極形成の段階で行う必要があり、配線工程完了後に調整を行うことは困難であると思われる。

特許文献２に記載の発明は、熱処理によりアモルファスシリコンを結晶化させて膜質を変化させるものであり、半導体素子の基本特性、すなわち、不純物拡散層の特性を調整するものではない。

本発明に係る半導体素子は、半導体基板上に形成される半導体素子であって、半導体基板と、半導体基板の一主面に形成される不純物拡散層と、不純物拡散層上に形成される絶縁膜と、絶縁膜上に形成され所定の熱処理により正電荷の量が変動して不純物拡散層の表面近傍の不純物濃度を制御するシリコン窒化膜と、を備えることを特徴とする。

本発明に係る半導体素子によれば、不純物拡散層上にシリコン窒化膜を備え、熱処理によりシリコン窒化膜中の正電荷の量を変動させて不純物拡散層の表面近傍の不純物濃度を制御する。これにより、配線工程完了後であっても、簡便に半導体素子の電気的特性を調整できるようになり、ウエハ検査で特性不良と判定された半導体装置の救済が可能となる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。

（１）第１実施形態
〔構造〕
図１（ａ）は、本発明の第１実施形態に係る抵抗素子１００の概略構造図である。なお、本実施形態では、抵抗素子１００をＮ型の抵抗素子であるとして説明を進める。
抵抗素子１００は、Ｐ型半導体基板１０１と、Ｎ型拡散層１０２と、絶縁膜１０３及び１０５と、シリコン窒化膜１０４と、電極配線１０６とを備えている。Ｐ型半導体基板１０１は、Ｐ型のシリコン基板である。Ｎ型拡散層１０２は、抵抗成分となる主領域であり、Ｐ型半導体基板１０１の表面近傍に形成される。絶縁膜１０３は、例えば、シリコン酸化膜であり、Ｐ型半導体基板１０１の表面上に膜厚５０ｎｍ以下で形成される。なお、絶縁膜１０３はなくてもよい。シリコン窒化膜１０４は、後述するように、Ｎ型拡散層１０２の抵抗値を調整する機能を有する膜であり、絶縁膜１０３上もしくはＮ型拡散層１０２上に直接形成される。絶縁膜１０５は、例えば、シリコン酸化膜であり、Ｎ型拡散層１０２の上方以外の領域において、絶縁膜１０３上もしくはＰ型半導体基板１０１上に直接形成される。電極配線１０６は、抵抗素子１００と外部素子とを接続する端子であり、Ｎ型拡散層１０２の表面と接するように形成される。なお、図１（ａ）に示す抵抗素子１００は一例であり、Ｎ型拡散層１０２上に絶縁膜１０３及びシリコン窒化膜１０４を備えること以外は、必ずしもこの構造に限定されるものではない。

〔製造方法及び抵抗値の調整方法〕
次に、抵抗素子１００の製造方法及び抵抗値の調整方法を説明する。
抵抗素子１００の製造は、基本的に公知の半導体製造プロセスが使用できる。以下、図１（ａ）を参照して簡単に流れを説明する。
まず、Ｐ型半導体基板１０１を準備する。次に、Ｎ型拡散層１０２を形成する領域を開口するレジストパターンを形成し、ドーズ量１×１０^１２〜１×１０^１３イオン／ｃｍ^２でＰ（リン）イオンをＰ型半導体基板１０１に注入してＮ型拡散層１０２を形成する。次に、レジストを除去した後、熱酸化法により絶縁膜１０３となるシリコン酸化膜を、例えば、１０〜５０ｎｍの膜厚でＰ型半導体基板１０１の表面に形成する。ここで、絶縁膜１０３は５０ｎｍ以下の膜厚で形成するものとし、また、絶縁膜１０３を省略することも可能とする。次に、ＣＶＤ法により絶縁膜１０３上にシリコン窒化膜１０４を、例えば、０．５〜１．５μｍの膜厚で堆積した後、ホトリソエッチングによりＮ型拡散層１０２の上方以外の領域のシリコン窒化膜１０４を除去する。次に、ＣＶＤ法により全面にシリコン酸化膜を堆積した後、エッチバックしてＮ型拡散層１０２の上方以外の領域に絶縁膜１０５を形成する。次に、Ｎ型拡散層１０２の表面の一部を露出する開口部を形成した後、スパッタ法などにより全面にＡｌを堆積し、ホトリソエッチングによりパターン加工して電極配線１０６を形成する。以上により図１（ａ）に示す抵抗素子１００の構造が完成する。なお、上述したプロセスは一例であり、必ずしもこのプロセスに限定されるものではない。

公知の半導体製造プロセスにより製造された抵抗素子１００は、同一の半導体基板上に形成されるその他の半導体素子、例えば、トランジスタやダイオードなどと共にウエハ検査により電気的特性が評価される。本実施形態では、抵抗素子１００の抵抗特性が所望の特性から外れている場合、５００℃程度の熱処理によってシリコン窒化膜１０４中の電荷量が変動することを利用してＮ型拡散層１０２の抵抗値を調整する。

図１（ｂ）は、抵抗素子１００における抵抗値の調整原理を示している。一般に、シリコン窒化膜中にはシリコン酸化膜の場合と同様に正の固定電荷が存在する。そして、この正の固定電荷量は熱処理の温度や時間に依存して変動する。例えば、熱処理温度を高くするほどシリコン酸化膜中の正の固定電荷は増加する。このようなシリコン窒化膜の性質から、抵抗素子１００を熱処理するとシリコン窒化膜１０４中には正の電荷が増加する。シリコン窒化膜１０４中に正の電荷が増加すると、図１（ｂ）に示すように、Ｎ型拡散層１０２の表面に負の電荷、すなわち、電子が誘起される。これにより、Ｎ型拡散層１０２の表面近傍に多数キャリアである電子が増え、Ｎ型拡散層１０２の抵抗値が減少する。なお、本実施形態では、シリコン窒化膜１０４中の電荷量が変動しやすい４５０〜５５０℃の温度範囲で熱処理温度を行うものとする。また、Ｎ型拡散層１０２の表面近傍に誘起される電子の量は、シリコン窒化膜１０４中の電荷量だけでなく、Ｎ型拡散層１０２とシリコン窒化膜１０４との間に形成される絶縁膜１０３の膜厚にも依存する。例えば、絶縁膜１０３の膜厚を薄くするほどＮ型拡散層１０２の表面近傍に誘起される電子の量が多くなり、同じ熱処理条件でも抵抗値の変動量は大きくなる。本実施形態では、絶縁膜１０３の膜厚が５０ｎｍ以下を好適としている。

図２は、抵抗素子１００の熱処理温度と抵抗値との関係を実測データに基づきグラフ化したものである。熱処理はＮ_２雰囲気中で行われ、熱処理温度を４６０℃、４８０℃、５００℃及び５２０℃とし、熱処理時間を４０分で一定としている。なお、図２において、熱処理温度４２０℃で示されるデータは４２０℃の熱処理を実施しているのではなく、熱処理を行っていない場合のものである。図２を参照すると、熱処理を行うことにより、抵抗素子１００におけるＮ型拡散層１０２の抵抗値が減少するのが分かる。また、熱処理温度を高くすることにより、抵抗値の変動量がより大きくなることが分かる。この特性を利用すれば、抵抗素子１００の抵抗特性を簡便に低めの所望の値に調整することができる。

本実施形態では、抵抗素子１００がＮ型の抵抗素子である場合について説明したが、抵抗素子１００がＰ型の抵抗素子である場合には、熱処理によりその抵抗値が増大する。これは、熱処理によってシリコン窒化膜１０４中に正の電荷が増加すると、抵抗成分の主領域であるＰ型拡散層の表面近傍に少数キャリアである電子が増え、Ｐ型拡散層の抵抗値が増大するためである。従って、この特性を利用すれば、抵抗素子１００がＰ型の抵抗素子である場合には、抵抗素子１００の抵抗特性を簡便に高めの所望の値に調整することができる。

〔作用効果〕
第１実施形態に係る半導体素子によれば、熱処理によりシリコン窒化膜１０４中の正の電荷量を制御することで、Ｎ型拡散層１０２の表面近傍の負の電荷、すなわち、電子の量を制御することができる。これにより、Ｎ型拡散層１０２の抵抗値を簡便に低めの所望の値に調整することができる。また、P型の抵抗素子においては、熱処理によりＰ型拡散層の抵抗値を簡便に高めの所望の値に調整することができる。このように、熱処理のみで簡便に抵抗特性の調整ができるため、ウエハ検査で所望の特性から外れた半導体装置の救済が可能となり、製造歩留の低下を低減することができる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。

（２）第２実施形態
〔構造〕
図３（ａ）は、本発明の第２実施形態に係るＭＯＳトランジスタ２００の概略構造図である。なお、本実施形態では、ＭＯＳトランジスタ２００をＮ型のＭＯＳトランジスタあるとして説明を進める。

ＭＯＳトランジスタ２００は、Ｐ型半導体基板２０１と、フィールド酸化膜２０２と、ゲート２０３と、Ｎ型拡散層２０４と、絶縁膜２０５及び２０７と、シリコン窒化膜２０６と、電極配線２０８とを備えている。Ｐ型半導体基板２０１は、Ｐ型のシリコン基板である。フィールド酸化膜２０２は、ＭＯＳトランジスタ２００と同一半導体基板上に形成される他の素子との分離を行うためのシリコン酸化膜である。ゲート２０３は、ゲート酸化膜及びゲート電極で構成され、ＭＯＳトランジスタ２００のチャネルを制御する。Ｎ型拡散層２０４は、ＭＯＳトランジスタ２００のドレイン領域及びソース領域である。絶縁膜２０５は、例えば、シリコン酸化膜であり、Ｐ型半導体基板２０１の表面上に膜厚５０ｎｍ以下で形成される。なお、絶縁膜２０５はなくてもよい。シリコン窒化膜２０６は、後述するように、ＭＯＳトランジスタ２００のドレイン−ソース間電流Ｉｄｓ（以下Ｉｄｓと略す）を調整する機能を有する膜であり、絶縁膜２０５上もしくはＮ型拡散層２０４上に直接形成される。絶縁膜２０７は、例えば、シリコン酸化膜であり、ＭＯＳトランジスタ２００の全域を覆うように形成される。電極配線２０８は、ＭＯＳトランジスタ２００と外部素子とを接続する端子であり、ドレイン領域及びソース領域であるＮ型拡散層２０４の表面と接するように形成される。なお、図３（ａ）に示すＭＯＳトランジスタ２００は一例であり、Ｎ型拡散層２０４上に絶縁膜２０５及びシリコン窒化膜２０６を備えること以外は、必ずしもこの構造に限定されるものではない。

〔製造方法及びＩｄｓの調整〕
次に、ＭＯＳトランジスタ２００の製造方法及びＩｄｓの調整方法を説明する。
ＭＯＳトランジスタ２００の製造は、基本的に公知の半導体製造プロセスが使用できる。以下、図３（ａ）を参照して簡単に流れを説明する。
まず、Ｐ型半導体基板２０１を準備する。次に、公知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法などにより、フィールド酸化膜２０２を形成する。次に、Ｐ型半導体基板２０１の表面を熱酸化して、例えば、１０〜１００ｎｍの膜厚でゲート酸化膜を形成した後、ＣＶＤ法により全面に多結晶シリコンを堆積し、続いてホトリソエッチングによりパターニングして、例えば、ゲート長２５μｍのゲート２０３を形成する。次に、ゲート２０３をマスクにして、ドーズ量１×１０^１２〜１×１０^１３イオン／ｃｍ^２でＰ（リン）イオンをＰ型半導体基板２０１に注入してドレイン領域及びソース領域となるＮ型拡散層２０４を形成する。次に、熱酸化法により絶縁膜２０５となるシリコン酸化膜を、例えば、１０〜５０ｎｍの膜厚でＰ型半導体基板２０１の表面に形成する。ここで、絶縁膜２０５は５０ｎｍ以下の膜厚で形成するものとし、また、絶縁膜２０５を省略することも可能とする。次に、ＣＶＤ法により絶縁膜２０５上にシリコン窒化膜２０６を、例えば、０．５〜１．５μｍの膜厚で堆積した後、ホトリソエッチングによりＮ型拡散層２０４の上方以外の領域のシリコン窒化膜２０６を除去する。次に、ＣＶＤ法により全面にシリコン酸化膜を堆積して絶縁膜２０７を形成する。次に、Ｎ型拡散層２０４の表面の一部を露出する開口部を形成した後、スパッタ法などにより全面にＡｌを堆積し、ホトリソエッチングによりパターン加工して電極配線２０８を形成する。以上により図３（ａ）に示すＭＯＳトランジスタ２００の構造が完成する。なお、上述したプロセスは一例であり、必ずしもこのプロセスに限定されるものではない。

公知の半導体製造プロセスにより製造されたＭＯＳトランジスタ２００は、同一の半導体基板上に形成されるその他の半導体素子、例えば、抵抗やダイオードなどと共にウエハ検査により電気的特性が評価される。本実施形態では、ＭＯＳトランジスタ２００のＩｄｓ特性が所望の特性から外れている場合、５００℃程度の熱処理によってシリコン窒化膜２０６中の電荷量が変動することを利用してＩｄｓ値を調整する。

図３（ｂ）は、ＭＯＳトランジスタ２００のＩｄｓの調整原理を示している。ＭＯＳトランジスタ２００を熱処理するとシリコン窒化膜２０６中には正の電荷が増加する。シリコン窒化膜２０６中に正の電荷が増加すると、図３（ｂ）に示すように、Ｎ型拡散層２０４の表面に負の電荷、すなわち、電子が誘起される。これにより、Ｎ型拡散層２０４の表面近傍に多数キャリアである電子が増え、Ｎ型拡散層２０４の抵抗値が減少する。Ｎ型拡散層２０４の抵抗、すなわち、ドレイン抵抗及びソース抵抗が減少するとＩｄｓが流れやすくなるためＩｄｓが増大する。なお、本実施形態では、シリコン窒化膜２０６中の電荷量が変動しやすい４５０〜５５０℃の温度範囲で熱処理温度を行うものとする。また、Ｎ型拡散層２０４の表面近傍に誘起される電子の量は、シリコン窒化膜２０６中の電荷量だけでなく、Ｎ型拡散層２０４とシリコン窒化膜２０６との間に形成される絶縁膜２０５の膜厚にも依存する。例えば、絶縁膜２０５の膜厚を薄くするほどＮ型拡散層２０４の表面近傍に誘起される電子の量が多くなり、同じ熱処理条件でもＩｄｓの変動量は大きくなる。本実施形態では、絶縁膜２０５の膜厚が５０ｎｍ以下を好適としている。

図４は、ＭＯＳトランジスタ２００の熱処理温度とＩｄｓとの関係を実測データに基づきグラフ化したものである。熱処理はＮ_２雰囲気中で行われ、熱処理温度を４６０℃、４８０℃、５００℃及び５２０℃とし、熱処理時間を４０分で一定としている。なお、図４において、熱処理温度４２０℃で示されるデータは４２０℃の熱処理を実施しているのではなく、熱処理を行っていない場合のものである。図４を参照すると、熱処理を行うことにより、ＭＯＳトランジスタ２００におけるＩｄｓが増大するのが分かる。また、熱処理温度を高くすることにより、Ｉｄｓの変動量がより大きくなることが分かる。この特性を利用すれば、ＭＯＳトランジスタ２００のＩｄｓ特性を簡便に高めの所望の値に調整することができる。

本実施形態では、ＭＯＳトランジスタ２００がＮ型のＭＯＳトランジスタである場合について説明したが、ＭＯＳトランジスタ２００がＰ型のＭＯＳトランジスタである場合には、熱処理によりそのＩｄｓが低下する。これは、熱処理によってシリコン窒化膜２０６中に正の電荷が増加すると、ドレイン領域及びソース領域であるＰ型拡散層の表面近傍に少数キャリアである電子が増え、Ｐ型拡散層の抵抗、すなわち、ドレイン抵抗及びソース抵抗が増大するためである。従って、この特性を利用すれば、ＭＯＳトランジスタ２００がＰ型のＭＯＳトランジスタである場合には、ＭＯＳトランジスタ２００のＩｄｓ特性を簡便に低めの所望の値に調整することができる。

〔作用効果〕
第２実施形態に係る半導体素子によれば、熱処理によりシリコン窒化膜２０６中の正の電荷量を制御することで、Ｎ型拡散層２０４の表面近傍の負の電荷、すなわち、電子の量を制御すことができる。これにより、Ｎ型拡散層２０４の抵抗、すなわち、ドレイン抵抗及びソース抵抗を小さくすることができ、Ｉｄｓを簡便に高めの所望の値に調整することができる。また、P型のＭＯＳトランジスタにおいては、熱処理によりＩｄｓを簡便に低めの所望の値に調整することができる。このように、熱処理のみで簡便にＩｄｓ特性の調整ができるため、ウエハ検査で所望の特性から外れた半導体装置の救済が可能となり、製造歩留の低下を低減することができる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。

（３）第３実施形態
〔構造〕
図５（ａ）は、本発明の第３実施形態に係るＰＮダイオード３００の概略構造図である。なお、本実施形態では、ＰＮダイオード３００をＮ型半導体基板上にＰ型拡散層を形成する構造のＰＮダイオードであるとして説明を進める。

ＰＮダイオード３００は、Ｎ型半導体基板３０１と、フィールド酸化膜３０２と、Ｐ型拡散層３０３と、絶縁膜３０４及び３０６と、シリコン窒化膜３０５と、電極配線３０７とを備えている。Ｎ型半導体基板３０１は、Ｎ型のシリコン基板である。フィールド酸化膜３０２は、ＰＮダイオード３００と同一半導体基板上に形成される他の素子との分離を行うためのシリコン酸化膜である。Ｐ型拡散層３０３は、ＰＮダイオード３００のアノード領域である。絶縁膜３０４は、例えば、シリコン酸化膜であり、Ｎ型半導体基板３０１の表面上に膜厚５０ｎｍ以下で形成される。なお、絶縁膜３０４はなくてもよい。シリコン窒化膜３０５は、後述するように、ＰＮダイオード３００の逆方向の降伏電圧を調整する機能を有する膜であり、絶縁膜３０４上もしくはＰ型拡散層３０３上に直接形成される。絶縁膜３０６は、例えば、シリコン酸化膜であり、ＰＮダイオード３００の全域を覆うように形成される。電極配線３０７は、ＰＮダイオード３００と外部素子とを接続する端子であり、アノード領域であるＰ型拡散層３０３の表面と接するように形成される。なお、図５（ａ）に示すＰＮダイオード３００は一例であり、Ｐ型拡散層３０３上に絶縁膜３０４及びシリコン窒化膜３０５を備えること以外は、必ずしもこの構造に限定されるものではない。

〔製造方法及び降伏電圧の調整〕
次に、ＰＮダイオード３００の製造方法及び降伏電圧の調整方法を説明する。
ＰＮダイオード３００の製造は、基本的に公知の半導体製造プロセスが使用できる。以下、図５（ａ）を参照して簡単に流れを説明する。
まず、Ｎ型半導体基板３０１を準備する。次に、公知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法などにより、フィールド酸化膜３０２を形成する。次に、ドーズ量１×１０^１２〜１×１０^１３イオン／ｃｍ^２でＢ（ボロン）イオンをＮ型半導体基板３０１に注入してアノード領域であるＰ型拡散層３０３を形成する。次に、熱酸化法により絶縁膜３０４となるシリコン酸化膜を、例えば、１０〜５０ｎｍの膜厚でＮ型半導体基板３０１の表面に形成する。ここで、絶縁膜３０４は５０ｎｍ以下の膜厚で形成するものとし、また、絶縁膜３０４を省略することも可能とする。次に、ＣＶＤ法により絶縁膜３０４上にシリコン窒化膜３０５を、例えば、０．５〜１．５μｍの膜厚で堆積した後、ホトリソエッチングによりＰ型拡散層３０３の上方以外の領域のシリコン窒化膜３０５を除去する。次に、ＣＶＤ法により全面にシリコン酸化膜を堆積して絶縁膜３０６を形成する。次に、Ｐ型拡散層３０３の表面の一部を露出する開口部を形成した後、スパッタ法などにより全面にＡｌを堆積し、ホトリソエッチングによりパターン加工して電極配線３０７を形成する。以上により図５（ａ）に示すＰＮダイオード３００の構造が完成する。なお、上述したプロセスは一例であり、必ずしもこのプロセスに限定されるものではない。

公知の半導体製造プロセスにより製造されたＰＮダイオード３００は、同一の半導体基板上に形成されるその他の半導体素子、例えば、抵抗やトランジスタなどと共にウエハ検査により電気的特性が評価される。本実施形態では、ＰＮダイオード３００の降伏電圧特性が所望の特性から外れている場合、５００℃程度の熱処理によってシリコン窒化膜３０５中の電荷量が変動することを利用して降伏電圧値を調整する。

図５（ｂ）は、ＰＮダイオード３００の降伏電圧の調整原理を示している。ＰＮダイオード３００を熱処理するとシリコン窒化膜３０５中には正の電荷が増加する。シリコン窒化膜３０５中に正の電荷が増加すると、図５（ｂ）に示すように、Ｐ型拡散層３０３の表面に負の電荷、すなわち、電子が誘起される。これにより、Ｐ型拡散層３０３の表面近傍に少数キャリアである電子が増え、Ｐ型拡散層３０３の表面不純物濃度が低くなる。一般に、ＰＮダイオードの降伏電圧は不純物濃度に依存し、不純物濃度が低いほど降伏電圧は高くなる。そのため、Ｐ型拡散層３０３の表面近傍、特に、Ｎ型半導体基板３０１との接合境界であるＰ型拡散層３０３端部の不純物濃度を低くすれば降伏電圧は高くなる。この特性を利用すれば、ＰＮダイオード３００の降伏電圧特性を簡便に高めの所望の値に調整することができる。なお、本実施形態では、シリコン窒化膜３０５中の電荷量が変動しやすい４５０〜５５０℃の温度範囲で熱処理温度を行うものとする。また、Ｐ型拡散層３０３の表面近傍に誘起される電子の量は、シリコン窒化膜３０５中の電荷量だけでなく、Ｐ型拡散層３０３とシリコン窒化膜３０５との間に形成される絶縁膜３０４の膜厚にも依存する。例えば、絶縁膜３０４の膜厚を薄くするほどＰ型拡散層３０３の表面近傍に誘起される電子の量が多くなり、同じ熱処理条件でも降伏電圧の変動量は大きくなる。本実施形態では、絶縁膜３０４の膜厚が５０ｎｍ以下を好適としている。

本実施形態では、ＰＮダイオード３００の構造がＮ型半導体基板３０１上にＰ型拡散層３０３を形成する場合について説明したが、ＰＮダイオード３００の構造がＰ型半導体基板上にＮ型拡散層を形成する場合には、熱処理によりその降伏電圧が小さくなる。これは、熱処理によってシリコン窒化膜３０５中に正の電荷が増加すると、カソード領域であるＮ型拡散層の表面近傍に多数キャリアである電子が増え、Ｎ型拡散層の表面近傍、特に、Ｐ型半導体基板との接合境界であるＮ型拡散層端部の不純物濃度が高くなるためである。従って、この特性を利用すれば、ＰＮダイオード３００の構造がＰ型半導体基板にＮ型拡散層を形成する場合には、ＰＮダイオード３００の降伏特性を簡便に低めの所望の値に調整することができる。

〔作用効果〕
第３実施形態に係る半導体素子によれば、熱処理によりシリコン窒化膜３０５中の正の電荷量を制御することで、Ｐ型拡散層３０３の表面近傍の負の電荷、すなわち、電子の量を制御すことができる。これにより、Ｐ型拡散層３０３の表面近傍、特に、Ｎ型半導体基板３０１との接合境界であるＰ型拡散層３０３端部の不純物濃度を低くすることができ、降伏電圧を簡便に高めの所望の値に調整することができる。また、Ｐ型半導体基板上にＮ型拡散層を形成する構造のＰＮダイオードにおいては、熱処理により降伏電圧を簡便に低めの所望の値に調整することができる。このように、熱処理のみで簡便に降伏電圧特性の調整ができるため、ウエハ検査で所望の特性から外れた半導体装置の救済が可能となり、製造歩留の低下を低減することができる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。

第１実施形態に係る抵抗素子の概略構造図。第１実施形態に係る抵抗素子の熱処理温度と抵抗値との関係。第２実施形態に係るＭＯＳトランジスタの概略構造図。第２実施形態に係るＭＯＳトランジスタの熱処理温度とＩｄｓとの関係。第３実施形態に係るＰＮダイオードの概略構造図。

符号の説明

１００・・・抵抗素子
２００・・・ＭＯＳトランジスタ
３００・・・ＰＮダイオード
１０１、２０１・・・Ｐ型半導体基板
１０２、２０４・・・Ｎ型拡散層
１０３、１０５、２０５、２０７、３０４、３０６・・・絶縁膜
１０４、２０６、３０５・・・シリコン窒化膜
１０６、２０８、３０７・・・電極配線
２０２、３０２・・・フィールド酸化膜
２０３・・・ゲート
３０１・・・Ｎ型半導体基板
３０３・・・Ｐ型拡散層

Claims

半導体基板上に形成される半導体素子であって、
前記半導体基板と、
前記半導体基板の一主面に形成される不純物拡散層と、
前記不純物拡散層上に形成される絶縁膜と、
前記絶縁膜上に形成され所定の熱処理により正電荷の量が変動して前記不純物拡散層の表面近傍の不純物濃度を制御するシリコン窒化膜と、
を備えることを特徴とする半導体素子。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項１に記載の半導体素子。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項２に記載の半導体素子。
前記半導体素子は、前記不純物拡散層を抵抗領域とする抵抗素子であることを特徴とする、請求項１に記載の半導体素子。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項４に記載の半導体素子。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項５に記載の半導体素子。
前記抵抗素子は、前記不純物拡散層がＮ型である場合には前記熱処理によって抵抗値が減少し、前記不純物拡散層がＰ型である場合には前記熱処理によって抵抗値が増大することを特徴とする、請求項６に記載の半導体素子。
前記半導体素子は、前記不純物拡散層をドレイン領域及びソース領域とするＭＯＳトランジスタ素子であることを特徴とする、請求項１に記載の半導体素子。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項８に記載の半導体素子。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項９に記載の半導体素子。
前記ＭＯＳトランジスタ素子は、前記不純物拡散層がＮ型である場合には前記熱処理によってドレイン−ソース間電流Ｉｄｓが増大し、前記不純物拡散層がＰ型である場合には前記熱処理によってドレイン−ソース間電流Ｉｄｓが減少することを特徴とする、請求項１０に記載の半導体素子。
前記半導体素子は、前記不純物拡散層をアノード領域もしくはカソード領域とするダイオード素子であることを特徴とする、請求項１に記載の半導体素子。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項１２に記載の半導体素子。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項１３に記載の半導体素子。
前記ダイオード素子は、前記不純物拡散層がＰ型のアノード領域である場合には前記熱処理によって降伏電圧が高くなり、前記不純物拡散層がＮ型のカソード領域である場合には前記熱処理によって降伏電圧が小さくなることを特徴とする、請求項１４に記載の半導体素子。
半導体基板上に形成される半導体素子を製造する方法であって、
前記半導体基板を準備するステップと、
前記半導体基板の一主面に不純物拡散層を形成するステップと、
前記不純物拡散層上に絶縁膜を形成するステップと、
前記絶縁膜上にシリコン窒化膜を形成するステップと、
所定の熱処理により前記シリコン窒化膜中の正電荷の量を変動させて前記不純物拡散層の表面近傍の不純物濃度を制御するステップと、
を含むことを特徴とする半導体素子の製造方法。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項１６に記載の半導体素子の製造方法。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項１７に記載の半導体素子の製造方法。
前記半導体素子は、前記不純物拡散層を抵抗領域とする抵抗素子であることを特徴とする、請求項１６に記載の半導体素子の製造方法。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項１９に記載の半導体素子の製造方法。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項２０に記載の半導体素子の製造方法。
前記抵抗素子は、前記不純物拡散層がＮ型である場合には前記熱処理によって抵抗値が減少し、前記不純物拡散層がＰ型である場合には前記熱処理によって抵抗値が増大することを特徴とする、請求項２１に記載の半導体素子の製造方法。
前記半導体素子は、前記不純物拡散層をドレイン領域及びソース領域とするＭＯＳトランジスタ素子であることを特徴とする、請求項１６に記載の半導体素子の製造方法。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項２３に記載の半導体素子の製造方法。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項２４に記載の半導体素子の製造方法。
前記ＭＯＳトランジスタ素子は、前記不純物拡散層がＮ型である場合には前記熱処理によってドレイン−ソース間電流Ｉｄｓが増大し、前記不純物拡散層がＰ型である場合には前記熱処理によってドレイン−ソース間電流Ｉｄｓが減少することを特徴とする、請求項２４に記載の半導体素子の製造方法。
前記半導体素子は、前記不純物拡散層をアノード領域もしくはカソード領域とするダイオード素子であることを特徴とする、請求項１６に記載の半導体素子の製造方法。
前記絶縁膜は、シリコン酸化膜であり、前記不純物拡散層と前記シリコン窒化膜との間に５０ｎｍ以下の膜厚で形成されることを特徴とする、請求項２７に記載の半導体素子の製造方法。
前記熱処理は、４５０℃乃至５５０℃の温度範囲で行われることを特徴とする、請求項２８に記載の半導体素子の製造方法。
前記ダイオード素子は、前記不純物拡散層がＰ型のアノード領域である場合には前記熱処理によって降伏電圧が高くなり、前記不純物拡散層がＮ型のカソード領域である場合には前記熱処理によって降伏電圧が小さくなることを特徴とする、請求項２９に記載の半導体素子の製造方法。