JPH02281752A - 抵抗素子を有する半導体装置 - Google Patents
抵抗素子を有する半導体装置Info
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- JPH02281752A JPH02281752A JP10402789A JP10402789A JPH02281752A JP H02281752 A JPH02281752 A JP H02281752A JP 10402789 A JP10402789 A JP 10402789A JP 10402789 A JP10402789 A JP 10402789A JP H02281752 A JPH02281752 A JP H02281752A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体基板表面に抵抗用拡散領域が形成された
抵抗素子を有する半導体装置に関する。
抵抗素子を有する半導体装置に関する。
［従来の技術］
第４図は従来の半導体装置を示す縦断面図である。第４
図に示すように、ｎ型半導体基板１の表面の所定位置に
は、抵抗素子として、低濃度ｐ壁領域３と、この低濃度
ｐ壁領域３の両端部に接する高濃度ｐ壁領域２とが形成
されている。ｎ型半導体基板１の表面上には絶縁膜とし
て、ＳｉＯ２膜４及びＰＳＧ膜５が積層形成されており
、ＳｉＯ２膜４及びＰＳＧ膜５における高濃度ｐ壁領域
２の直上域の所望部分には開口部が形成されている。配
線６は、配線用の金属をＳｉＯ□膜４及びＰＳＧ膜５の
前記開口部に埋め込むと共にＰＳＧ膜５上に所定のパタ
ーンで被着することにより形成されており、前記開口部
内の金属は配線６と高濃度ｐ壁領域２との間のコンタク
トになっている。
図に示すように、ｎ型半導体基板１の表面の所定位置に
は、抵抗素子として、低濃度ｐ壁領域３と、この低濃度
ｐ壁領域３の両端部に接する高濃度ｐ壁領域２とが形成
されている。ｎ型半導体基板１の表面上には絶縁膜とし
て、ＳｉＯ２膜４及びＰＳＧ膜５が積層形成されており
、ＳｉＯ２膜４及びＰＳＧ膜５における高濃度ｐ壁領域
２の直上域の所望部分には開口部が形成されている。配
線６は、配線用の金属をＳｉＯ□膜４及びＰＳＧ膜５の
前記開口部に埋め込むと共にＰＳＧ膜５上に所定のパタ
ーンで被着することにより形成されており、前記開口部
内の金属は配線６と高濃度ｐ壁領域２との間のコンタク
トになっている。
そして、ＰＳＧ膜５及び配線６上にはこれらを被覆する
ようにしてＳｉＮ膜８が形成されている。
ようにしてＳｉＮ膜８が形成されている。
このＳｉＮ膜８はカバー膜又は層間絶縁膜となるもので
あり、ＳｉＮをプラズマＣＶＤ法により堆積することに
より形成される。一般にプラズマＣＶＤ法により堆積さ
れるＳｉＮ膜８は、比較的低温にて被着処理できるため
、高温処理に起因する半導体装置への悪影響を抑制する
ことができる。
あり、ＳｉＮをプラズマＣＶＤ法により堆積することに
より形成される。一般にプラズマＣＶＤ法により堆積さ
れるＳｉＮ膜８は、比較的低温にて被着処理できるため
、高温処理に起因する半導体装置への悪影響を抑制する
ことができる。
［発明が解決しようとする課題］
しかしながら、プラズマＣＶＤ法によりＳｉＮ膜８を形
成すると、ＳｉＮ膜８が正電荷を帯電しやすいとう欠点
を有する。このＳｉＮ膜８に帯電する正電荷によりｎ型
半導体基板１の表面層に負の電荷が誘起され、低濃度ｐ
壁領域３の正孔が電子により補償されるようになる。こ
のため、低濃度ｐ壁領域３の伝導度は低下し、より高抵
抗化する。更に、ＳｉＮ膜８に帯電する正電荷の量は局
所的に異なって場所依存性を示すため、ウェハ面内にお
ける抵抗値の均一性を阻害する。従って、低濃度ｐ壁領
域３の層抵抗を所定値に制御することは極めて困難であ
る。また。極端な場合には、低濃度ｐ型領域３のピンチ
オフが発生する。
成すると、ＳｉＮ膜８が正電荷を帯電しやすいとう欠点
を有する。このＳｉＮ膜８に帯電する正電荷によりｎ型
半導体基板１の表面層に負の電荷が誘起され、低濃度ｐ
壁領域３の正孔が電子により補償されるようになる。こ
のため、低濃度ｐ壁領域３の伝導度は低下し、より高抵
抗化する。更に、ＳｉＮ膜８に帯電する正電荷の量は局
所的に異なって場所依存性を示すため、ウェハ面内にお
ける抵抗値の均一性を阻害する。従って、低濃度ｐ壁領
域３の層抵抗を所定値に制御することは極めて困難であ
る。また。極端な場合には、低濃度ｐ型領域３のピンチ
オフが発生する。
本発明はかかる問題点に鑑みてなされたものであって、
カバー膜又は層間絶縁膜の帯電に起因する抵抗用拡散領
域の層抵抗の局所的な変動を抑制し、場所依存性がなく
高精度の層抵抗が得られる抵抗素子を有する半導体装置
を提供することを目的とする。
カバー膜又は層間絶縁膜の帯電に起因する抵抗用拡散領
域の層抵抗の局所的な変動を抑制し、場所依存性がなく
高精度の層抵抗が得られる抵抗素子を有する半導体装置
を提供することを目的とする。
［課題を解決するための手段］
本発明に係る抵抗素子を有する半導体装置は、半導体基
板表面に形成された抵抗用拡散領域と、前記半導体基板
の表面上に形成された絶縁膜と、前記抵抗用拡散領域の
直上域を含む領域の前記絶縁膜上に形成された導電膜と
を有することを特徴とする。
板表面に形成された抵抗用拡散領域と、前記半導体基板
の表面上に形成された絶縁膜と、前記抵抗用拡散領域の
直上域を含む領域の前記絶縁膜上に形成された導電膜と
を有することを特徴とする。
［作用］
本発明においては、低濃度ｐ型領域等の抵抗用拡散領域
上を、絶縁膜を介して導電膜が覆っているので、ＳｉＮ
膜等からなるカバー膜又は層間絶縁膜に帯電があったと
しても、この導電膜が電荷に対するシールド作用を有す
る。これにより、プラズマＣＶＤ法によりＳｉＮ膜等を
被着する工程にて、このＳｉＮ膜上に正電荷が帯電して
も抵抗用拡散領域の層抵抗の変動が抑制される。
上を、絶縁膜を介して導電膜が覆っているので、ＳｉＮ
膜等からなるカバー膜又は層間絶縁膜に帯電があったと
しても、この導電膜が電荷に対するシールド作用を有す
る。これにより、プラズマＣＶＤ法によりＳｉＮ膜等を
被着する工程にて、このＳｉＮ膜上に正電荷が帯電して
も抵抗用拡散領域の層抵抗の変動が抑制される。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係る半導体装置を示す
断面図である。第１図において、第４図と同一物には同
一符号を付してその部分の説明を省略する。配線６間の
ＰＳＧ膜５上の領域、即ち、低濃度ｐ壁領域３の直上域
を含むＰＳＧ膜５上の領域には金属膜７が形成されてい
る。この金属膜７は配線６と接触しないように相互に適
長間隔をおいて形成されており、金属膜７と配線６との
間にはカバー膜又は居間絶縁膜としてのＳｉＮ膜８が埋
め込まれている。このＳｉＮ膜８は従来の半導体装置と
同様にプラズマＣＶＤ法により形成されたものであり、
ＰＳＧ膜５、配線６及び金属膜７を覆うように被着され
ている。
断面図である。第１図において、第４図と同一物には同
一符号を付してその部分の説明を省略する。配線６間の
ＰＳＧ膜５上の領域、即ち、低濃度ｐ壁領域３の直上域
を含むＰＳＧ膜５上の領域には金属膜７が形成されてい
る。この金属膜７は配線６と接触しないように相互に適
長間隔をおいて形成されており、金属膜７と配線６との
間にはカバー膜又は居間絶縁膜としてのＳｉＮ膜８が埋
め込まれている。このＳｉＮ膜８は従来の半導体装置と
同様にプラズマＣＶＤ法により形成されたものであり、
ＰＳＧ膜５、配線６及び金属膜７を覆うように被着され
ている。
上述の如く構成された半導体装置においては、ＳｉＮ膜
８をプラズマＣＶＤ法により被着する工程にて、Ｓ ｘ
Ｎ膜８上に正電荷が帯電しても、金属膜７が電荷に対
するシールド作用を有する。このため、半導体基板１の
表面の低濃度ｐ壁領域３に負電荷が誘起されることはな
く、その層抵抗の局所的な変動が抑制される。
８をプラズマＣＶＤ法により被着する工程にて、Ｓ ｘ
Ｎ膜８上に正電荷が帯電しても、金属膜７が電荷に対
するシールド作用を有する。このため、半導体基板１の
表面の低濃度ｐ壁領域３に負電荷が誘起されることはな
く、その層抵抗の局所的な変動が抑制される。
第２図は上述の第１の実施例に係る半導体装置及び従来
の半導体装置において、不純物濃度が５Ｘ １０ ”ｃ
−−３のシリコン基板表面にボロンのイオン注入により
低濃度ｐ壁領域３を形成した場合のその低濃度ｐ壁領域
３のドーズ量と、層抵抗との関係を示すグラフ図であり
、横軸にドーズ量、縦軸に層抵抗を示す。第２図に示す
ように、従来の半導体装置では層抵抗が１０にΩ／口を
超えると層抵抗にばらつきが生じ、また著しく層抵抗が
高いものも発生する。一方、金属膜７を有する本発明の
実施例に係る半導体装置によれば、層抵抗が１０にΩ／
口を超えても層抵抗のばらつきは小さく、安定した層抵
抗値が得られる。即ち、均一で高精度の抵抗素子を有す
る半導体装置を得ることができる。
の半導体装置において、不純物濃度が５Ｘ １０ ”ｃ
−−３のシリコン基板表面にボロンのイオン注入により
低濃度ｐ壁領域３を形成した場合のその低濃度ｐ壁領域
３のドーズ量と、層抵抗との関係を示すグラフ図であり
、横軸にドーズ量、縦軸に層抵抗を示す。第２図に示す
ように、従来の半導体装置では層抵抗が１０にΩ／口を
超えると層抵抗にばらつきが生じ、また著しく層抵抗が
高いものも発生する。一方、金属膜７を有する本発明の
実施例に係る半導体装置によれば、層抵抗が１０にΩ／
口を超えても層抵抗のばらつきは小さく、安定した層抵
抗値が得られる。即ち、均一で高精度の抵抗素子を有す
る半導体装置を得ることができる。
なお、金属膜７はアルミニウム、チタン又はタングステ
ン等の金属により形成すればよく、これらの合金で形成
してもよい。また、金属膜７は単一材料の単層膜でもよ
く、複数材料の複層膜でもよい。更に、絶縁膜としては
、単層でも複層でもよ＜ 、Ｓ ｉ０２膜又はＰＳＧ膜
以外のものを使用してもよい。カバー膜又は居間絶縁膜
としては、ＳｉＮ膜８に限らず、プラズマＣＶＤ法で堆
積される膜であれば同様の効果が得られる。
ン等の金属により形成すればよく、これらの合金で形成
してもよい。また、金属膜７は単一材料の単層膜でもよ
く、複数材料の複層膜でもよい。更に、絶縁膜としては
、単層でも複層でもよ＜ 、Ｓ ｉ０２膜又はＰＳＧ膜
以外のものを使用してもよい。カバー膜又は居間絶縁膜
としては、ＳｉＮ膜８に限らず、プラズマＣＶＤ法で堆
積される膜であれば同様の効果が得られる。
第３図は本発明の第２の実施例に係る半導体装置を示す
断面図である。第３図において、第１図及び第４図と同
一物には同一符号を付してその部分の説明を省略する。
断面図である。第３図において、第１図及び第４図と同
一物には同一符号を付してその部分の説明を省略する。
本実施例においては、半導体基板１の表面上に形成され
る配線の内、一方の配線９が低濃度ｐ空領域３の直上域
を含む領域のＰＳＧ膜５上に延出して形成されている。
る配線の内、一方の配線９が低濃度ｐ空領域３の直上域
を含む領域のＰＳＧ膜５上に延出して形成されている。
これにより、本実施例においても、抵抗素子としての低
濃度ｐ空領域３の直上域を含む領域には金属膜（配線９
）が配置されることになる。従って、本実施例は第１の
実施例と同様の効果を奏するのに加え、第１の実施例の
ように、金属膜７と配線６とを絶縁するためにＳｉＮ膜
８を埋め込むための金属膜７と配線６との間隙が不用と
なり、半導体装置を小型化できるという利点がある。
濃度ｐ空領域３の直上域を含む領域には金属膜（配線９
）が配置されることになる。従って、本実施例は第１の
実施例と同様の効果を奏するのに加え、第１の実施例の
ように、金属膜７と配線６とを絶縁するためにＳｉＮ膜
８を埋め込むための金属膜７と配線６との間隙が不用と
なり、半導体装置を小型化できるという利点がある。
なお、配線９は単層でも複数でもよく、配線９が複層で
ある場合は、その一部の層のみが低濃度ｐ空領域３を覆
うように形成してもよい。
ある場合は、その一部の層のみが低濃度ｐ空領域３を覆
うように形成してもよい。
［発明の効果コ
以上説明したように本発明によれば、プラズマＣＶＤ法
等により堆積されるカバー膜又は層間絶縁膜の帯電を導
電膜の設置によりシールドすることによって、抵抗用拡
散領域の層抵抗の局所的な変動を抑制することができ、
これにより、均一で高精度の層抵抗を具備する抵抗素子
を有する半導体装置を得ることができる。
等により堆積されるカバー膜又は層間絶縁膜の帯電を導
電膜の設置によりシールドすることによって、抵抗用拡
散領域の層抵抗の局所的な変動を抑制することができ、
これにより、均一で高精度の層抵抗を具備する抵抗素子
を有する半導体装置を得ることができる。
第１図は本発明の第１の実施例に係る半導体装置の断面
図、第２図は本発明の第１の実施例に係る半導体装置と
従来の半導体装置における低濃度ｐ空領域３のドーズ量
と層抵抗との関係を示すグラフ図、第３図は本発明の第
２の実施例に係る半導体装置の断面図、第４図は従来の
半導体装置の断面図である。 １；ｎ型半導体基板、２；高濃度ｐ要領域、３；低濃度
ｐ空領域、４ ； Ｓ ｉＯ３膜、５ ； ＰＳＧ膜、
６；配線、７；金属膜、８ ； Ｓ ｉＮ膜、９；配線
図、第２図は本発明の第１の実施例に係る半導体装置と
従来の半導体装置における低濃度ｐ空領域３のドーズ量
と層抵抗との関係を示すグラフ図、第３図は本発明の第
２の実施例に係る半導体装置の断面図、第４図は従来の
半導体装置の断面図である。 １；ｎ型半導体基板、２；高濃度ｐ要領域、３；低濃度
ｐ空領域、４ ； Ｓ ｉＯ３膜、５ ； ＰＳＧ膜、
６；配線、７；金属膜、８ ； Ｓ ｉＮ膜、９；配線
Claims (1)
- （１）半導体基板表面に形成された抵抗用拡散領域と、
前記半導体基板の表面上に形成された絶縁膜と、前記抵
抗用拡散領域の直上域を含む領域の前記絶縁膜上に形成
された導電膜とを有することを特徴とする抵抗素子を有
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10402789A JPH02281752A (ja) | 1989-04-24 | 1989-04-24 | 抵抗素子を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10402789A JPH02281752A (ja) | 1989-04-24 | 1989-04-24 | 抵抗素子を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281752A true JPH02281752A (ja) | 1990-11-19 |
Family
ID=14369768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10402789A Pending JPH02281752A (ja) | 1989-04-24 | 1989-04-24 | 抵抗素子を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371634A (ja) * | 1989-08-10 | 1991-03-27 | Fujitsu Ltd | 半導体装置 |
| JPH08204209A (ja) * | 1995-01-30 | 1996-08-09 | Hitachi Ltd | 半導体複合センサ |
| JP2006080249A (ja) * | 2004-09-09 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体素子、及び半導体素子の製造方法 |
-
1989
- 1989-04-24 JP JP10402789A patent/JPH02281752A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371634A (ja) * | 1989-08-10 | 1991-03-27 | Fujitsu Ltd | 半導体装置 |
| JPH08204209A (ja) * | 1995-01-30 | 1996-08-09 | Hitachi Ltd | 半導体複合センサ |
| JP2006080249A (ja) * | 2004-09-09 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体素子、及び半導体素子の製造方法 |
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