KR101785644B1 - 발광소자 및 그 발광 소자의 제조 방법 - Google Patents

발광소자 및 그 발광 소자의 제조 방법 Download PDF

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Abstract

실시예는 지지기판 상에 형성되는 결합층; 상기 결합층 상의 일측면에 형성되는 절연층; 상기 절연층 상에 형성되는 트랜지스터부; 및 상기 결합층 상의 타측면에 형성되고, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광소자부를 포함하고, 상기 트랜지스터부와 상기 발광 소자부는 상기 절연층에 의해 분리되는 발광 소자를 제공한다.

Description

발광소자 및 그 발광 소자의 제조 방법{Light emitting diode and method for fabricating the light emitting device}
실시예는 트랜지스터와 연계하여 형성되는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
실시예는 트랜지스터와 연계하여 형성되는 발광소자에 관한 것이다.
실시예는 지지기판 상에 형성되는 결합층; 상기 결합층 상의 일측면에 형성되는 절연층; 상기 절연층 상에 형성되는 트랜지스터부; 및 상기 결합층 상의 타측면에 형성되고, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광소자부를 포함하고, 상기 트랜지스터부와 상기 발광 소자부는 상기 절연층에 의해 분리되는 발광 소자를 제공한다.
이 때, 상기 트랜지스터부는 상기 발광소자부의 스위치로 동작할 수 있다.
또한, 상기 트랜지스터부는, 상기 절연층 상으로 형성되는 제3 도전형 반도체층;
상기 제3 도전형 반도체층 상으로 형성되는 언도프트 반도체층; 상기 언도프트 반도체층 상으로 형성되는 제4 도전형 반도체층; 상기 제4 도전형 반도체층 상으로 형성되는 제5 도전형 반도체층; 상기 언도프트 반도체층 상으로 형성되는 게이트 절연막; 상기 게이트 절연막 상으로 형성되는 게이트 전극, 상기 제5 도전형 반도체층 상으로 형성되는 소스 전극 및 제3 도전형 반도체층 상으로 형성되는 드레인 전극을 포함할 수 있다.
또한, 상기 게이트 전극과 상기 소스 전극 사이의 전압에 의해서 상기 소스 전극과 상기 드레인 전극 사이의 전류가 제어되며, 상기 소스 전극과 상기 드레인 전극 사이의 전류는 상기 발광소자부의 상기 제1 도전형 반도체층 상 또는 상기 제2 도전형 반도체층 상에 형성된 전극 중 적어도 하나로 인가될 수 있다.
또한, 상기 제3 도전형 반도체층은 상기 제1 도전형 반도체층과 상기 절연층에 의해 전기적으로 분리될 수 있다.
다른 실시예는 지지기판 상에 형성되는 결합층; 상기 결합층 상의 일측면에 형성되는 절연층; 및 상기 절연층 상에 형성되는 제3 도전형 반도체, 상기 제3 도전형 반도체층 상으로 형성되는 언도프트 반도체층, 상기 언도프트 반도체층 상으로 형성되는 제4 도전형 반도체층, 상기 제4 도전형 반도체층 상으로 형성되는 제5 도전형 반도체층, 상기 언도프트 반도체층 상으로 형성되는 게이트 절연막, 상기 게이트 절연막 상으로 형성되는 게이트 전극, 상기 제5 도전형 반도체층 상으로 형성되는 소스 전극 및 제3 도전형 반도체층 상으로 형성되는 드레인 전극을 포함하는 트랜지스터부를 포함하는 발광소자를 제공한다.
이 때, 상기 결합층 상의 타측면에 형성되고, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광소자부를 포함하고, 상기 트랜지스터부와 상기 발광 소자부는 상기 절연층에 의해 분리될 수 있다.
또한, 상기 제3 도전형 반도체층과 상기 제1 도전형 반도체층은 상기 절연층에 의해 전기적으로 분리될 수 있다.
실시예에 따른 발광 소자는 트랜지스터와 연계하여 형성됨으써, 트랜지스터 및 발광 소자의 제조 공정이 신속하고 편리하게 수행될 수 있도록 하고, 형성된 트랜지스터로 발광 소자를 편리하게 제어할 수 있도록 하는 효과가 있다.
도 1은 트랜지스터와 연계하여 형성되는 발광 소자의 일실시예를 도시한 도면이고,
도 2a 내지도 2g는 트랜지스터와 연계하여 형성되는 발광소자의 일실시예의 제조방법을 나타낸 도면이고,
도 3은 발광소자 패키지의 일실시예를 나타낸 도면이다.
이하 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
상기의 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 트랜지스터와 연계하여 형성되는 발광 소자의 일실시예의 단면을 나타낸 도면이다.
도 1에 도시된 바와 같이. 발광 소자부(100)와 트랜지스터부(200)는 동일 지지기판(160) 및 결합층(150) 상에 형성될 수 있다.
발광 소자부(100)는 결합층(150) 상으로 형성된 반사층(140), 반사층 상으로 형성된 오믹층(130), 채널층(180), 제1 도전형 반도체층(122) 및 활성층(124) 및 제2 도전형 반도체층(126)을 포함하는 발광 구조물(120), 제1 도전형 반도체층(122) 상에 형성되는 제1 전극(190)을 포함할 수 있다.
또한, 트랜지스터부(200)는 결합층(150) 상으로 형성된 절연층(210), 절연층(210) 상으로 형성되는 제3 도전형 반도체층(220), 제3 도전형 반도체층(220) 상으로 형성되는 언도프트 반도체층(230), 언도프트 반도체층(230) 상으로 형성되는 제4 도전형 반도체층(240), 제4 도전형 반도체층(240) 상으로 형성되는 제5 도전형 반도체층(250, 언도프트 반도체층(230) 상으로 형성되는 게이트 절연막(290), 게이트 절연막(290) 상으로 형성되는 게이트 전극(270), 제5 도전형 반도체층(250) 상으로 형성되는 소스 전극(260), 제3 도전형 반도체층(220) 상으로 형성되는 드레인 전극(280)을 포함할 수 있다.
지지기판(160)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 예를 들어, 금(Au), 구리합금(Cu Alloy), 니켈(Ni-nickel), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다. 상기 도전성 지지기판(160)을 형성시키는 방법은 전기화학적인 금속증착방법이나 유테틱 메탈을 이용한 본딩 방법 등을 사용할 수 있다.
그리고, 지지기판(160) 상으로는 지지기판(160)과 발광 소자부(100) 또는 지지기판(160)과 트랜지스터부(200)의 결합을 위한 결합층(150)을 형성할 수 있다. 결합층(150)은 예를 들어, 금(Au), 주석(Sn), 인듐(In), 은(Ag), 니켈(Ni), 나이오븀(Nb) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있다.
발광소자부(100)의 반사층(140)은 알루미늄(Al), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 알루미늄이나 은 등은 상기 활성층(124)에서 발생된 빛을 효과적으로 반사하여 발광소자의 광추출 효율을 크게 개선할 수 있다.
오믹층(130)은 약 200 옹스트롱의 두께로 적층될 수 있다. 상기 오믹층(130)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다. 그리고, 상기 오믹층(1300)은 스퍼터링법이나 전자빔 증착법에 의하여 형성될 수 있다.
채널층(180)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 금속물질인 경우에는 오믹층(130)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 오믹층(130)에 인가되는 전류가 채널층(180)으로 인가되지 않도록 할 수 있다.
예를 들어, 채널층(180)은 티탄(Ti), 니켈(Ni), 백금(Pt), 납(Pb), 로듐(Rh), 이리듐(Ir) 및 텅스텐(W) 중 적어도 하나를 포함하거나, 또는 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4) 및 산화티탄(TiOx) 중 적어도 하나를 포함하거나, 또는 산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide) 및 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 티탄(Ti), 니켈(Ni), 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 철(Fe) 중 적어도 하나를 포함할 수 있다.
채널층(180)은 발광 구조물(120)의 식각 시, 채널층(180) 하부에 위치한 구성들을 식각으로부터 보호하고, 발광 소자를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호하는 효과가 있다.
그리고, 상기 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 상기 제1 도전형 반도체층(112)이 N형 반도체층인 경우, 상기 제1 도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
그리고, 상기 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(126)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
그리고, 상기 제2 도전형 반도체층(126)은 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(126)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122) 상으로는 요철 구조를 형성하여 광 적출 효율을 향상시킨다. 이 때, 상기 요철 구조는 드라이 에칭 공정을 사용하거나, PEC 방법이나 마스크를 형성한 후 에칭을 통하여 형성될 수도 있다. 상기 드라이 에칭 방법은 플래즈머 에칭, 스퍼터 에칭, 이온 에칭 등이 사용될 수 있다.
이러한 발광구조물의 요철 구조는 활성층(124)에서 발광되어 제1 도전형 반도체층(122)으로 입사되는 빛의 입사각을 변화시켜 제1 도전형 반도체층(122) 표면에서의 전반사를 감소시켜 광추출 효과를 증대시킬 수 있고, 활성층(124)에서 발광된 빛이 이 발광구조물 내부에서 흡수되는 것을 감소시켜서 발광효율을 높일 수 있다.
요철 구조는 주기적 또는 비주기적으로 형성될 수 있으며, 요철 형상은 제한받지 않는다. 예를 들어, 요철 형상은 사각, 반구, 세모, 사다리꼴 등 단일 또는 복합적인 형태의 형상을 모두 포함한다.
상기 요철 구조는 습식 에칭 공정 또는 드라이 에칭 공정을 사용하여 형성하거나, 습식 에칭 공정 및 드라이 에칭 공정을 사용하여 형성할 수 있다.
상기 드라이 에칭 방법은 플래즈마 에칭, 스퍼터 에칭, 이온 에칭 등이 사용될 수 있으며, 습식 에칭 공정은 PEC(Photo Chemical Wet-etching) 공정 등이 사용될 수 있다.
이 때, PEC 공정의 경우, 식각액(가령, KOH)의 양과 GaN 결정성에 의한 식각 속도 차이 등을 조절함으로써, 미세 크기의 요철의 형상을 조절할 수 있다. 또한, 마스크를 형성한 후 에칭을 통하여 요철 형상을 주기적으로 조정할 수도 있다.
그리고, 제1 도전형 반도체층(122) 상으로 제1 전극(190)이 형성되는데, 상기 제1 전극(190)은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어진다.
그리고, 트랜지스터부(200)의 절연층(210)은 발광소자부(100)와 트랜지스터부(200)가 전기적으로 구분되도록 한다. 절연층(210)은 전기적 절연 물질로 구성될 수 있으며, 예를 들어, 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4) 및 산화티탄(TiOx) 중 적어도 하나를 포함할 수 있다.
트랜지스터부(200)는 실시예에 따라 다양한 트랜지스터가 포함될 수 있다. 예를 들어, 트랜지스터부(200)는 바이폴라 접합 트랜지스터 또는 전계 효과 트랜지스터가 포함될 수 있으며, 이에 한정되지 않는다.
두 종류 모두 채널 영역 내에 반도전성 재료가 배치된 세 개의 전극을 포함하는 공통 구조체를 공유하는데, 바이폴라 접합 트랜지스터의 세 전극은 에미터, 콜렉터, 베이스로 지칭되고, 전계효과 트랜지스터의 세 전극은 소스, 드레인 및 게이트로 지칭될 수 있다. 바이폴라 접합 트랜지스터는 에미터와 콜렉터 사이의 전류가 베이스와 에미터 사이에서 흐르는 전류에 의해 제어되고, 전계 효과 트랜지스터는 게이트와 소스 사이의 전압에 의해서 소스와 드레인 사이에서 흐르는 전류가 제어된다. 후술하는 실시예는 트랜지스터부(200)가 전계효과 트랜지스터를 채용하는 경우에 대해서 기술하나, 이에 한정되는 것은 아니다.
트랜지스터부(200)는 발광소자부(100)의 스위치로 동작될 수 있으며, 예를 들어, 전계 효과 트랜지스터가 트랜지스터부(200)에 적용될 경우, 게이트와 소스 사이의 전압에 의해서 소스와 드레인 사이의 전류가 제어되며, 소스와 드레인 사이의 전류가 발광 소자부(100)의 전극으로 인가되어 트랜지스터부(200)의 제어에 의해 발광소자부(100)가 동작할 수 있다.
또한, 제조 공정상의 편리함을 위해, 실시예의 트랜지스터부(200)에 포함된 반도체층 중 적어도 하나는 발광 소자부(100)의 포함된 반도체층 중 적어도 하나와 동일한 레이어로부터 형성될 수 있다. 예를 들어, 제3 도전형 반도체층(220)과 제1 도전형 반도체층(122)은 동일한 레이어로부터 형성될 수 있다.
절연층(210) 상으로는 트랜지스터부(200)의 반도체층이 형성된다. 트랜지스터부(200)의 반도체층은 트랜지스터부(200)에 포함되는 트랜지스터가 p-타입인지, n-타입인지에 따라 다르게 구성될 수 있으며, 전하를 수용, 전달, 및 도네이트하는 능력에 따라 반도체층이 다르게 구성될 수 있다. 홀 또는 전자를 수용, 전달, 도네이트하는 반도전성 재료의 조성은 도핑 재료에 따라서 달라질 수 있다.
예를 들어, 트랜지스터부(200)의 반도체층은 제3 도전형 반도체층(220), 제3 도전형 반도체층(220) 상으로 형성되는 언도프트 반도체층(230), 언도프트 반도체층(230) 상으로 형성되는 제4 도전형 반도체층(240), 제4 도전형 반도체층(240) 상으로 형성되는 제5 도전형 반도체층(250)을 포함할 수 있다.
이 때, 제3 도전형 반도체층(220) 및 제5 도전형 반도체층(250)은 제1 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 상기 제3 도전형 반도체층(220) 및 제5 도전형 반도체층(250) 이 N형 반도체층인 경우, 상기 제1 도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있다.
또한, 제4 도전형 반도체층(240)은 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN을 포함할 수 있다. 상기 제4 도전형 반도체층(240)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
그리고, 제3 도전형 반도체층(220) 및 제4 도전형 반도체층(240) 사이에는 언도프트 반도체층(230)이 형성될 수 있다. 언도프트 반도체층(230)은 GaN을 포함할 수 있으며, 게이트 하부에 위치하여 채널이 형성되는 영역으로 게이트 전압 인가 시 디플리션(depletion)이 일어나 트랜지스터부(200)의 동작 전압을 낮출 수 있다.
언도프트 반도체층(230) 상으로는 형성되는 게이트 절연막(290)이 형성될 수 있으며, 게이트 절연막(290) 상으로 게이트 전극(270)이 형성되고, 제5 도전형 반도체층(250) 상으로는 소스 전극(260)이 형성되고, 제3 도전형 반도체층(220) 상으로는 드레인 전극(280)이 형성될 수 있다.
게이트 절연막(290)은 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드 등과 같은 무기막 또는 폴리이미드와 같은 유기막이 사용될 수 있다.
각 구성에 대한 상세 설명은 도 2a 내지 도 2g를 참조하여 상세히 설명한다.
2g는 트랜지스터와 연계하여 형성되는 발광소자의 일실시예의 제조방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이 기판(110)을 준비하다. 상기 기판(110)은 전도성 기판 또는 절연성 기판으로 이루어질 수 있으며, 예를 들어, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(110) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
그리고, 상기 기판(110) 상에 트랜지스터부(200)에 포함되는 반도체층(250, 240, 230) 및 발광소자부(100)에 포함되는 발광구조물(120)의 반도체층(122, 124, 126)을 순차적으로 형성한다. 이 때, 트랜지스터부(200)에 포함되는 반도체층 중 적어도 하나는 발광소자부(100)에 발광 소자부(100)의 포함된 반도체층 중 적어도 하나와 일치할 수 있다. 예를 들어, 트랜지스터부(200)에 포함되는 반도체층 중 제3 도전형 반도체층은 발광소자부(100)에 포함된 제1 도전형 반도체층(122)과 일치할 수 있다.
또한, 트랜지스터부(200)에 포함되는 반도체층(250, 240, 230) 및 발광소자부(100)에 포함되는 발광구조물(120)의 반도체층(122, 124, 126)은, 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이때, 상기 트랜지스터부(200)에 포함되는 반도체층(250, 240, 230)과 기판(110) 사이에는 버퍼층(미도시)을 성장시킬 수 있는데, 재료의 격자 부정합 및 열 팽창 계수의 차이를 완화하기 위한 것이다. 상기 버퍼층의 재료는 3족-5족 화합물 반도체로 이루어 질 수 있으며, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 위에는 언도프드(undoped) 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
트랜지스터부(200)의 반도체층(250, 240, 230, 220)은 제5 도전형 반도체층(250), 제4 도전형 반도체층(240), 언도프트 반도체층(230), 제3 도전형 반도체층(220)을 포함할 수 있다.
이 때, 제1 도전형 반도체층(122) 또는 제5 도전형 반도체층(250)은 제1 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 상기 제1 도전형 반도체층(122) 또는 제5 도전형 반도체층(250)이 N형 반도체층인 경우, 상기 제1 도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있다.
상기 제1 도전형 반도체층(122) 또는 제5 도전형 반도체층(250)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(122) 또는 제5 도전형 반도체층(250)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
또한, 제2 도전형 반도체층(126) 또는 제4 도전형 반도체층(240)은 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN을 포함할 수 있다. 상기 제2 도전형 반도체층(126) 또는 제4 도전형 반도체층(240)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2 도전형 반도체층(126) 또는 제4 도전형 반도체층(240)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
그리고, 제3 도전형 반도체층(220) 및 제4 도전형 반도체층(240) 사이에는 언도프트 반도체층(GaN, 230)이 형성될 수 있다. 언도프트 반도체층(230)은 GaN을 포함할 수 있으며, 게이트 하부에 위치하여 채널이 형성되는 영역으로 게이트 전압 인가 시 디플리션(depletion)이 일어나 트랜지스터부(200)의 동작 전압을 낮출 수 있다.
상기 활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126)을 통해서 주입되는 캐리어(Carrier)가 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(124)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/ AlGaN/, InAlGaN/GaN , GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 좁은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있으며, 상기 활성층(124)의 밴드 갭보다는 높은 밴드 갭을 가질 수 있다.
실시예에서 상기 제1 도전형 반도체층(122) 및 제5 도전형 반도체층(250)은 P형 반도체층, 상기 제2 도전형 반도체층(126) 및 제4 도전형 반도체층(240)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2 도전형 반도체층(126) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 상기 제 2도전형 반도체층이 P형 반도체층일 경우 N형 반도체층(미도시)을 형성할 수 있다. 이에 따라, 발광소자부(100)의 발광 구조물(120)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있으며, 트랜지스터부(200)의 트랜지스터는 N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
그리고, 도 2b에 도시된 바와 같이 제2 도전형 반도체층(126) 및 활성층(124)의 일측면을 식각하여 제1 도전형 반도체층(122)을 노출시킨 후, 트랜지스터부(200)와 발광소자부(100)를 분리하는 절연층(210)을 형성하기 위해 제1 도전형 반도체층(122)을 식각하여 홈을 형성한다.
그리고, 형성된 홈 및 노출된 제1도전형 반도체층(122)상으로 절연층(210)을 형성하여 트랜지스터부(200)와 발광소자부(100)를 분리한다. 이에 따라, 제1 도전형 반도체층(122)으로부터 제3 도전형 반도체층(220)이 분리된다.
즉, 제조 공정상의 편리함을 위해, 제3 도전형 반도체층(220)과 제1 도전형 반도체층(122)은 동일한 레이어로부터 형성될 수 있다.
절연층(210)은 전기적 절연 물질로 구성될 수 있으며, 예를 들어, 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4) 및 산화티탄(TiOx) 중 적어도 하나를 포함할 수 있다.
그리고, 제2 도전형 반도체층(126) 상으로 채널층(180)을 형성한 후, 채널층(180)을 식각하여 홈을 형성하고, 홈에 오믹층(130)과 반사층(140)을 형성한다. 이러한 홈의 형성은 마스크를 이용한 건식 식각 등의 공정으로 이루어질 수 있다.
채널층(180)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 금속물질인 경우에는 오믹층(130)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 오믹층(130)에 인가되는 전류가 채널층(180)으로 인가되지 않도록 할 수 있다.
예를 들어, 채널층(180)은 티탄(Ti), 니켈(Ni), 백금(Pt), 납(Pb), 로듐(Rh), 이리듐(Ir) 및 텅스텐(W) 중 적어도 하나를 포함하거나, 또는 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4) 및 산화티탄(TiOx) 중 적어도 하나를 포함하거나, 또는 산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide) 및 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 티탄(Ti), 니켈(Ni), 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 철(Fe) 중 적어도 하나를 포함할 수 있다.
채널층(180)은 후술할 발광 구조물(120)의 식각 시, 채널층(180) 하부에 위치한 구성들을 식각으로부터 보호하고, 발광 소자를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호하는 효과가 있다.
오믹층(130)은 제2 도전형 반도체층(126) 상으로 약 200 옹스트롱의 두께로 적층될 수 있다. 상기 오믹층(130)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다. 그리고, 상기 오믹층(1300)은 스퍼터링법이나 전자빔 증착법에 의하여 형성될 수 있다.
반사층(140)은 활성층(124)에서 발생된 빛을 효과적으로 반사하여 발광소자의 광추출 효율을 크게 개선할 수 있으며, 약 2500 옹스르통의 두께로 형성할 수 있다. 상기 반사층(140)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 또는 Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또는, 상기 금속 또는 합금과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 구체적으로는, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni, Ag/Cu, Ag/Pd/Cu 등으로 적층될 수 있다.
그리고, 도 2c에 도시된 바와 같이 지지기판(160)과 발광 소자부(100) 또는 지지기판(160)과 트랜지스터부(200)의 결합을 위한 결합층(150)을 상기 반사층(140), 채널층(180), 절연층(210) 상에 형성한다.
결합층(150)은 예를 들어, 금(Au), 주석(Sn), 인듐(In), 은(Ag), 니켈(Ni), 나이오븀(Nb) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있다.
그리고, 도 2d에 도시된 바와 같이. 결합층(150) 상으로 지지기판(160)을 형성할 수 있다.
상기 지지기판(160)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 예를 들어, 금(Au), 구리합금(Cu Alloy), 니켈(Ni-nickel), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다. 상기 도전성 지지기판(160)을 형성시키는 방법은 전기화학적인 금속증착방법이나 유테틱 메탈을 이용한 본딩 방법 등을 사용할 수 있다.
또한, 실시예에 따라, 지지기판(160)은 절연물질로 이루어질 수도 있으며, 상기 절연 물질은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 일 예로서, 상기 지지기판(160)은 실리콘 산화물(SiO2)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.
그리고, 도 2e에 도시된 바와 같이, 상기 기판(110)을 분리하다.
상기 기판(110)의 제거는 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off: LLO)의 방법으로 할 수도 있으며, 건식 및 습식 식각의 방법으로 할 수도 있다.
레이저 리프트 오프법을 예로 들면, 상기 기판(110) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 상기 기판(110)과 발광 구조물(120)의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(110)의 분리가 일어난다.
그리고, 도 2f에 도시된 바와 같이 반도체층(220, 230, 240, 250)의 측면을 식각하여 발광소자부(100)의 제1 도전형 반도체층(122)를 노출시키고, 발광 구조물(120)의 측면을 식각한다. 이 때, 엔드 포인트 디텍팅 방법에 의해 채널층(180)을 이루는 물질이 디텍트되면 식각을 멈추는 방법으로 상기 발광 구조물(120)의 측면 일부를 식각할 수 있다. 이 때, 식각되는 발광 구조물(120)의 하부에는 채널층(180)이 위치하도록 식각 위치를 조절할 수 있다.
채널층(180)은 발광 구조물(120)의 식각 시, 채널층(180) 하부에 위치한 구성들을 식각으로부터 보호하고, 발광 소자를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호하는 효과가 있다.
그리고, 상기 제1 도전형 반도체층(122) 상에 요철 구조를 형성하여 광 적출 효율을 향상시킨다.
이러한 요철 구조는 활성층(124)에서 발광되어 제1 도전형 반도체층(122)으로 입사되는 빛의 입사각을 변화시켜 제1 도전형 반도체층(122) 표면에서의 전반사를 감소시켜 광추출 효과를 증대시킬 수 있고, 활성층(124)에서 발광된 빛이 이 발광구조물 내부에서 흡수되는 것을 감소시켜서 발광효율을 높일 수 있다.
요철 구조는 주기적 또는 비주기적으로 형성될 수 있으며, 요철 형상은 제한받지 않는다. 예를 들어, 요철 형상은 사각, 반구, 세모, 사다리꼴 등 단일 또는 복합적인 형태의 형상을 모두 포함한다.
상기 요철 구조는 습식 에칭 공정 또는 드라이 에칭 공정을 사용하여 형성하거나, 습식 에칭 공정 및 드라이 에칭 공정을 사용하여 형성할 수 있다.
상기 드라이 에칭 방법은 플래즈마 에칭, 스퍼터 에칭, 이온 에칭 등이 사용될 수 있으며, 습식 에칭 공정은 PEC(Photo Chemical Wet-etching) 공정 등이 사용될 수 있다.
이 때, PEC 공정의 경우, 식각액(가령, KOH)의 양과 GaN 결정성에 의한 식각 속도 차이 등을 조절함으로써, 미세 크기의 요철의 형상을 조절할 수 있다. 또한, 마스크를 형성한 후 에칭을 통하여 요철 형상을 주기적으로 조정할 수도 있다.
그리고, 반도체층(230, 240, 250)의 측면을 식각하여 트랜지스터부(200)의 제3 도전형 반도체층(220) 및 언도프트 반도체층(230)의 일부를 노출시킨다.
그리고, 도 2g에 도시된 바와 같이 노출된 언도프트 반도체층(230) 상, 제4 도전형 반도체층(240) 및 제5 도전형 반도체층(250)의 측면, 및 제5 도전형 반도체층(250)의 일부 상으로 게이트 절연막(290)을 형성한다.
게이트 절연막(290)은 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드 등과 같은 무기막 또는 폴리이미드와 같은 유기막이 사용될 수 있다.
그리고, 게이트 절연막(290) 상으로 게이트 전극(270)을 형성하고, 제5 도전형 반도체층(250) 상으로는 소스 전극(260)을 형성하고, 제3 도전형 반도체층(220) 상으로는 드레인 전극(280)을 형성할 수 있다.
게이트 전극(270), 소스 전극(260) 및 드레인 전극(280)은 몰리브덴, 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 형성될 수 있다.
그리고, 제1 도전형 반도체층((122) 상으로 제1 전극(190)을 형성할 수 있다. 마찬가지로, 상기 제1 전극(190)은 몰리브덴, 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 형성될 수 있다.
그리고, 실시예에 따라 채널층(180), 발광구조물(120)의 측면, 제1 전극(190)의 적어도 일부 상으로 패시베이션층(Passivation layer)을 증착할 수 있다. 여기서, 상기 패시베이션층은 절연물질로 이루어질 수 있으며, 상기 절연물질은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 일 예로서, 상기 패시베이션층은 실리콘 산화물(SiO2)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.
따라서, 실시예에 따른 발광 소자부(100)는 트랜지스터부(200)와 연계하여 형성됨으써, 트랜지스터부(200) 및 발광 소자부(100)의 제조 공정이 신속하고 편리하게 수행될 수 있도록 하고, 형성된 트랜지스터부(200)로 발광 소자부(100)를 편리하게 제어할 수 있도록 하는 효과가 있다.
즉, 트랜지스터부(200)는 발광소자부(100)의 스위치로 동작될 수 있으며, 예를 들어, 전계 효과 트랜지스터가 트랜지스터부(200)에 적용될 경우, 게이트 전극(270)와 소스 전극(260) 사이의 전압에 의해서 소스 전극(260)와 드레인 전극(280)사이의 전류가 제어되며, 소스 전극(260)와 드레인 전극(280) 사이의 전류가 발광 소자부(100)의 제1 전극(190)으로 인가되어 트랜지스터부(200)의 제어에 의해 발광소자부(100)가 동작할 수 있다.
도 3은 발광소자 패키지의 일실시예의 단면도이다.
도시된 바와 같이, 상술한 실시예들에 따른 발광 소자 패키지는 패키지 몸체(320)와, 상기 패키지 몸체(320)에 설치된 제1 전극층(311) 및 제2 전극층(312)과, 상기 패키지 몸체(320)에 설치되어 상기 제1 전극층(311) 및 제2 전극층(312)과 전기적으로 연결되는 실시예에 따른 발광 소자(300)와, 상기 발광 소자(300)를 포위하는 수지층(340)을 포함한다. 이 때, 발광 소자(300)는 도 1에 도시된 바와 같이 발광소자부(100)와 트랜지스터부(200)을 포함할 수 있다.
상기 패키지 몸체(320)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(300)의 주위에 경사면이 형성되어 광추출 효율을 높일 수 있다.
상기 제1 전극층(311) 및 제2 전극층(312)은 서로 전기적으로 분리되며, 상기 발광 소자(300)에 전원을 제공한다. 또한, 상기 제1 전극층(311) 및 제2 전극층(312)은 상기 발광 소자(300)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(300)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(300)는 상기 패키지 몸체(320) 상에 설치되거나 상기 제1 전극층(311) 또는 제2 전극층(312) 상에 설치될 수 있다.
상기 발광 소자(300)는 상기 제1 전극층(311) 및 제2 전극층(312)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 수지층(340)은 상기 발광 소자(300)를 포위하여 보호할 수 있다. 또한, 상기 수지층(340)에는 형광체가 포함되어 상기 발광 소자(300)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광소자부
110 : 기판 120 : 발광구조물
122 : 제1 도전형 반도체층 124 : 활성층
126 : 제2 도전형 반도체층 130 : 오믹층
140 : 반사층 150 : 결합층
160 : 지지기판 190 : 제1 전극
200 : 트랜지스터부
210 : 절연층 220 : 제3 도전형 반도체층
230 : 언도프트 반도체층 240 : 제4 도전형 반도체층
250 : 제5 도전형 반도체층 260 : 소스 전극
270 : 게이트 전극 280 : 드레인 전극
290 : 게이트 절연막
300 : 발광소자 311 : 제1 전극층
312 : 제2 전극층 320 : 패키지 바디
340 : 수지층

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  9. 지지 기판;
    상기 지지 기판의 상부의 일측에 배치되는 트랜지스터부;
    상기 지지 기판의 상부의 타측에 배치되는 발광 소자부;
    제1 및 제2 부분을 갖는 절연층; 및
    제1 부분과 제2 부분을 갖는 적어도 하나의 채널층을 포함하고,
    상기 절연층의 제2 부분은 상기 트랜지스터부와 상기 발광 소자부의 사이에 배치되어, 상기 트랜지스터부와 상기 발광 소자부를 제1 방향으로 분리시키고,
    상기 절연층의 제1 부분은 상기 지지 기판과 상기 트랜지스터부 사이에 배치되고,
    상기 채널층의 제1 부분은 상기 지지 기판과 상기 절연층의 제2 부분 사이 및 상기 지지 기판과 상기 발광 소자부 사이에 상기 제1 방향과 다른 제2 방향으로 배치되고,
    상기 채널층의 제2 부분은 상기 지지 기판과 상기 발광 소자부 사이에서 상기 제2 방향으로 배치된 발광 소자.
  10. 제9 항에 있어서, 상기 지지 기판과 상기 절연층의 사이 및 상기 지지 기판과 상기 발광 소자부의 사이에 배치되는 결합층을 더 포함하는 발광 소자.
  11. 제9 항에 있어서, 상기 발광 소자부는
    상기 지지 기판의 상부의 타측에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 소자.
  12. 제11 항에 있어서, 상기 트랜지스터부는
    상기 절연층의 제1 부분의 상부 및 상기 절연층의 제2 부분의 옆에 배치된 제3 도전형 반도체층;
    상기 제3 도전형 반도체층의 상부에 배치된 언도프트 반도체층;
    상기 언도프트 반도체층의 상부에 배치된 제4 도전형 반도체층;
    상기 제4 도전형 반도체층의 상부에 배치된 제5 도전형 반도체층;
    상기 언도프트 반도체층의 상부에 배치된 게이트 절연막;
    상기 게이트 절연막의 상부에 배치된 게이트 전극;
    상기 제3 도전형 반도체층의 상부에 배치된 드레인 전극; 및
    상기 제5 도전형 반도체층의 상부에 배치된 소스 전극을 포함하는 발광 소자.
  13. 제12 항에 있어서, 상기 제1 또는 제2 도전형 반도체층 중 적어도 하나는 상기 제3 도전형 반도체층, 상기 언도프트 반도체층, 상기 제4 도전형 반도체층 또는 상기 제5 도전형 반도체층 중 적어도 하나와 동일한 레이어인 발광 소자.
  14. 제12 항에 있어서, 상기 제1 도전형 반도체층과 상기 제5 도전형 반도체층은 동일한 물질을 포함하는 발광 소자.
  15. 제12 항에 있어서, 상기 제2 도전형 반도체층과 상기 제4 도전형 반도체층은 동일한 물질을 포함하는 발광 소자.
  16. 제12 항에 있어서, 상기 게이트 절연막은 상기 제4 및 제5 도전형 반도체층 각각의 일측부와 상기 제5 도전형 반도체층의 상부의 일부분까지 더 연장되어 배치된 발광 소자.
  17. 제12 항에 있어서, 상기 지지 기판과 상기 제2 도전형 반도체층의 사이에 배치된 반사층을 더 포함하는 발광 소자.
  18. 제17 항에 있어서, 상기 반사층과 상기 제2 도전형 반도체층의 사이에 배치된 오믹층을 더 포함하는 발광 소자.
  19. 제18 항에 있어서, 상기 적어도 하나의 채널층은 서로 마주하는 복수의 채널층을 포함하는 발광 소자.
  20. 제19 항에 있어서, 상기 오믹층과 상기 반사층은 상기 복수의 채널층 사이에 배치된 발광 소자.
  21. 트랜지스터부와 발광 소자부를 갖는 발광 소자의 제조 방법에 있어서,
    기판을 준비하는 단계;
    상기 기판 상에 상기 트랜지스터부에 포함되는 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 위에 상기 발광 소자부에 포함되는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 중 일부를 식각하여, 상기 트랜지스터부와 상기 발광 소자부를 분리하는 절연층을 형성하는 단계;
    상기 제2 반도체층 위에 채널층을 형성하는 단계;
    상기 채널층 및 상기 절연층의 위에 결합층을 형성하는 단계;
    상기 결합층 위에 지지 기판을 형성하는 단계;
    상기 제1 반도체층 아래의 상기 기판을 분리하여 제거하는 단계; 및
    상기 제1 반도체층의 일부를 식각하여 상기 제2 반도체층을 노출시키는 단계를 포함하는 발광 소자의 제조 방법.
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