KR101894348B1 - 발광소자 및 그 발광 소자의 제조 방법 - Google Patents

발광소자 및 그 발광 소자의 제조 방법 Download PDF

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Abstract

실시예는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광 구조물의 상에 형성되는 제1전극; 및 상기 발광 구조물과 상기 제1 전극 사이에 형성되는 분산층을 포함하고, 상기 제1 전극 중 패드부는 상기 분산층 상에 형성되는 발광 소자를 제공한다.

Description

발광소자 및 그 발광 소자의 제조 방법{Light emitting diode and method for fabricating the light emitting device}
실시예는 발광 소자의 패드부 하부에 고전계가 걸리는 문제점을 해결하여 안정성과 신뢰성을 개선하는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
이러한 발광 소자의 안정성과 신뢰성은 매우 중요한 요소로, 발광 소자의 안정성과 신뢰성을 개선할 필요성이 있다.
실시예는 발광 소자는 패드부 하부에 고전계가 걸리는 문제점을 해결하여 안정성과 신뢰성을 개선하는 발광소자에 관한 것이다.
실시예는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광 구조물의 상에 형성되고, 패드부를 포함하는 제1 전극; 및
상기 발광구조물과 상기 제1전극 사이에 형성되는 분산층을 포함하는 발광 소자를 제공한다.
이 때, 상기 패드부는 상기 분산층 상에 형성될 수 있다.
또한, 상기 제1 전극 중 패드부는 발광 소자 패키지의 전극층과 전기적으로 연결되는 영역일 수 있다.
또한, 상기 분산층은 undoped-GaN 과 AIN 중 적어도 하나를 포함하여 형성될 수 있다.
또한, 상기 분산층의 두께는 1~5000 nm로 설정될 수 있다.
또한, 상기 분산층의 면적은 상기 패드 영역의 면적 이상으로 설정될 수 있다.
또한, 상기 분산층의 폭은 상기 패드부 폭보다 1~200 ㎛ 큰 값으로 설정될 수 있다.
또한, 상기 분산층은 n-GaN 반도체층과 접촉될 수 있다.
또한, 상기 분산층에는 요철 구조가 형성될 수 있으며, 상기 패드부는 상기 분산층의 요철 구조 상에 형성될 수 있다.
실시예는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계; 상기 발광 구조물의 상에 분산층을 형성하는 단계; 및 상기 발광 구조물 상에 제1 전극을 형성하는 단계를 포함하는 발광 소자의 제조 방법을 제공한다.
실시예에 따른 발광소자는 패드부 하부에 고전계가 걸리는 문제점을 해결하여 안정성과 신뢰성을 개선하는 효과가 있다.
도 1은 발광 소자의 일실시예를 도시한 도면이고,
도 2a 내지도 2j는 발광소자의 일실시예를 제조방법을 나타낸 도면이고,
도 3은 발광 소자의 다른 실시예를 도시한 도면,
도 4는 발광 소자를 다른 각도에서 도시한 도면,
도 5 및 도 6은 실시예의 발광 소자의 효과를 설명하기 위한 도면,
도 7은 실시예의 발광 소자의 효과를 설명하기 위한 다른 도면,
도 8은 발광소자 패키지의 일실시예를 나타낸 도면이다.
이하 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
상기의 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 발광 소자의 일실시예의 단면을 나타낸 도면이다.
도 1에 도시된 바와 같이. 제1 실시예의 발광 소자는 지지기판(160) 상으로 형성된 결합층(150), 결합층(150) 상으로 형성된 전도층(170), 제2 전극(155), 제2 전극(155) 상으로 형성된 전류 제한층(135) 및 채널층(180), 제1 도전형 반도체층(122) 및 활성층(124) 및 제2 도전형 반도체층(126)을 포함하는 발광 구조물(120), 제1 도전형 반도체층(122) 상에 형성되는 제1 전극(190), 제1 전극(190) 중 발광 소자 패키지의 제1 전극층(811) 또는 제2 전극층(812)와 전기적으로 연결되는 패드부(195) 하부에 형성되는 분산층(200)을 포함한다. 이 때, 제2 전극(155)은 오믹층(130) 또는 반사층(140)을 포함할 수 있다.
도시된 바와 같이 발광 소자에는 지지기판(160) 상에 결합층(150), 결합층 상으로 형성된 전도층(170), 전도층 상으로 형성되는 제2 전극(155)이 형성될 수 있다.
지지기판(160)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 예를 들어, 금(Au), 구리합금(Cu Alloy), 니켈(Ni-nickel), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다. 지지기판(160)을 형성시키는 방법은 전기화학적인 금속증착방법이나 유테틱 메탈을 이용한 본딩 방법 등을 사용할 수 있다.
그리고, 지지기판(160) 상으로는
지지기판(160)과 전도층(170)의 결합을 위하여 결합층(150)을 형성할 수 있다. 결합층(150)은 예를 들어, 금(Au), 주석(Sn), 인듐(In), 은(Ag), 니켈(Ni), 나이오븀(Nb) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있다.
전도층(170)은 니켈(Ni-nickel), 백금(Pt), 티탄(Ti), 텅스텐(W), 바나듐(V), 철(Fe), 몰리브덴(Mo)로 구성되는 군으로부터 선택되는 물질 또는 이들이 선택적으로 포함된 합금으로 이루어질 수 있다.
전도층(170)은 스퍼터링 증착 방법을 사용하여 형성할 수 있다. 스퍼터링 증착 방법을 사용할 경우, 이온화된 원자를 전기장에 의해 가속시켜, 전도층(170)의 소스 재료(source material)에 충돌시키면, 소스 재료의 원자들이 튀어나와 증착된다. 또한, 실시예에 따라 전기 화학적인 금속 증착 방법이나, 유테틱 메탈을 이용한 본딩 방법 등을 사용할 수도 있다. 실시예에 따라 전도층(170)은 복수의 레이어로 형성될 수도 있다.
전도층(170)은 발광 소자의 제조 공정상 발생할 수 있는 기계적 손상(깨짐 또는 박리 등)을 최소화할 수 있는 효과가 있다.
또한, 전도층(170)은 지지기판(160) 또는 결합층(150)을 구성하는 금속 물질이 발광 구조물(120)로 확산되는 것을 방지하는 효과가 있다.
전도층 상으로는 제2 전극(155)이 형성될 수 있다. 제2 전극(155)은 반사층(140), 및 오믹층(130) 중 적어도 한 층을 포함할 수 있다.
제2 전극(155)은 오믹 접촉을 위해 제2 도전형 반도체층(126)의 아래에 층 또는 복수의 패턴으로 형성될 수 있고, 반사 금속으로 오믹 접촉되거나 전도성 산화물을 이용하여 오믹 접촉될 수 있다.
제2 전극(155)은 상기 금속과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한, 제2 전극(155)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다. 또한 제2 전극(155)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다.
또한 제2 전극(155)은 본딩층(미도시)을 포함할 수 있으며, 이때 본딩층(미도시)은 배리어 금속(barrier metal), 또는 본딩 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
제2 전극(155)은 오믹층/반사층/본딩층의 구조이거나, 오믹층/반사층의 적층 구조이거나, 반사층(오믹 포함)/본딩층의 구조일 수 있으나, 이에 대해 한정하지는 않는다.
반사층(140)은 알루미늄(Al), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어지거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 또한 반사층(140)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 또한 반사층(140)을 발광 구조물(예컨대, 제2 도전형 반도체층(126))과 오믹 접촉하는 물질로 형성할 경우, 오믹층(130)은 별도로 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 반사층(140)은 상기 활성층(124)에서 발생된 빛을 효과적으로 반사하여 발광소자의 광추출 효율을 크게 개선할 수 있다.
오믹층(130)은 발광 구조물(예컨대, 제2 도전형 반도체층(126))의 하면에 오믹 접촉되며, 층 또는 복수의 패턴으로 형성될 수 있다. 오믹층(130)은 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 약 200 옹스트롱의 두께로 적층될 수 있다. 상기 오믹층(130)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다. 그리고, 상기 오믹층(130)은 스퍼터링법이나 전자빔 증착법에 의하여 형성될 수 있다.
전류 제한층(135)는 발광 구조물(120)로 흐르는 전류의 흐름을 수평방향으로 분산하여, 과전류에 의한 발광 소자의 오작동을 방지하여 발광 소자의 안정성 및 신뢰성을 높일 수 있는 효과가 있다.
전류 제한층(135)은 오믹층(130)과 발광 구조물(120) 사이에 형성될 수 있다. 전류 제한층(135)은 금속 물질, 오믹층(130) 보다 전기 전도성이 낮은 물질, 제2 도전형 반도체층(126)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다. 예를 들어, 전류 제한층(135)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
채널층(180)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 금속물질인 경우에는 오믹층(130)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 오믹층(130)에 인가되는 전류가 채널층(180)으로 인가되지 않도록 할 수 있다.
예를 들어, 채널층(180)은 티탄(Ti), 니켈(Ni), 백금(Pt), 납(Pb), 로듐(Rh), 이리듐(Ir) 및 텅스텐(W) 중 적어도 하나를 포함하거나, 또는 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4) 및 산화티탄(TiOx) 중 적어도 하나를 포함하거나, 또는 산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide) 및 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 티탄(Ti), 니켈(Ni), 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 철(Fe) 중 적어도 하나를 포함할 수 있다.
전류제한층(135)과 채널층(180)은 같은 물질로 형성될 수도 있고, 다른 물질로 형성될 수 있다.
채널층(180)은 발광 구조물(120)의 식각 시, 채널층(180) 하부에 위치한 구성들을 식각으로부터 보호하고, 발광 소자를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호하는 효과가 있다.
그리고, 상기 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 상기 제1 도전형 반도체층(122)이 N형 반도체층인 경우, 상기 제1 도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
그리고, 상기 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 캐리어와 이후 형성되는 제2 도전형 반도체층(126)을 통해서 주입되는 캐리어가 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
그리고, 상기 제2 도전형 반도체층(126)은 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(126)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122) 상으로는 요철 구조를 형성하여 광 적출 효율을 향상시킨다. 이 때, 상기 요철 구조는 드라이 에칭 공정을 사용하거나, PEC 방법이나 마스크를 형성한 후 에칭을 통하여 형성될 수도 있다. 상기 드라이 에칭 방법은 플래즈머 에칭, 스퍼터 에칭, 이온 에칭 등이 사용될 수 있다.
이러한 발광구조물의 요철 구조는 활성층(124)에서 발광되어 제1 도전형 반도체층(122)으로 입사되는 빛의 입사각을 변화시켜 제1 도전형 반도체층(122) 표면에서의 전반사를 감소시켜 광추출 효과를 증대시킬 수 있고, 활성층(124)에서 발광된 빛이 이 발광구조물 내부에서 흡수되는 것을 감소시켜서 발광효율을 높일 수 있다.
요철 구조는 주기적 또는 비주기적으로 형성될 수 있으며, 요철 형상은 제한받지 않는다. 예를 들어, 요철 형상은 사각, 반구, 세모, 사다리꼴 등 단일 또는 복합적인 형태의 형상을 모두 포함한다.
상기 요철 구조는 습식 에칭 공정 또는 드라이 에칭 공정을 사용하여 형성하거나, 습식 에칭 공정 및 드라이 에칭 공정을 사용하여 형성할 수 있다.
상기 드라이 에칭 방법은 플래즈마 에칭, 스퍼터 에칭, 이온 에칭 등이 사용될 수 있으며, 습식 에칭 공정은 PEC(Photo Chemical Wet-etching) 공정 등이 사용될 수 있다.
이 때, PEC 공정의 경우, 식각액(가령, KOH)의 양과 GaN 결정성에 의한 식각 속도 차이 등을 조절함으로써, 미세 크기의 요철의 형상을 조절할 수 있다. 또한, 마스크를 형성한 후 에칭을 통하여 요철 형상을 주기적으로 조정할 수도 있다.
그리고, 제1 도전형 반도체층(122) 상으로 제1 전극(190, 195)이 형성되는데, 상기 제1 전극(190, 195)은 전도성 물질로 형성될 수 있다. 예를 들어. 상기 제1 전극(190, 195)은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어진다. 상기 제1 전극(190, 195)은 발광 소자 패키지의 제1 전극층(811) 또는 제2 전극층(812)과 전기적으로 연결되는 영역인 패드부(195)와 패드부(195)를 제외한 나머지 영역인 암부(190)를 포함하여 구성될 수 있다. 제1 전극은 실시예에 따라 다양한 형태로 형성될 수 있다.
예를 들어, 제1 전극(190, 195)은 도 4와 같은 형태로 구성될 수 있는데, 도 4를 참조하면, 제1 전극(190, 195)은 패드부(195)와 패드부(195)를 제외한 나머지 영역인 암부(190)를 포함하여 구성될 수 있다.
실시예에 따라, 제1 전극 중 발광 소자 패키지의 제1 전극층(811) 또는 제2 전극층(812)와 전기적으로 연결되는 패드부(195)의 하부에는 분산층(200)이 형성된다.
분산층(200)은 undoped-GaN 또는 AIN을 포함하여 형성될 수 있으며, 두께는 1~5000 nm 내로 설정될 수 있다.
패드부(195)은 실시예에 따라 다양한 위치, 면적 또는 형태로 결정될 수 있으며, 분산층(200)은 패드부(195)가 분산층(200) 상에 형성될 수 있도록 패드부(195) 보다 넓은 면적으로 형성될 수 있다.
분산층(200)은 제1 전극과 접촉하는 제1 도전형 반도체층(122) 상에 형성될 수 있다. 예를 들어, 제1 도전형 반도체층(122)이 N형 반도체층인 경우, 분산층(200)은 제1 전극과 접촉하는 N형 반도체층 상에 형성될 수 있다.
분산층은 GaN계 반도체층과 접촉시 N-face 상에 형성될 수 있다. 즉, 접촉되는 반도체층이 n-type일 경우, N-face n-GaN과 접촉된다. 여기서, N형은 전자가 도펀트 역할을 하는층을 말하며, N-face는 갈륨나이트라이드에서 나이트라이드 면을 말한다.
또한, 실시예에 따라 분산층(200) 에는 요철구조가 형성될 수 있으며, 패드부(195)는 분산층(200) 상부의 요철구조 상에 형성될 수 있다.
분산층(200)은 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시 고전계로 인해 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
즉, 분산층(200)은 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)로 전류 공급 시, 고전계에서 발생하는 전류 혼잡을 개선하여, 패드부(195) 하부에 전류 혼잡이 발생하여 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
각 구성에 대한 상세 설명은 도 2a 내지 도 2g를 참조하여 상세히 설명한다.
도 2a 내지도 2g는 발광소자의 제1 실시예를 제조방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이 기판(100)을 준비하다. 상기 기판(100)은 전도성 기판 또는 절연성 기판으로 이루어질 수 있으며, 예를 들어, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(100) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(100)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
그리고, 상기 기판(100) 상에 분산층(200), 제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126)을 포함하는 발광 구조물(120)을 형성할 수 있다.
이때, 상기 분산층(200)의 재료는 3족-5족 화합물 반도체로 이루어 질 수 있으며, 예를 들어, undoped-GaN 또는 AlN을 포함하여 형성될 수 있다. 두께는 1 ~ 5000 nm 내로 설정될 수 있다.
또한, 상기 분산층(200) 또는 발광 구조물(120)은, 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(122)은 제1 도전형 도퍼트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 상기 제1 도전형 반도체층(112)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, 예를 들어, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(122)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
상기 활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126)을 통해서 주입되는 캐리어(Carrier)가 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(124)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/ AlGaN/, InAlGaN/GaN , GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 좁은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있으며, 상기 활성층(124)의 밴드 갭보다는 높은 밴드 갭을 가질 수 있다.
상기 제2 도전형 반도체층(126)은 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(126)이 P형 반도체층인 경우, 상기 제2 도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2 도전형 반도체층(126)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 제1 도전형 반도체층(122)은 P형 반도체층, 상기 제2 도전형 반도체층(126)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2 도전형 반도체층(126) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 상기 제 2도전형 반도체층이 P형 반도체층일 경우 N형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물(110)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
그리고, 도 2b에 도시된 바와 같이 제2 도전성 반도체층(126) 상에 채널층(180)을 적층한다.
채널층(180)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 금속물질인 경우에는 오믹층(130)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 오믹층(130)에 인가되는 전류가 채널층(180)으로 인가되지 않도록 할 수 있다.
예를 들어, 채널층(180)은 티탄(Ti), 니켈(Ni), 백금(Pt), 납(Pb), 로듐(Rh), 이리듐(Ir) 및 텅스텐(W) 중 적어도 하나를 포함하거나, 또는 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4) 및 산화티탄(TiOx) 중 적어도 하나를 포함하거나, 또는 산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide) 및 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 티탄(Ti), 니켈(Ni), 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 철(Fe) 중 적어도 하나를 포함할 수 있다.
채널층(180)은 후술할 발광 구조물(120)의 식각 시, 채널층(180) 하부에 위치한 구성들을 식각으로부터 보호하고, 발광 소자를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호하는 효과가 있다.
그리고, 채널층(180)을 식각하여 홈을 형성한다. 이러한 홈의 형성은 마스크를 이용한 건식 식각 등의 공정으로 이루어질 수 있다.
그리고, 도 2c에 도시된 바와 같이 채널층(180)을 식각하여 형성된 홈에 전류 제한층(135)을 형성한다.
전류 제한층(135)는 발광 구조물(120)로 흐르는 전류의 흐름을 수평방향으로 분산하여, 과전류에 의한 발광 소자의 오작동을 방지하여 발광 소자의 안정성 및 신뢰성을 높일 수 있는 효과가 있다.
전류 제한층(135)은 오믹층(130)과 발광 구조물(120) 사이에 형성될 수 있다. 전류 제한층(135)은 오믹층(130) 보다 전기 전도성이 낮은 물질, 제2 도전형 반도체층(126)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다. 예를 들어, 전류 제한층(135)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
그리고, 제2 도전형 반도체층(126), 전류 제한층(135) 및 채널층(180) 상에 오믹층(130)을 형성한다.
이 때, 오믹층(130)은 약 200 옹스트롱의 두께로 적층될 수 있다. 상기 오믹층(130)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다. 그리고, 상기 오믹층(130)은 스퍼터링법이나 전자빔 증착법에 의하여 형성될 수 있다.
그리고, 도 2d에 도시된 바와 같이 오믹층(130) 상에 반사층(140)을 적층한다.
반사층(140)은 약 2500 옹스르통의 두께로 형성할 수 있다. 상기 반사층(140)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 또는 Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또는, 상기 금속 또는 합금과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 구체적으로는, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni, Ag/Cu, Ag/Pd/Cu 등으로 적층될 수 있다. 알루미늄이나 은 등은 상기 활성층(124)에서 발생된 빛을 효과적으로 반사하여 발광소자의 광추출 효율을 크게 개선할 수 있다.
그리고, 도 2e에 도시된 바와 같이 상기 반사층(140) 상에 전도층(170)을 형성한다. 전도층(170)은 니켈(Ni-nickel), 백금(Pt), 티탄(Ti), 텅스텐(W), 바나듐(V), 철(Fe), 몰리브덴(Mo)로 구성되는 군으로부터 선택되는 물질 또는 이들이 선택적으로 포함된 합금으로 이루어질 수 있다.
전도층(170)은 스퍼터링 증착 방법을 사용하여 형성할 수 있으며, 스퍼터링 증착 방법을 사용할 경우, 이온화된 원자를 전기장에 의해 가속시켜, 전도층(170)의 소스 재료(source material)에 충돌시키면, 소스 재료의 원자들이 튀어나와 증착된다. 또한, 실시예에 따라 전기 화학적인 금속 증착 방법이나, 유테틱 메탈을 이용한 본딩 방법 등을 사용할 수도 있다. 실시예에 따라 전도층(170)은 복수의 레이어로 형성될 수도 있다.
전도층(170)은 발광 소자의 제조 공정상 발생할 수 있는 기계적 손상(깨짐 또는 박리 등)을 최소화할 수 있는 효과가 있다. 또한, 전도층(170)은 지지기판(160) 또는 결합층(150)을 구성하는 금속 물질이 발광 구조물(120)으로 확산되는 것을 방지하는 효과가 있다.
그리고, 도 2f에 도시된 바와 같이 지지기판(160)과 전도층(170)의 결합을 위하여 결합층(150)을 형성할 수 있다. 결합층(150)은 예를 들어, 금(Au), 주석(Sn), 인듐(In), 은(Ag), 니켈(Ni), 나이오븀(Nb) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있다.
그리고, 도 2g에 도시된 바와 같이. 결합층(150) 상으로 지지기판(160)을 형성할 수 있다.
상기 지지기판(160)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 예를 들어, 금(Au), 구리합금(Cu Alloy), 니켈(Ni-nickel), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다. 상기 도전성 지지기판(160)을 형성시키는 방법은 전기화학적인 금속증착방법이나 유테틱 메탈을 이용한 본딩 방법 등을 사용할 수 있다.
실시예에 따라, 전도층(170)을 통해 제2 도전형 반도체층(126)로 정공이 주입되는 경우, 지지기판(160)은 절연물질로 이루어질 수 있으며, 상기 절연물질은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 일 예로서, 상기 지지기판(160)은 실리콘 산화물(SiO2)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.
그리고, 도 2h에 도시된 바와 같이, 상기 기판(100)을 분리하다.
상기 기판(100)의 제거는 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off: LLO)의 방법으로 할 수도 있으며, 건식 및 습식 식각의 방법으로 할 수도 있다.
레이저 리프트 오프법을 예로 들면, 상기 기판(100) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 상기 기판(100)과 발광 구조물(120)의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(100)의 분리가 일어난다.
그리고, 도 2i에 도시된 바와 같이 분산층(200) 및 발광 구조물(120)의 측면을 식각한다. 이 때, 엔드 포인트 디텍팅 방법에 의해 채널층(180)을 이루는 물질이 디텍트되면 식각을 멈추는 방법으로 상기 분산층(200) 및 발광 구조물(120)의 측면 일부를 식각할 수 있다.
이 때, 식각되는 발광 구조물(120)의 하부에는 채널층(180)이 위치하도록 식각 위치를 조절할 수 있다.
또한, 분산층(200) 및 발광 구조물(120) 식각 시, 비스듬한 형태로 식각될 수도 있다.
채널층(180)은 발광 구조물(120)의 식각 시, 채널층(180) 하부에 위치한 구성들을 식각으로부터 보호하고, 발광 소자를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호하는 효과가 있다.
그리고, 분산층(200) 및 제1 도전형 반도체층(122)을 식각하여 홈을 형성하고, 형성된 홈에 위치한 상기 제1 도전형 반도체층(122) 상에 요철 구조를 형성하여 광 추출 효율을 향상시킨다.
이러한 요철 구조는 활성층(124)에서 발광되어 제1 도전형 반도체층(122)으로 입사되는 빛의 입사각을 변화시켜 제1 도전형 반도체층(122) 표면에서의 전반사를 감소시켜 광추출 효과를 증대시킬 수 있고, 활성층(124)에서 발광된 빛이 이 발광구조물 내부에서 흡수되는 것을 감소시켜서 발광효율을 높일 수 있다.
요철 구조는 주기적 또는 비주기적으로 형성될 수 있으며, 요철 형상은 제한받지 않는다. 예를 들어, 요철 형상은 사각, 반구, 세모, 사다리꼴 등 단일 또는 복합적인 형태의 형상을 모두 포함한다.
상기 홈 및 요철 구조는 습식 에칭 공정 또는 드라이 에칭 공정을 사용하여 형성하거나, 습식 에칭 공정 및 드라이 에칭 공정을 사용하여 형성할 수 있다.
상기 드라이 에칭 방법은 플래즈마 에칭, 스퍼터 에칭, 이온 에칭 등이 사용될 수 있으며, 습식 에칭 공정은 PEC(Photo Chemical Wet-etching) 공정 등이 사용될 수 있다.
이 때, PEC 공정의 경우, 식각액(가령, KOH)의 양과 GaN 결정성에 의한 식각 속도 차이 등을 조절함으로써, 미세 크기의 요철의 형상을 조절할 수 있다. 또한, 마스크를 형성한 후 에칭을 통하여 요철 형상을 주기적으로 조정할 수도 있다.
그리고, 도 2j에 도시된 바와 같이 제1 도전형 반도체층((122) 상으로 제1 전극(190, 195)을 형성할 수 있다. 그리고, 분산층(200) 상으로 제1 전극 중 패드부(195)를 형성할 수 있다. 패드부(195)는 제1 전극 중 발광 소자 패키지의 제1 전극층(811) 또는 제2 전극층(812)와 전기적으로 연결되는 영역이다.
상기 제1 전극(190, 195)은 몰리브덴, 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납(Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어진다.
분산층(200)은 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시 고전계가 형성되어 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
즉, 분산층(200)은 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시, 형성되는 전계를 감소시키고, 전류 혼잡을 개선하여 패드부(195) 하부에 전류 혼잡이 발생하여 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
패드부(195)은 실시예에 따라 다양한 위치, 면적 또는 형태로 결정될 수 있으며, 분산층(200)은 패드부(195)이 분산층(200) 상에 형성될 수 있도록 패드부(195) 보다 넓은 면적으로 형성될 수 있다. 예를 들어, 분산층(200)의 폭 d2는 패드부(195)의 폭 d1보다 1~200 ㎛ 큰 값으로 형성될 수 있다.
또한, 실시예에 따라 분산층(200) 상부에는 요철구조가 형성될 수 있으며, 패드부(195)은 분산층(200) 상부의 요철구조 상에 형성될 수 있다.
도 3은 발광 구조물의 다른 실시예를 도시한 도면이다.
도 3을 참조하면, 실시예에 따라 분산층(200) 에는 요철구조가 형성될 수 있으며, 패드부(195)은 분산층(200) 의 요철 구조 상에 형성되어, 분산층(200)과 패드부(195)의 접합력을 개선하면서, 분산층(200)의 표면적을 넓게 구성함으로써, 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시, 전류 혼잡을 개선할 수 있는 효과가 있다.
도 4는 실시예의 발광소자를 다른 각도에서 도시한 도면이다.
도 4를 참조하면, 제1 도전형 반도체층((122) 상으로 제1 전극(190, 195)을 형성할 수 있다.
상기 제1 전극(190, 195)은 발광 소자 패키지의 제1 전극층(811) 또는 제2 전극층(812)과 전기적으로 연결되는 영역인 패드부(195)와 패드부(195)를 제외한 나머지 영역인 암부(190)를 포함하여 구성될 수 있다. 제1 전극은 실시예에 따라 다양한 형태로 형성될 수 있다. 예를 들어, 제1 전극(190, 195)은 도 4와 같은 형태로 구성될 수 있는데, 도 4를 참조하면, 제1 전극(190, 195)은 패드부(195)와 패드부(195)를 제외한 나머지 영역인 암부(190)를 포함하여 구성될 수 있다.
그리고, 분산층(200) 상으로 제1 전극 중 패드부(195)를 형성할 수 있다. 패드부(195)은 제1 전극 중 발광 소자 패키지의 제1 전극층(811) 또는 제2 전극층(812)와 전기적으로 연결되는 영역이다.
패드부(195)은 실시예에 따라 다양한 위치, 면적 또는 형태로 결정될 수 있으며, 분산층(200)은 패드부(195)이 분산층(200) 상에 형성될 수 있도록 패드부(195) 보다 넓은 면적으로 형성될 수 있다. 예를 들어, 분산층(200)의 폭은 패드부(195)보다 1~200 ㎛ 큰 값으로 형성될 수 있다.
분산층(200)은 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시 고전계가 형성되어 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
즉, 분산층(200)은 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시, 발생하는 전류 혼잡을 개선하여 패드부(195) 하부에 전류 혼잡이 발생하여 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
특히, 분산층(200)은 고전계에서 제1 전극층(811) 또는 제2 전극층(812)으로부터 패드부(195)으로 전류 공급 시, 발생하는 전류 혼잡을 개선하여 패드부(195) 하부에 전류 혼잡이 발생하여 발광 소자에 오작동이 발생할 수 있는 문제점을 해결하는 효과가 있다.
도 5 및 도 6은 실시예의 발광 소자의 효과를 설명하기 위한 도면이다.
도 5는 분산층(200)을 포함하지 않은 발광 소자의 패드부(195)에 전류 공급 시 형성되는 발광 파워를 도시한 도면이고, 도 6은 분산층(200)을 포함한 실시예의 발광 소자의 패드부(195)에 전류 공급시 형성되는 발광 파워를 도시한 도면이다.
도 5의 패드부(195) 주위에 형성되는 발광 파워(501, 502)와 도 6의 패드부(195) 주위에 형성되는 발광 파워(601, 602)를 비교하면, 실시예의 발광 소자의 패드부(195)에 전류 공급 시 패드부(195) 하부에 전류 혼잡이 개선되어, 발광 파워가 균일하게 분포하는 효과가 있음을 알 수 있다.
도 7은 실시예의 발광 소자의 효과를 설명하기 위한 다른 도면이다.
도 7을 참조하면, 종래 기술의 발광 소자에 1.5A의 전류를 2시간 동안 가한 후, 발광 소자에 가해지는 전압에 따라 측정된 누락 전류(701)와 실시예의 발광 소자에 1.5A의 전류를 두 시간 동안 가한 후, 발광 소자에 가해지는 전압에 따라 측정된 누락 전류(702)를 비교한 것이다. LED-1은 종래 기술의 발광소자이고, LED-2는 실시예에 의한 발광소자이다. 종래 기술의 발광소자는 1.5A의 전류를 두 시간 동안 가한 후에는 순접압시 저전류 불량이 발생함을 알 수 있다. 실시예의 발광 소자는 이러한 불량이 발생하지 않아, 패드부 하부의 전류 혼잡에 따른 발광 소자의 오작동 문제가 해결되는 효과가 있음을 알 수 있다.
도 8은 발광소자 패키지의 일실시예를 도시한 도면이다.
도시된 바와 같이, 상술한 실시예들에 따른 발광 소자 패키지는 패키지 몸체(820)와, 상기 패키지 몸체(820)에 설치된 제1 전극층(811) 및 제2 전극층(812)과, 상기 패키지 몸체(820)에 설치되어 상기 제1 전극층(811) 및 제2 전극층(812)과 전기적으로 연결되는 실시예에 따른 발광 소자(800)와, 상기 발광 소자(800)를 포위하는 수지층(840)을 포함한다.
상기 패키지 몸체(820)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(800)의 주위에 경사면이 형성되어 광추출 효율을 높일 수 있다.
상기 제1 전극층(811) 및 제2 전극층(812)은 서로 전기적으로 분리되며, 상기 발광 소자(800)에 전원을 제공한다. 또한, 상기 제1 전극층(811) 및 제2 전극층(812)은 상기 발광 소자(800)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(800)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(800)는 상기 패키지 몸체(820) 상에 설치되거나 상기 제1 전극층(811) 또는 제2 전극층(812) 상에 설치될 수 있다.
상기 발광 소자(800)는 상기 제1 전극층(811) 및 제2 전극층(812)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 수지층(840)은 상기 발광 소자(800)를 포위하여 보호할 수 있다. 또한, 상기 수지층(840)에는 형광체가 포함되어 상기 발광 소자(800)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 기판
120 : 발광구조물 122 : 제1 도전형 반도체층
124 : 활성층 126 : 제2 도전형 반도체층
130 : 오믹층 135 : 전류 제한층
140 : 반사층 150 : 결합층
160 : 지지기판 170 : 전도층
180 : 채널층 190 : 제1 전극
195 : 패드부 200 : 분산층
800 : 발광소자 811 : 제1 전극층
812 : 제2 전극층 820 : 패키지 바디
840 : 수지층

Claims (10)

  1. 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 발광구조물 상에 배치되고, 패드부와 상기 패드부와 전기적으로 연결되는 암부를 포함하는 제1 전극;
    상기 패드부와 상기 발광구조물 사이에 배치되는 분산층;
    상기 발광구조물 하부에 배치되는 제2 전극;
    상기 발광구조물과 상기 제2 전극 사이에 배치되는 전류 제한층; 및
    상기 발광구조물과 상기 제2 전극 사이에 배치되는 채널층
    을 포함하고,
    상기 암부는 상기 제1도전형 반도체층상에 배치되어 상기 제1도전형 반도체층과 전기적으로 연결되고,
    상기 분산층은,
    상기 패드부와 상기 제1도전형 반도체층과 직접 접촉되지 않도록 상기 패드부의 면적보다 넓게 배치되며, 상기 패드부에 인가되는 전류가 상기 패드부와 수직한 방향으로 오버랩되는 상기 제1도전형 반도체층의 일부로 집중되는 것을 방지하고, 상기 전류를 상기 암부를 통해 상기 제1도전형 반도체층으로 분산하고,
    상기 분산층의 상면에는 제1요철구조가 형성되고, 상기 제1요철구조와 접촉하는 상기 패드부의 하면은 상기 제1요철구조와 대응하는 형상의 제2요철구조가 형성되며,
    상기 제1요철구조와 상기 제2요철구조는 서로 형합하여, 상기 분산층과 상기 패드부의 접촉면적이 확장되고,
    상기 제1 도전형 반도체층의 상면은 제3요철구조가 형성된 영역과 상기 분산층이 배치되는 영역을 갖고, 상기 제3요철구조가 형성된 영역과 상기 분산층은 수직한 방향으로 오버랩되지 않는 발광소자.
  2. 제1항에 있어서,
    상기 제2 전극은,
    상기 발광구조물 하부에 배치되고, 상기 제2 도전형 반도체층과 오믹 접촉하는 오믹층; 및
    상기 오믹층 하부에 배치되는 반사층
    을 포함하고,
    상기 채널층은 적어도 일부가 상기 분산층과 수직한 방향으로 오버랩되는 발광 소자.
  3. 제2항에 있어서,
    상기 반사층 하부에 배치되는 전도층을 더 포함하는 발광 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 분산층의 두께는 1~5000 nm로 설정되는 발광 소자.
  6. 제1항에 있어서,
    상기 패드부는 복수로 구비되고,
    각각의 상기 패드부는,
    상기 암부에 의해 서로 전기적으로 연결되며, 복수의 상기 분산층과 각각 오버랩 되도록 배치되어 상기 제1 도전형 반도체층과 직접접촉이 차단되도록 구비되는 발광 소자.
  7. 제1항에 있어서,
    상기 분산층의 폭은 상기 패드부 폭보다 1~200 ㎛ 큰 값으로 설정되는 발광 소자.
  8. 제1항에 있어서,
    상기 분산층은 N-face n-GaN 반도체층과 접촉되는 발광소자.
  9. 삭제
  10. 삭제
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