KR101643021B1 - 반도체 기판, 광전 변환 디바이스, 반도체 기판의 제조 방법 및 광전 변환 디바이스의 제조 방법 - Google Patents

반도체 기판, 광전 변환 디바이스, 반도체 기판의 제조 방법 및 광전 변환 디바이스의 제조 방법 Download PDF

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내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
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Abstract

본 발명은, 실리콘을 포함하는 베이스 기판과, 베이스 기판 상에 형성되고, 베이스 기판의 표면을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와, 개구의 내부에 노출된 베이스 기판의 표면에 접하여, 개구의 내부에 형성된 광 흡수 구조체를 구비하며, 광 흡수 구조체는 제1 전도형 제1 반도체와, 제1 전도형 제1 반도체의 상측에 형성되고, 제1 전도형 제1 반도체와 반대의 전도형을 갖는 제2 전도형 제1 반도체와, 제1 전도형 제1 반도체와 제2 전도형 제1 반도체 사이에 형성되고, 제1 전도형 제1 반도체 및 제2 전도형 제1 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제1 반도체를 포함하는 제1 반도체와, 제2 전도형 제1 반도체에 격자 정합 또는 의사 격자 정합하고, 제2 전도형 제1 반도체와 반대의 전도형을 갖는 제1 전도형 제2 반도체와, 제1 전도형 제2 반도체의 상측에 형성되고, 제1 전도형 제2 반도체와 반대의 전도형을 갖는 제2 전도형 제2 반도체와, 제1 전도형 제2 반도체와 제2 전도형 제2 반도체 사이에 형성되고, 제1 전도형 제2 반도체 및 제2 전도형 제2 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제2 반도체를 포함하는 제2 반도체를 갖는 반도체 기판을 제공한다.

Description

반도체 기판, 광전 변환 디바이스, 반도체 기판의 제조 방법 및 광전 변환 디바이스의 제조 방법{SEMICONDUCTOR SUBSTRATE, PHOTOELECTRIC CONVERSION DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, AND METHOD FOR MANUFACTURING PHOTOELECTRIC CONVERSION DEVICE}
본 발명은 반도체 기판, 광전 변환 디바이스, 반도체 기판의 제조 방법 및 광전 변환 디바이스의 제조 방법에 관한 것이다.
특허문헌 1은 탠덤 헤테로 광전 변환 소자의 제조 방법을 개시한다. 해당 제조 방법에 있어서는, Si 기판에 V자형 홈을 형성한 후에, 해당 Si 기판에 PN 접합을 형성함과 함께, 해당 Si 기판 상에 III-V족 화합물 반도체를 에피택셜 성장시킨다. 특허문헌 1에 있어서는, 성장 온도가 500℃ 이하이고, 또한 III족 원소에 대한 V족 원소의 입사 플럭스비가 15 이상인 조건에서 III-V 족 화합물 반도체를 에피택셜 성장시키는 방법이 개시되어 있다.
일본 특허 공개 평성 5-3332호 공보
태양 전지 등 광전 변환 디바이스의 광전 변환 효율은, 광전 변환 소자의 기전력을 발생시키는 공간 전하 영역을 갖는 반도체 결정의 결정성에 크게 좌우된다. 특히, 화합물 반도체 결정을 Si 기판 상에 에피택셜 성장시키는 경우에는, Si 기판과 화합물 반도체의 격자 상수의 차에 기인하여, 화합물 반도체의 결정성이 저하되기 쉽다. 결정성이 저하되면, 광전 변환 디바이스의 광전 변환 효율이 저하된다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에 있어서는, 실리콘을 포함하는 베이스 기판과, 베이스 기판 상에 형성되고, 베이스 기판의 표면을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와, 개구의 내부에 노출된 베이스 기판의 표면에 접하여, 개구의 내부에 형성된 광 흡수 구조체를 구비하며, 광 흡수 구조체는 제1 전도형 제1 반도체와, 제1 전도형 제1 반도체의 상측에 형성되고, 제1 전도형 제1 반도체와 반대의 전도형을 갖는 제2 전도형 제1 반도체와, 제1 전도형 제1 반도체와 제2 전도형 제1 반도체 사이에 형성되고, 제1 전도형 제1 반도체 및 제2 전도형 제1 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제1 반도체를 포함하는 제1 반도체와, 제2 전도형 제1 반도체에 격자 정합 또는 의사 격자 정합하고, 제2 전도형 제1 반도체와 반대의 전도형을 갖는 제1 전도형 제2 반도체와, 제1 전도형 제2 반도체의 상측에 형성되고, 제1 전도형 제2 반도체와 반대의 전도형을 갖는 제2 전도형 제2 반도체와, 제1 전도형 제2 반도체와 제2 전도형 제2 반도체 사이에 형성되고, 제1 전도형 제2 반도체 및 제2 전도형 제2 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제2 반도체를 포함하는 제2 반도체를 갖는 반도체 기판을 제공한다. 저해체는 복수의 개구를 갖고, 복수의 개구 내에 형성된 복수의 광 흡수 구조체를 구비할 수도 있다.
반도체 기판은, 광 흡수 구조체가 제2 전도형 제2 반도체에 격자 정합 또는 의사 격자 정합하는 제1 전도형 제3 반도체와, 제1 전도형 제3 반도체의 상측에 형성되고, 제1 전도형 제3 반도체와 반대의 전도형을 갖는 제2 전도형 제3 반도체와, 제1 전도형 제3 반도체와 제2 전도형 제3 반도체 사이에 형성되고, 제1 전도형 제3 반도체 및 제2 전도형 제3 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제3 반도체를 포함하는 제3 반도체를 더 가질 수도 있다. 해당 반도체 기판에 있어서는, 예를 들면 제1 반도체는 제1 금제대 폭을 갖는 재료를 갖고, 제2 반도체는 제1 금제대 폭보다 큰 제2 금제대 폭을 갖는 재료를 갖고, 제3 반도체는 제2 금제대 폭보다 큰 제3 금제대 폭을 갖는 재료를 갖는다.
또한, 예를 들면 제1 반도체는 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)를 포함하고, 제2 반도체는 Alx2Iny2Ga1 -x2- y2Asz2Pw1N1 - z2 -w1(0≤x2≤1, 0≤y2≤1 및 0≤x2+y2≤1, 및 0≤z2≤1, 0≤w1≤1 및 0≤z2+w1≤1)를 포함하고, 제3 반도체는 Alx3Iny3Ga1 -x3- y3Asz3P1 -z3(0≤x3≤1, 0≤y3≤1, 0≤z3≤1 및 0≤x3+y3≤1)를 포함한다.
일례로서, 광 흡수 구조체는 광의 조사를 받아 캐리어를 여기하고, 베이스 기판과 제1 전도형 제1 반도체 사이, 제2 전도형 제1 반도체와 제1 전도형 제2 반도체 사이, 제2 전도형 제2 반도체와 제1 전도형 제3 반도체 사이, 및 제2 전도형 제3 반도체의 저캐리어 농도 제3 반도체와 접하는 면과 반대의 면상의 적어도 하나의 위치에, 캐리어의 재결합을 억제하는 재결합 억제층을 갖는다. 반도체 기판은, 제2 전도형 제1 반도체와 제1 전도형 제2 반도체 사이, 및 제2 전도형 제2 반도체와 제1 전도형 제3 반도체 사이의 적어도 하나의 위치에, P형 불순물이 고농도로 도핑된 P형 불순물층 및 N형 불순물이 고농도로 도핑된 N형 불순물층을 갖는 터널 접합층을 더 구비할 수도 있다. 반도체 기판은, 광 흡수 구조체의 측벽에 접하여 형성된, 측벽에 있어서의 캐리어의 재결합을 억제하는 재결합 억제체를 더 구비할 수도 있다.
또한, 반도체 기판에 있어서는, 예를 들면 제1 반도체, 제2 반도체 및 제3 반도체로부터 선택된 1 이상의 반도체는, 제1 반도체, 제2 반도체 및 제3 반도체의 각각에 있어서의 베이스 기판과 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭으로 되는 조성 분포를 갖는다. 제1 반도체 및 제2 반도체의 적층 방향에 있어서의 베이스 기판으로부터의 거리에 따라서 제1 반도체의 조성이 변화하고 있어도 된다. 예를 들면, 제1 반도체는 베이스 기판으로부터의 거리가 클수록 실리콘의 비율이 적은 조성을 갖는다.
본 발명의 제2 양태에 있어서는, 제1 양태의 반도체 기판을 구비하고, 광 흡수 구조체로의 입사광을 전력으로 변환하는 광전 변환 디바이스를 제공한다. 해당 광전 변환 디바이스는, 입사광의 적어도 일부를 집광하여 광 흡수 구조체로 입사시키는 집광부를 더 구비할 수도 있다. 집광부는, 예를 들면 입사광이 포함하는 제1 색 영역의 광을 집광하여 저캐리어 농도 제1 반도체로 입사시키고, 제1 색 영역보다 단파장역의 제2 색 영역의 광을 집광하여 저캐리어 농도 제2 반도체로 입사시킨다.
또한, 해당 광전 변환 디바이스는, 광 흡수 구조체에 있어서의 입사광이 입사하는 면에 배치된 투명 전극과, 투명 전극에 접속된 배선을 더 구비하고, 배선은 입사광이 투명 전극으로 입사하는 경로에 겹치지 않고 배치되어 있어도 된다. 해당 광전 변환 디바이스는, 베이스 기판에 포함되는 실리콘과 광 흡수 구조체가 전기적으로 결합되고, 입사광의 입사를 받아 투명 전극과 실리콘 사이에 기전력을 발생해도 된다. 해당 광전 변환 디바이스에 있어서는, 베이스 기판이 실리콘의 벌크 영역으로부터 전기적으로 분리되며 광 흡수 구조체와 전기적으로 결합하고 있는 웰 영역을 갖고, 입사광의 입사를 받아 투명 전극과 웰 영역 사이에 기전력을 발생해도 된다.
또한, 해당 광전 변환 디바이스는, 집광부의 표면을 덮고, 제1 반도체의 금제대 폭에 상당하는 파장보다 긴 파장의 광을 흡수 또는 반사하는 광학막을 더 구비할 수도 있다. 해당 광전 변환 디바이스는, 입사광이 광 흡수 구조체로 입사하는 경로에 배치된 중금속을 함유하는 내방사선막을 더 구비할 수도 있다.
또한, 해당 광전 변환 디바이스는, 저해체는 복수의 개구를 갖고, 복수의 개구 내에 형성된 복수의 광 흡수 구조체를 갖고, 복수의 광 흡수 구조체의 각각에 대응하는 집광부를 구비할 수도 있다. 복수의 광 흡수 구조체의 각각은 예를 들면 서로 직렬 또는 병렬로 접속되어 있다. 일례로서, 서로 직렬 또는 병렬로 접속되어 있는 복수의 광 흡수 구조체는, 다른 서로 직렬 또는 병렬로 접속되어 있는 복수의 광 흡수 구조체와 병렬 또는 직렬로 접속되어 있다.
본 발명의 제3 양태에 있어서는, 실리콘을 포함하는 베이스 기판의 상측에 저해체를 형성하는 단계와, 저해체에, 베이스 기판의 표면을 노출하는 개구를 형성하는 단계와, 개구의 내부에, 제1 전도형 제1 반도체를 형성하는 단계와, 제1 전도형 제1 반도체의 상측에, 저캐리어 농도 제1 반도체를 형성하는 단계와, 저캐리어 농도 제1 반도체의 상측에, 제1 전도형 제1 반도체와 반대의 전도형을 갖는 제2 전도형 제1 반도체를 형성하는 단계와, 제2 전도형 제1 반도체의 상측에, 제2 전도형 제1 반도체에 격자 정합 또는 의사 격자 정합하는 제1 전도형 제2 반도체를 형성하는 단계와, 제1 전도형 제2 반도체의 상측에, 저캐리어 농도 제2 반도체를 형성하는 단계와, 저캐리어 농도 제2 반도체의 상측에, 제1 전도형 제2 반도체와 반대의 전도형을 갖는 제2 전도형 제2 반도체를 형성하는 단계를 구비하는 반도체 기판의 제조 방법을 제공한다.
해당 저캐리어 농도 제1 반도체는 제1 전도형 제1 반도체 및 제2 전도형 제1 반도체보다도 낮은 유효 캐리어 농도를 갖고, 해당 저캐리어 농도 제2 반도체는 제1 전도형 제2 반도체 및 제2 전도형 제2 반도체보다도 낮은 유효 캐리어 농도를 갖는다. 제1 반도체를 형성하는 단계와, 제2 반도체를 형성하는 단계 사이에 있어서, 제1 반도체를 가열해도 된다.
해당 제조 방법은, 예를 들면 제2 전도형 제2 반도체의 상측에, 제1 전도형 제3 반도체를 형성하는 단계와, 제1 전도형 제3 반도체의 상측에, 저캐리어 농도 제3 반도체를 형성하는 단계와, 저캐리어 농도 제3 반도체의 상측에, 제1 전도형 제3 반도체와 반대의 전도형을 갖는 제2 전도형 제3 반도체를 형성하는 단계를 더 구비한다.
본 발명의 제4 양태에 있어서는, 제3 양태의 반도체 기판의 제조 방법을 적용하여, 적어도 제1 반도체 및 제2 반도체를 갖는 광 흡수 구조체를 형성하는 단계와, 광 흡수 구조체를 직렬 또는 병렬로 접속하는 단계를 구비하는 광전 변환 디바이스의 제조 방법을 제공한다.
도 1a는 반도체 기판(100)의 단면의 일례를 도시하는 도면.
도 1b는 반도체 기판(100)의 단면의 일례를 도시하는 도면.
도 2는 광전 변환 디바이스(200)의 단면의 일례를 도시하는 도면.
도 3은 광전 변환 디바이스(200)의 제조 과정에 있어서의 단면예를 도시하는 도면.
도 4는 광전 변환 디바이스(200)의 제조 과정에 있어서의 단면예를 도시하는 도면.
도 5는 광전 변환 디바이스(200)의 제조 과정에 있어서의 단면예를 도시하는 도면.
도 6은 광전 변환 디바이스(200)의 제조 과정에 있어서의 단면예를 도시하는 도면.
도 7은 광전 변환 디바이스(200)의 제조 과정에 있어서의 단면예를 도시하는 도면.
도 8은 반도체 기판(100)에 있어서의 광 흡수 구조체의 에너지 밴드의 일례를 도시하는 도면.
도 9는 반도체 기판(100)에 있어서의 제1 반도체의 조성 분포의 예를 도시하는 도면.
도 10은 광전 변환 디바이스(1000)의 단면의 일례를 도시하는 도면.
도 11은 색수차를 갖는 집광 부재의 촛점 위치를 도시하는 도면.
도 12는 광전 변환 디바이스(1200)의 단면의 일례를 도시하는 도면.
도 13은 광전 변환 디바이스(1300)의 단면의 일례를 도시하는 도면.
도 1a는, 하나의 실시 형태인 반도체 기판(100)의 단면의 일례를 나타낸다. 반도체 기판(100)은, 베이스 기판(102), 저해체(104) 및 광 흡수 구조체(140)를 구비한다. 광 흡수 구조체(140)는, 제1 반도체(110) 및 제2 반도체(120)를 갖는다.
베이스 기판(102)은, 실리콘을 포함하는 기판이다. 실리콘을 포함하는 기판으로서 표면이 실리콘인 기판을 들 수 있다. 예를 들면, 베이스 기판(102)은, Si 기판 또는 SOI(절연체 상 실리콘; silicon-on-insulator) 기판이다. 베이스 기판(102)은, 예를 들면 B 도핑량이 2.0×1019㎝-3인 Si 기판이다.
저해체(104)는, 베이스 기판(102) 상에 형성되어 있다. 저해체(104)에는, 베이스 기판(102)의 표면을 노출하는 개구(106)가 형성되어 있다. 저해체(104)는, 결정의 성장을 저해한다. 예를 들면, 에피택셜 성장법에 의해 반도체의 결정을 성장시키는 경우에 있어서, 저해체(104)의 표면에서는, 반도체의 결정의 에피택셜 성장이 저해되기 때문에, 반도체의 결정이 개구(106)에서 선택적으로 에피택셜 성장한다.
저해체(104)의 두께는, 예를 들면 0.01㎛ 이상 5㎛ 이하의 두께가 바람직하다. 개구(106)의 크기는, 개구(106)의 내부에 선택 성장하는 반도체를 무전위로 형성할 수 있는 크기인 것이 바람직하다. 저해체(104)는, 예를 들면 산화실리콘층, 질화실리콘층, 산질화실리콘층 등, 또는 이들을 적층한 층이다. 저해체(104)는, 예를 들면 열 산화법 및 CVD법 등에 의해 형성된다.
제1 반도체(110)는, 제1 전도형 제1 반도체(114), 저캐리어 농도 제1 반도체(115) 및 제2 전도형 제1 반도체(116)를 갖는다. 제1 전도형 제1 반도체(114)는, P형 또는 N형의 전도형을 갖는다.
제2 전도형 제1 반도체(116)는, 제1 전도형 제1 반도체(114)의 상측에 형성되어 있다. 제2 전도형 제1 반도체(116)는, 제1 전도형 제1 반도체(114)와 상이한 전도형을 갖는다. 예를 들면, 제1 전도형 제1 반도체(114)가 P형의 전도형을 갖는 경우에는, 제2 전도형 제1 반도체(116)는 N형의 전도형을 갖는다.
저캐리어 농도 제1 반도체(115)는, 제1 전도형 제1 반도체(114)와 제2 전도형 제1 반도체(116) 사이에 형성되어 있다. 저캐리어 농도 제1 반도체(115)에 있어서의 유효 캐리어 농도는, 제1 전도형 제1 반도체(114) 및 제2 전도형 제1 반도체(116)에 있어서의 유효 캐리어 농도보다도 낮다. 예를 들면, 저캐리어 농도 제1 반도체(115)는, 제1 전도형 제1 반도체(114) 및 제2 전도형 제1 반도체(116)와 동일 조성의 진성 반도체이다. 저캐리어 농도 제1 반도체(115)는, 제1 전도형 제1 반도체(114)와 제2 전도형 제1 반도체(116) 사이에 형성되는 공간 전하 영역일 수도 있다.
여기서, 「공간 전하 영역」이란, 반도체-반도체 계면 또는 반도체-금속 계면에서, 공간적인 전하의 치우침(빌드 인 포텐셜)에 의해서 반도체 내에 형성되는 영역을 말한다. 공간 전하 영역은, 반도체의 PN 접합, PIN 접합, 금속과 반도체 사이의 쇼트키 접합 및 유전체와 반도체의 접합 등에 의해 형성된다.
저캐리어 농도 제1 반도체(115)는, 광의 조사를 받으면 전자 및 정공을 생성한다. 저캐리어 농도 제1 반도체(115)에 있어서 생성된 전자는, 제1 전도형 제1 반도체(114) 및 제2 전도형 제1 반도체(116) 중, N형의 전도형을 갖는 반도체로 이동한다. 저캐리어 농도 제1 반도체(115)에 있어서 생성된 정공은, P형의 전도형을 갖는 반도체로 이동한다. 그 결과, 제1 반도체(110)는 광의 조사를 받아 전기 신호를 발생하는 광전 변환 디바이스로서 기능한다.
제1 반도체(110)는, 일례로서, 저해체(104)의 개구(106)의 내부에 노출된 베이스 기판(102)의 표면에 접하여, 개구(106)의 내부, 또는 개구(106)의 내부 및 저해체(104)의 상측에 형성된다. 반도체 기판(100)은, 제1 반도체(110)와 베이스 기판(102) 사이에 다른 반도체층을 구비할 수도 있다. 예를 들면, 반도체 기판(100)은, 제1 반도체(110)와 베이스 기판(102) 사이에, 제1 반도체(110)의 결정 성장에 적합한 시드 결정면을 제공하는 시드 결정을 구비할 수도 있다.
제2 반도체(120)는, 제1 전도형 제2 반도체(124), 저캐리어 농도 제2 반도체(125) 및 제2 전도형 제2 반도체(126)를 갖는다. 제1 전도형 제2 반도체(124)는, P형 또는 N형의 전도형을 갖는다. 제1 전도형 제2 반도체(124)는, 제2 전도형 제1 반도체(116)에 격자 정합 또는 의사 격자 정합한다.
본 명세서에 있어서, 「의사 격자 정합」이란, 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자 상수의 차가 작고, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이 때, 각 반도체의 결정 격자가, 탄성 변형할 수 있는 범위 내에서 변형함으로써, 상기 격자 상수의 차가 흡수된다. 예를 들면, Ge와 GaAs의 적층 상태는, 의사 격자 정합한 상태이다.
제2 전도형 제2 반도체(126)는, 제1 전도형 제2 반도체(124)의 상측에 형성되어 있다. 제2 전도형 제2 반도체(126)는, 제1 전도형 제2 반도체(124)와 상이한 전도형을 갖는다. 예를 들면, 제1 전도형 제2 반도체(124)가 P형의 전도형을 갖는 경우에는, 제2 전도형 제2 반도체(126)는 N형의 전도형을 갖는다.
저캐리어 농도 제2 반도체(125)는, 제1 전도형 제2 반도체(124)와 제2 전도형 제2 반도체(126) 사이에 형성되어 있다. 저캐리어 농도 제2 반도체(125)에 있어서의 유효 캐리어 농도는, 제1 전도형 제2 반도체(124) 및 제2 전도형 제2 반도체(126)에 있어서의 유효 캐리어 농도보다도 낮다. 예를 들면, 저캐리어 농도 제2 반도체(125)는, 제1 전도형 제2 반도체(124) 및 제2 전도형 제2 반도체(126)와 동일 조성의 진성 반도체이다. 저캐리어 농도 제2 반도체(125)는, 제1 전도형 제2 반도체(124)와 제2 전도형 제2 반도체(126) 사이에 형성되는 공간 전하 영역일 수도 있다.
저캐리어 농도 제2 반도체(125)는, 광의 조사를 받으면 전자 및 정공을 생성한다. 저캐리어 농도 제2 반도체(125)에 있어서 생성된 전자는, 제1 전도형 제2 반도체(124) 및 제2 전도형 제2 반도체(126) 중, N형의 전도형을 갖는 반도체로 이동한다. 저캐리어 농도 제2 반도체(125)에 있어서 생성된 정공은, P형의 전도형을 갖는 반도체로 이동한다. 그 결과, 제2 반도체(120)는 광의 조사를 받아 전기 신호를 발생하는 광전 변환 디바이스로서 기능한다.
반도체 기판(100)은, 제1 반도체(110)와 제2 반도체(120) 사이에, 다른 반도체층을 구비할 수도 있다. 예를 들면, 반도체 기판(100)은, 제1 반도체(110)와 제2 반도체(120) 사이에, 터널 접합을 형성하는 반도체층을 구비한다.
제1 반도체(110) 및 제2 반도체(120)는, 예를 들면 화합물 반도체이다. 제1 반도체(110)는, 예를 들면 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이다. 제1 반도체(110)는, 비정질 또는 다결정의 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)일 수도 있다. 예를 들면, 제1 반도체(110)는, Ge 또는 SiGe이다. 제1 반도체(110)는, Ge 및 조성이 상이한 SiGe로 구성되는 복수의 반도체층을 더 포함해도 있다.
제2 반도체(120)는, 예를 들면 Alx2Iny2Ga1 -x2- y2Asz2Pw1N1 - z2 -w1(0≤x2≤1, 0≤y2≤1 및 0≤x2+y2≤1, 및 0≤z2≤1, 0≤w1≤1 및 0≤z2+w1≤1)이다. 제2 반도체(120)는, 예를 들면 InGaAs이다. 제2 반도체(120)는, 복수의 반도체층을 포함할 수도 있다.
제1 반도체(110) 및 제2 반도체(120)는, 일례로서 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, 화학 기상 석출법(CVD법이라고 칭함), 유기 금속 기상 성장법(MOCVD법이라고 칭함), 분자선 에피텍셜법(MBE법이라고 칭함) 및 원자층 성장법(ALD법이라고 칭함) 등을 예시할 수 있다.
예를 들면, 베이스 기판(102) 상에 열 산화법에 의해 저해체(104)를 형성하여, 에칭 등의 포토리소그래피법에 의해, 베이스 기판(102)의 표면에 도달하는 개구(106)를 저해체(104)에 형성한다. 그리고, CVD법에 의해, 해당 개구(106)의 내부에서 제1 전도형 제1 반도체(114) 및 제2 전도형 제1 반도체(116)를 순차 선택 성장시킴으로써, 제1 반도체(110)를 형성할 수 있다. 제1 반도체(110)를 개구(106)의 내부에서 선택 성장시키는 것에 의해, 제1 반도체(110)와 베이스 기판(102)의 격자 상수의 차이에 의한 격자 결함의 생성을 억제할 수 있다. 그 결과, 제1 반도체(110)의 결정성이 높아지기 때문에, 제1 반도체(110)에 있어서의 광전 변환 효율을 높일 수 있다.
제1 반도체(110)는, 결정 성장 후에 가열되고 있는 것이 바람직하다. 제1 반도체(110)의 내부에는, 베이스 기판(102)과 제1 반도체(110)의 격자 상수의 차이 등에 의해, 전위 등의 격자 결함이 발생하는 경우가 있다. 제1 반도체(110)가 가열되면, 격자 결함이 제1 반도체(110)의 내부를 이동한다. 해당 격자 결함은, 제1 반도체(110)의 내부를 이동하여, 제1 반도체(110)의 계면 또는 측벽 또는 제1 반도체(110)의 내부에 있는 게터링 싱크 등에 포착되고, 배제된다. 제1 반도체(110)를 가열함으로써, 제1 반도체(110)의 결함을 감소시켜, 제1 반도체(110)의 결정성을 향상시킬 수 있다.
저해체(104)의 개구(106)의 크기를 일정한 크기 이하로 하는 것에 의해, 개구(106) 내부에서 선택 성장하는 제1 반도체(110)의 크기를 제한할 수 있다. 개구(106)의 크기가, 가열에 의해 격자 결함이 제1 반도체(110)의 표면으로 이동할 수 있는 크기이면, 가열에 의해, 제1 반도체(110) 내부의 격자 결함이 배제되고, 결정성이 극히 높은 제1 반도체(110)를 제조할 수 있다.
개구(106)의 바닥 면적은, 바람직하게는 1㎣ 이하이고, 보다 바람직하게는 25㎛2 이상 2500㎛2 이하이고, 더욱 바람직하게는 100㎛2 이상 1600㎛2 이하이고, 특히 바람직하게는 400㎛2 이상 900㎛2 이하이다. 개구의 바닥 면적이 25㎛2보다 작으면, 광전 디바이스를 제작하는 데에 있어서, 면적이 적어, 바람직하지 않다. 제1 반도체(110)의 결정성을 높이는 것에 의해, 제1 반도체(110)의 광전 변환 효율이 더욱 높아진다.
제2 반도체(120)는, 예를 들면 개구(106)의 내부, 또는 개구(106)의 내부 및 저해체(104)의 상측에 형성된다. 제2 반도체(120)는, 제1 반도체(110)를 시드 결정으로서 결정 성장한다. 제1 반도체(110)가 개구(106)의 내부에서 결정 성장한 경우에는 제1 반도체(110)가 높은 결정성을 가지므로, 제1 반도체(110)에 격자 정합 또는 의사 격자 정합하는 제2 반도체(120)도 높은 결정성을 갖는다. 그 결과, 제2 반도체(120)의 광전 변환 효율을 높일 수 있다.
제1 반도체(110)는, 제1 금제대 폭을 갖는 재료로 구성된다. 제2 반도체(120)는, 예를 들면 해당 제1 금제대 폭보다 큰 제2 금제대 폭을 갖는 재료로 구성된다. 광전 디바이스는, 금제대 폭에 대응하는 에너지를 갖는 광을 흡수하여 전력으로 변환한다. 제1 반도체(110)는, 제1 금제대에 대응하는 에너지를 갖는 광을 흡수하여, 광전 변환한다. 제2 반도체(120)는, 제1 반도체(110)보다 폭이 큰 제2 금제대를 가지므로, 제1 반도체(110)가 흡수하는 광의 파장보다도 짧은 파장의 광을 흡수하여, 광전 변환한다. 반도체 기판(100)이 상기한 2층 탠덤 구조를 갖는 것에 의해, 반도체 기판(100)은, 넓은 파장 범위에 걸쳐 광을 유효하게 흡수할 수 있으므로, 광전 변환 효율을 높일 수 있다.
도 1b는, 반도체 기판(100)의 단면의 다른 일례를 나타낸다. 반도체 기판(100)은, 도 1a에 도시한 반도체 기판(100)에 대하여, 제3 반도체(130)를 더 구비한다. 제3 반도체(130)는, 제2 반도체(120)에 격자 정합 또는 의사 격자 정합하여, 제2 반도체(120)의 상측에 형성되어 있다.
제3 반도체(130)는, 제1 전도형 제3 반도체(134), 저캐리어 농도 제3 반도체(135) 및 제2 전도형 제3 반도체(136)를 갖는다. 제1 전도형 제3 반도체(134)는, P형 또는 N형의 전도형을 갖는다. 제1 전도형 제3 반도체(134)는, 제2 전도형 제2 반도체(126)에 격자 정합 또는 의사 격자 정합한다.
제2 전도형 제3 반도체(136)는, 제1 전도형 제3 반도체(134)의 상측에 형성되어 있다. 제2 전도형 제3 반도체(136)는, 제1 전도형 제3 반도체(134)와 상이한 전도형을 갖는다. 저캐리어 농도 제3 반도체(135)는, 제1 전도형 제3 반도체(134)와 제2 전도형 제3 반도체(136) 사이에 형성되어 있다. 저캐리어 농도 제3 반도체(135)에 있어서의 유효 캐리어 농도는, 제1 전도형 제3 반도체(134) 및 제2 전도형 제3 반도체(136)에 있어서의 유효 캐리어 농도보다도 낮다. 예를 들면, 저캐리어 농도 제3 반도체(135)는, 제1 전도형 제3 반도체(134) 및 제2 전도형 제3 반도체(136)와 동일 조성의 진성 반도체이다. 저캐리어 농도 제3 반도체(135)는, 제1 전도형 제3 반도체(134)와 제2 전도형 제3 반도체(136) 사이에 형성되는 공간 전하 영역일 수도 있다.
제3 반도체는, 예를 들면 Alx3Iny3Ga1 -x3- y3Asz3P1 -z3(0≤x3≤1, 0≤y3≤1, 0≤z3≤1 및 0≤x3+y3≤1)이다. 제3 반도체(130)는, 제2 반도체(120)가 갖는 제2 금제대 폭보다도 큰 제3 금제대 폭을 갖는 재료를 포함할 수도 있다.
제1 반도체(110), 제2 반도체(120) 및 제3 반도체는, 예를 들면 개구(106)의 내부에 형성된다. 제1 반도체(110), 제2 반도체(120) 및 제3 반도체(130)는, 그 일부가 저해체(104)의 상측에 형성되어 있어도 된다. 반도체 기판(100)이, 제1 반도체(110), 제2 반도체(120) 및 제3 반도체(130)를 포함하는 3층 탠덤 구조를 갖는 것에 의해, 반도체 기판(100)은, 도 1a에 도시한 반도체 기판(100)보다도 넓은 파장 범위에 걸쳐 광을 유효하게 흡수할 수 있으므로, 광전 변환 효율을 높일 수 있다.
도 2는, 다른 실시 형태인 광전 변환 디바이스(200)의 단면의 일례를 나타낸다. 광전 변환 디바이스(200)는, 베이스 기판(202), 웰(203), 저해체(204), 제1 반도체(210), 제2 반도체(220), 제3 반도체(230), 버퍼층(242), 반도체(244), 반도체(246), 반도체(254), 반도체(256), 컨택트층(268), 투명 전극(272), 패시베이션층(274), 절연막(276) 및 배선(278)을 구비한다.
저해체(204)는, 복수의 개구(206)를 갖는다. 광전 변환 디바이스(200)는, 복수의 개구(206)에 형성된 광 흡수 구조체 C1 및 광 흡수 구조체 C2를 구비한다. 광전 변환 디바이스(200)는, 더 많은 광 흡수 구조체를 구비할 수도 있다. 광 흡수 구조체 C1과 광 흡수 구조체 C2는, 일례로서, 동일 구성을 갖는다. 이하의 광 흡수 구조체 C1에 대한 설명은, 광 흡수 구조체 C2에도 적용할 수 있다.
베이스 기판(202)은, 도 1a에 있어서의 베이스 기판(102)에 대응하여, 베이스 기판(102)과 동일 구성을 갖는다. 저해체(204)는 저해체(104)에 대응하고, 저해체(104)와 동일 구성을 갖는다.
제1 반도체(210)는, BSF(후면 전계)(212), 제1 전도형 제1 반도체(214), 저캐리어 농도 제1 반도체(215), 제2 전도형 제1 반도체(216) 및 윈도우(218)를 갖는다. 제1 반도체(210)는, 예를 들면 IV족 화합물 반도체이다. 일례로서, 제1 반도체(210)는, Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)이다. 제1 반도체(210)는, 예를 들면 Ge 또는 SiGe 또는 CSiGe이다. 제1 반도체(210)는, 이중 헤테로 접합을 가질 수도 있다. 제1 반도체(210)는, 제1 금제대 폭을 갖는 재료를 포함할 수도 있다.
제1 전도형 제1 반도체(214)는, 도 1a에 있어서의 제1 전도형 제1 반도체(114)에 대응한다. 제2 전도형 제1 반도체(216)는, 제2 전도형 제1 반도체(116)에 대응한다. 광 흡수 구조체 C1은, 제1 전도형 제1 반도체(214)와 제2 전도형 제1 반도체(216) 사이에, 제1 전도형 제1 반도체(214) 및 제2 전도형 제1 반도체(216)보다도 낮은 유효 캐리어 농도를 갖는 저캐리어 농도 제1 반도체(215)를 갖는다.
제1 전도형 제1 반도체(214)로서, 두께가 0.5㎛ 이상 50.0㎛ 이하인 P형 Ge를 예시할 수 있다. 그 일례로서, 제1 전도형 제1 반도체(214)는, 2.0㎛의 P형 Ge이다. 저캐리어 농도 제1 반도체(215)로서, 두께가 0.3㎛ 이상 3.0㎛ 이하이고, 캐리어 농도가 1.0×1016㎝-3 이상 1.0×1018㎝-3 이하인 P형 Ge를 예시할 수 있고, B 도핑량이 1.0×1016㎝-3 이상 1.0×1018㎝-3 이하인 P형 Ge를 예시할 수 있다. 그 일례로서, 저캐리어 농도 제1 반도체(215)는, 1.0㎛의 P형 Ge이다.
또한, 제2 전도형 제1 반도체(216)로서, 두께가 0.02㎛ 이상 5.0㎛ 이하이고, P(인) 도핑량이 1×1018㎝-3 이상 5×1020㎝-3 이하인 N형 Ge를 예시할 수 있다. 일례로서, 제2 전도형 제1 반도체(216)는, 두께가 0.05㎛이고, P(인) 도핑량이 2.0×1018㎝-3인 N형 Ge이다. 상기 제1 전도형 제1 반도체(214) 및 제2 전도형 제1 반도체(216)를 포함하는 제1 반도체(210)는, 예를 들면 0.66eV의 제1 금제대 폭을 갖는다.
BSF(212)는, 전하의 재결합을 억제하는 재결합 억제체의 일례이다. 여기서, BSF란, Back Surface Field(후면 전계)의 약칭을 말한다. 또한, 재결합이란, 여기된 전자와 여기된 정공이 결합하여 소멸하는 것이다. BSF(212)는, 제1 전도형 제1 반도체(214) 및 제2 전도형 제1 반도체(216)보다도 큰 금제대 폭을 가질 수도 있다. BSF(212)는, 베이스 기판(202)의 상측에 형성된다.
BSF(212)는, 베이스 기판(202)에 격자 정합 또는 의사 격자 정합하는 반도체이다. BSF(212)로서, 두께가 0.01㎛ 내지 0.5㎛이고, Ga 도핑량이 5×1018㎝-3 이상 5×1020㎝-3 이하인 P형 SiGe를 예시할 수 있다. 일례로서, BSF(212)는, 두께가 0.02㎛이고, Ga 도핑량이 2.0×1019㎝-3인 P형 Si0 .1Ge0 .9이다.
윈도우(218)는, 전하의 재결합을 억제하는 재결합 억제체의 일례이다. 윈도우(218)는, 제1 전도형 제1 반도체(214) 및 제2 전도형 제1 반도체(216)보다도 큰 금제대 폭을 가질 수도 있다. 윈도우(218)는, 제2 전도형 제1 반도체(216) 상에 형성된다. 윈도우(218)는, 제2 전도형 제1 반도체(216)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 윈도우(218)로서, 두께가 0.01㎛ 내지 0.3㎛이고, Si 도핑량이 1×1018㎝-3 이상 4×1019㎝-3 이하인 N형 GaInP를 예시할 수 있다. 일례로서, 윈도우(218)는, 두께가 0.02㎛이고, Si 도핑량이 5.0×1018㎝-3인 N형 Ga0 .5In0 .5P이다.
제1 반도체(210)가 갖는 각 반도체층은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, 우선, 전술한 방법에 의해, 베이스 기판(202) 상에, 베이스 기판(202)의 표면을 노출하는 복수의 개구(206)를 갖는 저해체(204)를 형성한다. 그리고, MOCVD법에 의해, 해당 개구(206)의 내부에 BSF(212), 제1 전도형 제1 반도체(214), 저캐리어 농도 제1 반도체(215), 제2 전도형 제1 반도체(216) 및 윈도우(218)를 순차 선택 성장시킴으로써, 제1 반도체(210)를 형성할 수 있다.
제1 반도체(210)는, 저해체(204)의 개구(206)의 내부에 노출된 베이스 기판(202)의 표면에 접하여, 예를 들면 개구(206)의 내부에 형성된다. 제1 반도체(210)의 일부는, 개구(206)로부터 삐져나와 저해체(204)의 상측에 형성되어 있어도 된다.
버퍼층(242)은, 예를 들면 윈도우(218)의 상측에 형성된다. 버퍼층(242)은, 예를 들면 윈도우(218)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 버퍼층(242)은, 그 상하에 있는 반도체층의 상호간의 악영향을 감소할 수 있는 반도체층일 수도 있다. 버퍼층(242)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다.
버퍼층(242)으로서, 두께가 0.01㎛ 이상 0.5㎛ 이하이고, Si 도핑량이 2.0×1018㎝-3 이상 2.0×1019㎝-3 이하인 N형 GaAs를 예시할 수 있다. 일례로서, 버퍼층(242)은, 두께가 0.1㎛이고, Si 도핑량이 3.0×1018㎝-3인 N형 GaAs이다.
반도체(244) 및 반도체(246)는, P형 불순물이 고농도로 도핑된 P형 반도체, 또는 N형 불순물이 고농도로 도핑된 N형 반도체이다. 반도체(244) 및 반도체(246)는, 각각 상이한 전도형을 갖는 반도체이다. 반도체(244) 및 반도체(246)는, 터널 접합되어 있어도 된다.
예를 들면, 반도체(244)가, N형 불순물이 고농도로 도핑된 N형 반도체로서, 반도체(246)가, P형 불순물이 고농도로 도핑된 P형 반도체인 경우에, 반도체(244)와 반도체(246)의 계면에 터널 접합이 형성된다. 광 흡수 구조체 C1이 해당 터널 접합을 갖는 것에 의해, 광전 변환에 의해서 제1 반도체(210)와 제2 반도체(220) 사이에서 생성하는 전자 또는 정공이, 제1 반도체(210)와 제2 반도체(220) 사이를 원활하게 흐른다. 그 결과, 광 흡수 구조체 C1이 전류를 효율적으로 출력할 수 있다.
반도체(244)로서, 두께가 0.01㎛ 이상 0.2㎛ 이하이고, Si 도핑량이 3.0×1018㎝-3 이상 2.0×1019㎝-3 이하인 N형 GaAs를 예시할 수 있다. 반도체(244)는, 예를 들면 두께가 0.015㎛이고, Si 도핑량이 1.0×1019㎝-3 이상인 N형 GaAs이다. 또한, 반도체(246)로서, 두께가 0.01㎛ 이상 0.2㎛ 이하이고, C 도핑량이 2.0×1019㎝-3 이상 1.0×1021㎝-3 이하인 P형 GaAs를 예시할 수 있다. 반도체(246)는, 예를 들면 두께가 0.015㎛이고, C 도핑량이 1.0×1020㎝-3 이상인 P형 GaAs이다.
반도체(244) 및 반도체(246)는, 버퍼층(242)의 상측에 형성되어 있다. 반도체(244) 및 반도체(246)는, 버퍼층(242)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 반도체(244) 및 반도체(246)는, 에피택셜 성장법에 의해 형성할 수 있다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, MOCVD법에 의해, 버퍼층(242)의 상측에, 반도체(244) 및 반도체(246)를 순차 선택 성장시킬 수 있다.
제2 반도체(220)는, BSF(222), 제1 전도형 제2 반도체(224), 제2 전도형 제2 반도체(226) 및 윈도우(228)를 갖는다. 제2 반도체(220)는, 예를 들면 화합물 반도체이다. 제2 반도체(220)는, 예를 들면 Alx2Iny2Ga1 -x2- y2Asz2Pw1N1 - z2 -w1(0≤x2≤1, 0≤y2≤1 및 0≤x2+y2≤1, 및 0≤z2≤1, 0≤w1≤1 및 0≤z2+w1≤1)이다. 제2 반도체(220)는, InGaAs일 수도 있다. 제2 반도체(220)는, 이중 헤테로 접합을 가질 수도 있다. 제2 반도체(220)는, 제1 반도체(210)가 갖는 제1 금제대 폭보다도 큰 제2 금제대 폭을 갖는 재료를 포함할 수도 있다.
제1 전도형 제2 반도체(224)는, 도 1a에 있어서의 제1 전도형 제2 반도체(124)에 대응한다. 제2 전도형 제2 반도체(226)는, 제2 전도형 제2 반도체(126)에 대응한다. 광 흡수 구조체 C1은, 제1 전도형 제2 반도체(224)와 제2 전도형 제2 반도체(226) 사이에, 제1 전도형 제2 반도체(224) 및 제2 전도형 제2 반도체(226)보다도 낮은 유효 캐리어 농도를 갖는 저캐리어 농도 제2 반도체(225)를 갖는다.
제1 전도형 제2 반도체(224)로서, 두께가 0.3㎛ 이상 3.0㎛ 이하이고, Zn 도핑량이 1.0×1017㎝-3 이상 1.0×1020㎝-3 이하인 P형 InGaAs를 예시할 수 있다. 제1 전도형 제2 반도체(224)는, 예를 들면 두께가 0.05㎛이고, Zn 도핑량이 1.0×1019㎝-3인 P형 In0 .01Ga0 .99As이다. 저캐리어 농도 제2 반도체(225)로서, 두께가 0.3㎛ 이상 3.0㎛ 이하이고, 캐리어 농도가 1.0×1016㎝-3 이상 1.0×1018㎝-3 이하인 P형 InGaAs를 예시할 수 있고, Zn 도핑량이 1.0×1016㎝-3 이상 1.0×1018㎝-3 이하인 P형 InGaAs를 예시할 수 있다. 예를 들면, 두께가 1.0㎛이고, 캐리어 농도가 1.0×1017㎝-3이고, Zn 도핑량이 1.0×1017㎝-3인 P형 In0 .01Ga0 .99As를 들 수 있다.
또한, 제2 전도형 제2 반도체(226)로서, 두께가 0.01㎛ 이상 1㎛ 이하이고, Si 도핑량이 5.0×1017㎝-3 이상 6.0×1018㎝-3 이하인 N형 InGaAs를 예시할 수 있다. 제2 전도형 제2 반도체(226)는, 예를 들면 두께가 0.05㎛이고, Si 도핑량이 2.0×1018㎝-3인 N형 In0 .01Ga0 .99As이다. 제1 전도형 제2 반도체(224) 및 제2 전도형 제2 반도체(226)를 갖는 제2 반도체(220)는, 예를 들면 1.39eV의 제2 금제대 폭을 갖는다.
BSF(222)는, 전하의 재결합을 억제하는 재결합 억제체의 일례이다. BSF(222)는, 제1 전도형 제2 반도체(224) 및 제2 전도형 제2 반도체(226)보다도 큰 금제대 폭을 가질 수도 있다. BSF(222)는, 반도체(246)의 상측에 형성될 수도 있다. BSF(222)는, 반도체(246)에 격자 정합 또는 의사 격자 정합하는 반도체이다. BSF(222)로서, 두께가 0.01㎛ 이상 1㎛ 이하이고, Zn 도핑량이 1.0×1018㎝-3 이상 5.0×1019㎝-3 이하인 P형 GaInP를 예시할 수 있다. BSF(222)는, 예를 들면 두께가 0.02㎛이고, Zn 도핑량이 2.0×1019㎝-3인 P형 Ga0 .5In0 .5P이다.
윈도우(228)는, 전하의 재결합을 억제하는 재결합 억제체의 일례이다. 윈도우(228)는, 제1 전도형 제2 반도체(224) 및 제2 전도형 제2 반도체(226)보다도 큰 금제대 폭을 가질 수도 있다. 윈도우(228)는, 예를 들면 제2 전도형 제2 반도체(226)의 상측에 형성된다. 윈도우(228)는, 제2 전도형 제2 반도체(226)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 윈도우(228)로서, 두께가 0.01㎛ 이상 1㎛ 이하이고, Si 도핑량이 1.0×1018㎝-3 이상 1.0×1019㎝-3 이하인 N형 GaInP를 예시할 수 있다. 그 일례로서, 윈도우(228)는, 두께가 0.02㎛이고, Si 도핑량이 5.0×1018㎝-3인 N형 Ga0 .5In0 .5P이다.
제2 반도체(220)에 포함되는 각 반도체층은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, MOCVD법에 의해, 반도체(246) 상에 BSF(222), 제1 전도형 제2 반도체(224), 저캐리어 농도 제2 반도체(225), 제2 전도형 제2 반도체(226) 및 윈도우(228)를 순차 선택 성장시킴으로써, 제2 반도체(220)를 형성할 수 있다. 제2 반도체(220)는, 저해체(204)의 개구(206)의 내부에 형성될 수도 있고, 개구(206)로부터 삐져나와 저해체(204) 상에, 그 일부가 형성될 수도 있다.
반도체(254) 및 반도체(256)는, P형 불순물이 고농도로 도핑된 P형 반도체, 또는 N형 불순물이 고농도로 도핑된 N형 반도체이다. 반도체(254) 및 반도체(256)는, 상이한 전도형을 갖는 반도체이다. 반도체(254)와 반도체(256)가, 터널 접합되어 있어도 된다. 예를 들면, 반도체(254)가 N형 불순물이 고농도로 도핑된 N형 반도체로서, 반도체(256)가 P형 불순물이 고농도로 도핑된 P형 반도체인 경우에, 반도체(254)와 반도체(256)의 계면에 터널 접합이 형성된다. 광 흡수 구조체 C1이 해당 터널 접합을 갖는 것에 의해, 광전 변환에 의해서 제2 반도체(220)와 제3 반도체(230)에 형성되는 전자 또는 정공이, 제2 반도체(220)와 제3 반도체(230) 사이를 원활하게 흐른다. 그 결과, 광 흡수 구조체 C1이 전류를 효율적으로 출력할 수 있다.
반도체(254)로서, 두께가 0.01㎛ 이상 0.2㎛ 이하이고, Si 도핑량이 3.0×1018㎝-3 이상 2.0×1019㎝-3 이하인 N형 GaAs를 예시할 수 있다. 반도체(254)는, 예를 들면 두께가 0.015㎛이고, Si 도핑량이 1.0×1019㎝-3 이상인 N형 GaAs이다. 또한, 반도체(256)로서, 두께가 0.01㎛ 이상 0.2㎛ 이하이고, C 도핑량이 2.0×1019㎝-3 이상 1.0×1021㎝-3 이하인 P형 GaAs를 예시할 수 있다. 반도체(256)는, 예를 들면 두께가 0.015㎛이고, C 도핑량이 1.0×1020㎝-3 이상인 P형 GaAs이다.
반도체(254) 및 반도체(256)는, 윈도우(228)의 상측에 형성될 수도 있다. 반도체(254) 및 반도체(256)는, 윈도우(228)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 반도체(254) 및 반도체(256)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, MOCVD법에 의해, 윈도우(228)의 상측에, 반도체(254) 및 반도체(256)를 순차 선택 성장시킬 수 있다.
제3 반도체(230)는, BSF(232), 제1 전도형 제3 반도체(234), 저캐리어 농도 제3 반도체(235), 제2 전도형 제3 반도체(236) 및 윈도우(238)를 갖는다. 제3 반도체(230)는, 예를 들면 화합물 반도체이다. 제3 반도체(230)는, 예를 들면 Alx3Iny3Ga1 -x3-y3Asz3P1-z3(0≤x3≤1, 0≤y3≤1, 0≤z3≤1 및 0≤x3+y3≤1)이다. 제3 반도체(230)는, GaInP로 해도 된다. 제3 반도체는 제3 공간 전하 영역을 가질 수도 있다. 제3 반도체(230)는 이중 헤테로 접합을 가질 수도 있다. 제3 반도체는 상기 제2 금제대 폭보다 큰 제3 금제대 폭을 갖는 재료를 포함할 수도 있다.
BSF(232)는, 전하의 재결합을 억제하는 재결합 억제체의 일례이다. BSF(232)는, 제1 전도형 제3 반도체(234) 및 제2 전도형 제3 반도체(236)보다 큰 금제대 폭을 갖는다. BSF(232)는, 반도체(256) 상에 형성될 수도 있다. 예를 들면, BSF(232)는, 반도체(256)에 격자 정합 또는 의사 격자 정합하는 반도체이다. BSF(232)로서, 두께가 0.01㎛ 이상 1㎛ 이하이고, Zn 도핑량이 1.0×1018㎝-3 이상 5.0×1019㎝-3 이하인 P형 AlGaInP를 예시할 수 있다. BSF(232)는, 예를 들면 두께가 0.02㎛이고, Zn 도핑량이 2.0×1019㎝-3인 P형 Al0 .1Ga0 .4In0 .5P이다.
제1 전도형 제3 반도체(234)는, P형 또는 N형의 전도형을 갖는다. 제2 전도형 제3 반도체(236)는, 제1 전도형 제3 반도체(234)와 상이한 전도형을 갖는다. 예를 들면, 제1 전도형 제3 반도체(234)가 P형 반도체로서, 제2 전도형 제3 반도체(236)가 N형 반도체인 경우에는, 제1 전도형 제3 반도체(234)와 제2 전도형 제3 반도체(236) 사이의 저캐리어 농도 제3 반도체(235)에 공간 전하 영역이 형성된다. 제3 반도체(230)는, 해당 공간 전하 영역에 광이 입사하면 전자 및 정공을 생성한다. 제3 반도체(230)에 있어서 생성된 전자가, 제1 전도형 제3 반도체(234) 및 제2 전도형 제3 반도체(236) 중의 N형 반도체측으로 이동하고, 정공이 P형 반도체측으로 이동한다. 그 결과, 제3 반도체(230)는, 광전 변환 디바이스로서 기능한다.
제1 전도형 제3 반도체(234)로서, 두께가 0.3㎛ 이상 3.0㎛ 이하이고, Zn 도핑량이 1.0×1017㎝-3 이상 1.0×1020㎝-3 이하인 P형 GaInP를 예시할 수 있다. 그 일례로서, 제1 전도형 제3 반도체(234)는, 두께가 0.05㎛이고, Zn 도핑량이 1.0×1019㎝-3인 P형 Ga0 .5In0 .5P이다. 저캐리어 농도 제3 반도체(235)로서, 두께가 0.3㎛ 이상 3.0㎛ 이하이고, 캐리어 농도가 1.0×1016㎝-3 이상 1.0×11018㎝-3 이하인 P형 GaInP를 예시할 수 있고, Zn 도핑량이 1.0×1016㎝-3 이상 1.0×1018㎝-3 이하인 P형 GaInP를 예시할 수 있다. 그 일례로서, 저캐리어 농도 제3 반도체(235)는, 두께가 1.0㎛이고, 캐리어 농도가 1.0×1017㎝-3이고, Zn 도핑량이 1.0×1017㎝-3인 P형 Ga0 .5In0 .5P이다.
또한, 제2 전도형 제3 반도체(236)로서, 두께가 0.01㎛ 이상 1㎛ 이하이고, Si 도핑량이 5.0×1017㎝-3 이상 6.0×1018㎝-3 이하인 N형 GaInP를 예시할 수 있다. 그 일례로서, 제2 전도형 제3 반도체(236)는, 두께가 0.05㎛이고, Si 도핑량이 2.0×1018㎝-3인 N형 Ga0 .5In0 .5P이다. 제3 반도체(230)는, 예를 들면 1.80eV의 제3 금제대 폭을 갖는다.
윈도우(238)는, 전하의 재결합을 억제하는 재결합 억제체의 일례이다. 윈도우(238)는, 제1 전도형 제3 반도체(234) 및 제2 전도형 제3 반도체(236)보다도 큰 금제대 폭을 갖는다. 윈도우(238)는, 제2 전도형 제3 반도체(236)의 상측에 형성되어 있다. 윈도우(238)는, 제2 전도형 제3 반도체(236)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 윈도우(238)로서, 두께가 0.01㎛ 이상 1㎛ 이하이고, Si 도핑량이 1.0×1018㎝-3 이상 1.0×1019㎝-3 이하인 N형 AlGaInP를 예시할 수 있다. 그 일례로서, 윈도우(238)는, 두께가 0.02㎛이고, Si 도핑량이 5.0×1018㎝-3인 N형 Al0 .1Ga0 .4In0 .5P이다.
제3 반도체(230)에 포함되는 각 반도체층은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, MOCVD법에 의해, 반도체(256) 상에 BSF(232), 제1 전도형 제3 반도체(234), 저캐리어 농도 제3 반도체(235), 제2 전도형 제3 반도체(236) 및 윈도우(238)를 순차 선택 성장시킴으로써, 제3 반도체(230)를 형성할 수 있다. 제3 반도체(230)는, 예를 들면 저해체(204)의 개구(206)의 내부에 형성된다. 제3 반도체(230)는, 개구(206)로부터 삐져나와 저해체(204) 상에, 그 일부가 형성될 수도 있다.
컨택트층(268)은, 그 위에 형성되는 투명 전극(272)과 제3 반도체(230)의 전기적 전도성을 확보하기 위해서 설치된 반도체이다. 컨택트층(268)은, 윈도우(238)와 동일한 전도형을 가질 수도 있다. 컨택트층(268)은, 윈도우(238) 상에 형성되어 있다. 컨택트층(268)은, 윈도우(238)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 컨택트층(268)으로서, 두께가 0.01㎛ 이상 0.05㎛ 이하이고, Si 도핑량이 3.0×1018㎝-3 이상 2.0×1019㎝-3 이하인 N형 GaAs를 예시할 수 있다. 그 일례로서, 컨택트층(268)은, 두께가 0.10㎛이고, Si 도핑량이 6.0×1018㎝-3인 N형 GaAs이다. 또는 두께가 0.10㎛이고, Te 도핑량이 2.0×1019㎝-3인 N형 GaAs이다.
컨택트층(268)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, MOCVD법에 의해, 윈도우(238) 상에 컨택트층(268)을 선택 성장시킬 수 있다.
패시베이션층(274)은, 광 흡수 구조체 C1의 측벽에 형성되고, 해당 측벽에 있어서의 전하의 재결합을 억제한다. 패시베이션층(274)의 재료로서, InGaP를 예시할 수 있다. 패시베이션층(274)의 형성 방법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다.
절연막(276)은, 각 광 흡수 구조체를 전기적으로 분리한다. 절연막(276)의 재료로서, Al2O3, SiO2, Si3N4, ZrO2 등을 예시할 수 있다. 절연막(276)은, 플라즈마 CVD법, 이온 플레이팅법, 스퍼터법, CVD법 및 MOCVD법 등을 사용하여 형성할 수 있다.
투명 전극(272)은, 예를 들면 컨택트층(268)에 접하여 형성된다. 투명 전극(272)은, 광 흡수 구조체 C1로부터 외부로 전력을 출력한다. 투명 전극(272)은, 도전성을 갖고, 광 흡수 구조체 C1로 입사하는 광을 차단하지 않는 재료를 갖는다. 투명 전극(272)의 재료로서, ITO(인듐주석 산화물), ZnO, TiO2 등을 예시할 수 있다. 투명 전극(272)의 형성 방법으로서는, 스퍼터법 등을 예시할 수 있다.
웰(203)은, 베이스 기판(202)에 포함되는 실리콘에 형성되고, 광 흡수 구조체 C1의 제1 반도체와 전기적으로 결합되어 있다. 웰(203)은, 해당 실리콘의 벌크 영역으로부터는 전기적으로 분리되어 있다. 예를 들면, 웰(203)이 해당 실리콘과 상이한 전도형을 갖는 경우에는, 웰(203)과 해당 실리콘 사이에 PN 접합이 형성되므로, 웰(203)과 해당 실리콘이 전기적으로 분리된다. 광 흡수 구조체 C1이 발생하는 전력은, 웰(203)과 투명 전극(272) 사이의 기전력으로서 취출할 수 있다.
웰(203)은, 이온 주입법 또는 열 확산법에 의해 형성된다. 예를 들면, 에칭 등 포토리소그래피법에 의해, 베이스 기판(202) 상에, 웰(203)이 형성되는 예정 위치에 개구가 형성된 마스크를 형성하고 나서, 이온 주입하여 웰(203)을 형성할 수 있다. 예를 들면, N형 Si 베이스 기판(202)에, B를 주입 또는 확산함으로써, P형 웰(203)을 형성할 수 있다.
배선(278)은, 투명 전극(272)에 접속되고, 투명 전극(272)을 통해 광 흡수 구조체 C1로부터 추출된 전력을 외부 회로에 출력한다. 본 실시 형태에서는, 배선(278)이, 광 흡수 구조체 C2의 투명 전극(272)을 광 흡수 구조체 C1의 웰(203)에 접속함으로써, 2개의 광 흡수 구조체가 직렬적으로 접속되어 있다. 배선(278)의 재료로서, Cu, Ag, Al 등을 예시할 수 있다. 배선(278)의 형성 방법으로서는, CVD법, 진공 증착법 및 스퍼터법 등을 예시할 수 있다.
광전 변환 디바이스(200)는, 제1 반도체(210), 제2 반도체(220) 및 제3 반도체(230)를 포함하는 3층 탠덤 구조를 갖는다. 광전 변환 디바이스(200)가 3층 탠덤 구조를 갖는 것에 의해, 광전 변환 디바이스(200)는 넓은 파장 범위에 걸쳐 광을 유효하게 흡수할 수 있으므로, 광전 변환 효율을 높일 수 있다.
도 3 내지 도 7은, 광전 변환 디바이스(200)의 제조 과정에 있어서의 단면예를 나타낸다. 이하, 도면을 이용하여 광전 변환 디바이스(200)의 제조 방법에 관해서 설명한다. 광전 변환 디바이스(200)의 제조 방법은, 웰을 형성하는 단계, 저해체를 형성하는 단계, 제1 반도체를 형성하는 단계, 제1 반도체를 가열하는 단계, 제2 반도체를 형성하는 단계, 제3 반도체를 형성하는 단계, 패시베이션 처리하는 단계, 및 광 흡수 구조체를 직렬 또는 병렬로 접속하는 단계를 구비한다.
웰을 형성하는 단계에 있어서는, 베이스 기판(202)에 웰(203)을 형성한다. 예를 들면, N형 실리콘 기판의 베이스 기판(202)에 P형 웰(203)을 형성하는 경우에는, 에칭 등 포토리소그래피법에 의해, 베이스 기판(202) 상에, 웰(203)이 형성되는 예정 위치에 개구를 갖는 마스크를 형성하고 나서, B 이온을 주입하여 웰(203)을 형성한다.
저해체를 형성하는 단계에 있어서는, 도 3에 도시하는 바와 같이, 베이스 기판(202) 상에, 베이스 기판(202)의 표면을 노출하는 개구(206)를 갖는 저해체(204)를 형성한다. 저해체(204)의 형성은, 예를 들면 열 산화법에 의해서, 우선 베이스 기판(202)의 전체면에 산화실리콘막을 형성한다. 에칭 등의 포토리소그래피법에 의해, 산화실리콘막에, 베이스 기판(202)의 표면을 노출하는 복수의 개구(206)를 형성함으로써, 저해체(204)를 형성한다.
제1 반도체를 형성하는 단계에 있어서는, 도 4에 도시하는 바와 같이, 개구(206)의 내부에, 선택 에피택셜 성장법에 의해 제1 반도체(210)를 형성한다. 예를 들면, MOCVD법을 이용하여, P형 SiGe의 BSF(212), P형 Ge의 제1 전도형 제1 반도체(214), 저캐리어 농도 제1 반도체(215), N형 Ge의 제2 전도형 제1 반도체(216) 및 N형 GaInP의 윈도우(218)를 갖는 제1 반도체(210)를 에피택셜 성장시킨다.
구체적으로는, 우선, 개구(206)를 갖는 저해체(204)가 형성된 Si 베이스 기판(202)을, 감압 배럴형 MOCVD로의 가열대 상에 재치한다. 다음에, 로 내를 고 순도 수소로 충분히 치환한 후, 베이스 기판(202)의 가열을 개시한다. 결정 성장 시의 기판온도는, 500℃ 내지 800℃이다. 베이스 기판(202)이 적절한 온도로 안정된 시점에서, 로 내에 Si 원료를 도입하고, 계속해서 Ge 원료를 도입하여, P형 SiGe의 BSF(212)를 에피택셜 성장시킨다.
Si의 원료로서, 클로로실란, 디클로로실란, 트리클로로실란, 테트라클로로실란, 실란 또는 디실란을 예시할 수 있다. Ge의 원료로서, 게르마늄 및 테트라메틸게르마늄((CH3)4Ge) 등을 예시할 수 있다. 억셉터 불순물을 Ga로 하여, P형 도펀트로서 트리메틸갈륨(TMG)을 이용할 수도 있다. 또한, 다른 억셉터 불순물로서 B, Al을 사용할 수 있다. 도펀트로서 트리메틸붕소(TMB), 트리메틸알루미늄(TMA)을 사용할 수 있다.
P형 Ge의 제1 전도형 제1 반도체(214), N형 Ge의 제2 전도형 제1 반도체(216) 및 N형 GaInP의 윈도우(218)를, 순차 BSF(212) 상에 에피택셜 성장시켜도 된다. In의 원료로서, 트리메틸인듐(TMI)을 예시할 수 있다. P의 원료로서, 포스핀(PH3)을 예시할 수 있다. 또한, 도너 불순물을 P로 하여, N형 도펀트로서 포스핀을 이용해도 된다. 또한, 다른 도너 불순물로서 As를 사용할 수 있다. 도펀트로서 아루신(AsH3)을 사용할 수 있다.
에피택셜 성장 조건의 일례로서, 반응로내 압력 0.1 atm, 성장 온도 650℃, 성장 속도 1 내지 3㎛/hr을 들 수 있다. 원료의 캐리어 가스로서, 고 순도 수소를 사용할 수 있다. 후술하는 각 반도체의 형성 방법에 대해서도, 동일 MOCVD법을 이용하여, 원료 가스, 로내 압력, 성장 온도, 성장 시간 등의 매개 변수를 조정함으로써, 에피택셜 성장할 수 있다.
제1 반도체(210)를 가열하는 단계에 있어서는, 제1 반도체(210)를 가열함으로써, 제1 반도체(210)의 내부에, 베이스 기판(202)과 제1 반도체(210)의 격자 상수의 차이 등에 의해 발생한 전위 등의 격자 결함을 감소시켜, 제1 반도체(210)의 결정성을 향상시킨다. 복수 단계로 나누어 제1 반도체(210)를 가열해도 된다. 예를 들면, 제1 반도체(210)의 융점에 도달하지 않는 온도에서의 고온 어닐링을 실시한 후, 고온 어닐링의 온도보다 낮은 온도에서의 저온 어닐링을 실시한다. 이러한 2단계의 어닐링을, 복수회 반복해도 된다.
일례로서, 제1 반도체(210)의 각 반도체층을 전부 형성한 후에, 제1 반도체(210)를 가열한다. 제1 반도체에 포함되는 일부의 반도체를 형성하고 나서, 제1 반도체(210)를 가열해도 된다. 예를 들면, P형 SiGe의 BSF(212)만을 형성한 후, 제1 반도체(210)를 가열해도 된다. 이 경우에, 고온 어닐링의 온도 및 시간은, 예를 들면 850 내지 900℃에서 2 내지 10분간이다. 저온 어닐링의 온도 및 시간은, 예를 들면 650 내지 780℃에서 2 내지 10분간이다. 이러한 2단계 어닐링을, 예를 들면 10회 반복해도 된다.
제2 반도체(220)를 형성하는 단계에 있어서는, 도 5에 도시하는 바와 같이, 에피택셜 성장법에 의해, 버퍼층(242), 반도체(244), 반도체(246) 및 제2 반도체(220)를 순차 형성한다. 예를 들면, MOCVD법을 이용하여, 우선, 윈도우(218)에 접하여, N형 GaAs의 버퍼층(242)을 에피택셜 성장시킨다. 그 후, 버퍼층(242)의 상측에, 순차 N형 GaAs의 반도체(244), P형 GaAs의 반도체(246), P형 GaInP의 BSF(222), P형 InGaAs의 제1 전도형 제2 반도체(224), 저캐리어 농도 제2 반도체(225), N형 InGaAs의 제2 전도형 제2 반도체(226) 및 N형 GaInP의 윈도우(228)를 에피택셜 성장시켜도 된다.
As의 원료로서, 아루신(AsH3)을 예시할 수 있다. 억셉터 불순물로서, C, Zn 등을 더 예시할 수 있다. 도너 불순물로서, Si, Se, Ge, Sn, Te 및 S 등을 더 예시할 수 있다.
제3 반도체를 형성하는 단계에 있어서는, 도 6에 도시하는 바와 같이, 에피택셜 성장법에 의해, 반도체(254), 반도체(256), 제3 반도체 및 컨택트층(268)을 순차 형성한다. 예를 들면, MOCVD법을 이용하여, 우선, 윈도우(228)에 접하여, N형 GaAs의 반도체(254)를 에피택셜 성장시킨다. 그 후, 반도체(254) 상에, 순차 P형 GaAs의 반도체(256), P형 AlGaInP의 BSF(232), P형 GaInP의 제1 전도형 제3 반도체(234), 저캐리어 농도 제3 반도체(235), N형 GaInP의 제2 전도형 제3 반도체(236), N형 AlGaInP의 윈도우(238) 및 N형 GaAs의 컨택트층(268)을 에피택셜 성장시킨다.
패시베이션 처리하는 단계에 있어서는, 도 7에 도시하는 바와 같이, 광 흡수 구조체 C1 및 광 흡수 구조체 C2의 측벽에 패시베이션층(274) 및 절연막(276)을 형성한 후에, 투명 전극(272)을 형성한다. 예를 들면, MOCVD법을 이용하여, 광 흡수 구조체 C1 및 광 흡수 구조체 C1의 측면에, InGaP의 패시베이션층(274)을 에피택셜로 형성한다. 예를 들면, ZrO2막을 스퍼터법에 의해 형성함으로써, 절연막(276)을 얻을 수 있다.
다음에, 에칭 등 포토리소그래피법에 의해, 투명 전극을 형성하는 위치의 절연막(276)을 부분적으로 제거하여 개구를 형성하여, 컨택트층(268)을 노출한다. 계속해서, 투명 전극(272)을 형성하는 위치에 개구가 형성된 마스크를 형성하고 나서, 스퍼터법에 의해, 예를 들면 ITO로 이루어지는 투명 전극막을 형성한다. 그 후, 마스크를 리프트오프함으로써, 도 7에 도시하는 바와 같이, 투명 전극(272)을 형성한다.
광 흡수 구조체를 직렬 또는 병렬로 접속하는 단계에 있어서는, 도 2에 도시하는 바와 같이, 배선(278)을 형성하여, 광 흡수 구조체 C1과 광 흡수 구조체 C2를 접속한다. 예를 들면, 배선(278)을 형성하는 위치에 개구가 형성된 마스크를 형성하고 나서, 진공 증착법에 의해, 예를 들면 Al로 이루어지는 금속막을 증착한다. 그 후, 마스크를 리프트오프함으로써, 배선(278)을 형성할 수 있다.
도 2에 도시한 광전 변환 디바이스(200)에 있어서는, 배선(278)에 의해서, 광 흡수 구조체 C2의 투명 전극(272)을 광 흡수 구조체 C1의 웰(203)에 접속하여, 2개의 광 흡수 구조체가 직렬로 접속되어 있었다. 광전 변환 디바이스(200)에 있어서는, 배선(278)에 의해서, 광 흡수 구조체 C1 및 광 흡수 구조체 C2가 병렬로 접속해도 된다. 예를 들면, 전도성을 갖는 Si 베이스 기판(202)에, 웰(203)을 형성하지 않고, 광 흡수 구조체 C1 및 광 흡수 구조체 C2를 베이스 기판(202)에 접하여 형성하면, 2개의 광 흡수 구조체의 제1 반도체(210)는 베이스 기판(202)을 통하여 접속된다. 이 상태에서, 광 흡수 구조체 C1과 광 흡수 구조체 C2의 투명 전극을 배선에 의해서 접속하면, 2개의 광 흡수 구조체가 병렬로 접속된다.
병렬 접속하는 경우, 병렬 접속하는 2개 이상의 광 흡수 구조체를 형성하는 2개 이상의 개구는, 결정성을 손상하지 않는 범위에서 접속되어 있어도 된다. 개구가 접속되어 있으면, 그 사이에 디바이스와 마찬가지의 구조가 형성되므로, 배선을 형성할 때에, 단차의 영향을 받지 않게 되어, 바람직하다. 예를 들면, 20㎛ 사방의 개구를 서로 고립시키지않고, 인접하는 개구와의 사이를, 예를 들면 3㎛ 정도의 가는 개구로 연결한다. 그것에 의하여, 상측의 배선은 단차의 영향을 받지않고 용이하게 접속을 할 수 있다.
도 8은, 반도체 기판(100)에 있어서의 광 흡수 구조체의 에너지 밴드의 일례를 나타낸다. 도 8의 상부는, 반도체 기판(100)의 단면을 나타낸다. 도 8의 하부는, 제1 반도체(110) 또는 제2 반도체(120)의 에너지 밴드를 나타낸다. 횡축은, 제1 반도체(110) 또는 제2 반도체(120)에 있어서의 베이스 기판(102)과 평행한 면내 위치를 나타낸다. 종축은, 제1 반도체(110) 또는 제2 반도체(120)의 에너지 밴드를 나타낸다. 하측 곡선은, 가전자대의 상단을 나타내고, 상측 곡선은, 전도대의 하단을 나타낸다. 상측 곡선과 하측 곡선의 간격은 금제대 폭을 나타낸다.
제1 반도체(110) 또는 제2 반도체(120)는, 예를 들면 베이스 기판(102)과 평행한 면 내에 있어서, 베이스 기판(102)과 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭으로 되는 조성 분포를 갖는다. 즉, 제1 반도체(110) 또는 제2 반도체(120)는, 중심부와 비교하여 주변부의 금제대 폭이 커지는 조성 분포를 갖는다.
예를 들면, 제1 반도체(110) 또는 제2 반도체(120)는, 도 8에 도시하는 바와 같이, 제1 반도체(110)의 중심부에 Eg1의 금제대 폭을 갖고, 주변부에 Eg1보다 큰 Eg2의 금제대 폭을 갖는다. 제1 반도체(110)가 SiGe인 경우에, 중심부로부터 주변부를 향해서 서서히 Si의 조성을 늘리는 것에 의해, 도 8에 도시하는 바와 같이 금제대 폭이 변화한다. 제2 반도체(120)가 InGaAs인 경우에, 중심부로부터 주변부를 향해서 서서히 In의 조성을 줄여서, Ga의 조성을 늘리는 것에 의해, 도 8에 도시하는 바와 같이 금제대 폭의 변화가 얻어진다.
제1 반도체(110) 또는 제2 반도체(120)의 주변부가, 중심부보다 넓은 금제대 폭 Eg2를 갖는 것에 의해, 광전 변환에 의해서 발생한 캐리어가 주변부에 있어서 재결합하는 것을 억제할 수 있다. 상기한 광전 변환 디바이스(200)에 있어서의 제1 반도체(210), 제2 반도체(220) 및 제3 반도체(230) 중 어느 하나에 있어서, 베이스 기판(202)과 평행한 면 내에 있어서, 도 8에 도시하는 바와 같이 변화하는 금제대 폭을 가질 수도 있다.
도 9는, 반도체 기판(100)에 있어서의 제1 반도체의 조성 분포의 예를 나타낸다. 도 9(a)는, 반도체 기판(100)의 단면을 나타낸다. 도 9(b) 내지 도 9(e)는, 제1 반도체(110)에 포함되는 제1 전도형 제1 반도체(114)의 조성 분포를 나타낸다. 제1 반도체(110) 및 제2 반도체(120)의 적층 방향에 있어서의 베이스 기판(102)으로부터의 거리에 따라서, 제1 반도체(110)의 조성이 변화하고 있다.
예를 들면, 제1 반도체(110)가 SiGe이고, 제2 반도체(120)가 Ge인 경우에, 제1 반도체(110)의 베이스 기판(102)에 접하는 면으로부터 제2 반도체를 향하는 방향에 있어서, 실리콘의 비율이 감소한다. Si의 조성의 변화는, (b) 내지 (d)에 도시하는 예와 같이, 연속적으로 변화해도 된다. Si의 조성의 변화는, (e)에 도시하는 바와 같이 단계적으로 변화해도 된다.
제1 반도체(110)에 있어서의 Si의 조성은, 제1 전도형 제1 반도체(114)에 있어서 변화하고, 저캐리어 농도 제1 반도체(115) 및 제2 전도형 제1 반도체(116)에 있어서는 변화하지 않는 것이 바람직하다. 그 결과, 제1 전도형 제1 반도체(114)가 베이스 기판(102)과 격자 정합함과 함께, 제2 전도형 제1 반도체(116)와 제1 전도형 제2 반도체(124)가 격자 정합한다.
Si를 포함하는 베이스 기판(102)에 가까운 부위에 높은 Si 조성을 갖고, Ge의 제2 반도체(120)에 가까운 부위에 높은 Ge 조성을 갖는 것에 의해, 베이스 기판(102)과 제1 반도체(110) 및 제2 반도체(120)의 격자 상수의 차이에 의해 발생하는 내부 응력을 완화할 수 있다. 그 결과, 내부 응력에 의해 생성하는 전위 등의 격자 결함을 감소시켜, 결정성을 향상시킬 수 있다.
도 10은, 광전 변환 디바이스(1000)의 단면의 일례를 나타낸다. 광전 변환 디바이스(1000)는, 베이스 기판(1002), 투명 전극(1072), 배선(1078), 광 흡수 구조체 C1, 광 흡수 구조체 C2, 광 흡수 구조체 C3, 집광 부재(1082) 및 밀봉 부재(1084)를 구비한다. 베이스 기판(1002)은, 광전 변환 디바이스(200)에 있어서의 베이스 기판(202)에 대응한다. 투명 전극(1072)은 투명 전극(272)에 대응한다. 배선(1078)은 배선(278)에 대응한다. 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3은, 광전 변환 디바이스(200)에 있어서의 광 흡수 구조체 C1에 대응하여, 동일 구성을 가질 수도 있다.
집광 부재(1082)는, 입사하는 광의 적어도 일부의 광이 광 흡수 구조체 C1, 광 흡수 구조체 C2 또는 광 흡수 구조체 C3로 입사하도록 광을 집속한다. 집광 부재(1082)는, 예를 들면 광학 렌즈이다. 집광 부재(1082)는, 유리, 플라스틱 등과 같이, 광을 투과하는 재료에 의해서 구성될 수도 있다. 집광 부재(1082)는, 광을 집속하는 렌즈 효과를 갖는 부재이다. 광전 변환 디바이스(1000)는, 광 흡수 구조체의 각각에 대응하는 복수의 집광 부재(1082)를 가질 수도 있다. 복수의 집광 부재(1082)는, 도 10에 도시하는 바와 같이 일체로 성형되어도 된다.
집광 부재(1082)는, 집속하는 광이 광 흡수 구조체 C1, 광 흡수 구조체 C2 또는 광 흡수 구조체 C3로 입사하는 위치에 설치되어 있다. 집광 부재(1082)는, 예를 들면 입사광의 제1 색 영역 및 해당 제1 색 영역보다 단파장역의 제2 색 영역, 또한 해당 제2 색 영역보다 단파장역의 제3 색 영역에 대응하여, 촛점 거리가 상이한 색수차를 갖는다.
도 11은, 색수차를 갖는 집광 부재의 촛점 위치를 나타낸다. 도 11은, 도 10에 있어서의 광 흡수 구조체 C1의 부분을 확대한 도면이다. 광 흡수 구조체 C1은, 광전 변환 디바이스(200)에 있어서의 광 흡수 구조체 C1에 대응하여, 동일 구성을 갖는다. 도 11에 있어서는, 설명에 일부의 구성 부분을 생략하고 있다.
광 흡수 구조체 C1은, 제1 반도체(1010), 제2 반도체(1020) 및 제3 반도체(1030)를 포함하는 3층 탠덤 구조를 갖는다. 반도체(1014), 반도체(1016), 반도체(1024), 반도체(1026), 반도체(1034) 및 반도체(1036)는, 각각 광전 변환 디바이스(200)에 있어서의 제1 전도형 제1 반도체(214), 제2 전도형 제1 반도체(216), 제1 전도형 제2 반도체(224), 제2 전도형 제2 반도체(226), 제1 전도형 제3 반도체(234) 및 제2 전도형 제3 반도체(236)에 대응한다.
집광 부재(1082)는, 색수차를 갖고, 도 11에 도시하는 바와 같이, 각 파장의 광에 대응하는 촛점이, F01, F02 및 F03으로 나타내는 바와 같이, 일정한 범위에 걸쳐 분포한다. 제1 반도체(1010)의 금제대 폭에 대응하는 에너지를 갖는 광에 대한 집광 부재(1082)의 촛점 위치 F01은, 제1 반도체(1010)에 있어서의 제1 공간 전하 영역의 위치, 즉 저캐리어 농도 반도체(1015)에 위치한다. 제2 반도체(1020)의 금제대 폭에 대응하는 에너지를 갖는 광에 대한 집광 부재(1082)의 촛점 위치 F02는, 제2 반도체(1020)에 있어서의 제2 공간 전하 영역의 위치, 즉 저캐리어 농도 반도체(1025)에 위치한다.
제3 반도체(1030)의 금제대 폭에 대응하는 에너지를 갖는 광에 대한 집광 부재(1082)의 촛점 위치 F03은, 제3 반도체(1030)에 있어서의 제3 공간 전하 영역의 위치, 즉 저캐리어 농도 반도체(1035)에 위치한다. 집광 부재(1082)의 각각의 광에 대한 촛점 위치가 제1 공간 전하 영역의 위치, 제2 공간 전하 영역의 위치 및 제3 공간 전하 영역의 위치와 동일하므로, 광 흡수 구조체 C1이, 각각 제1 반도체(1010), 제2 반도체(1020) 및 제3 반도체(1030)의 금제대 폭에 대응하는 파장을 갖는 광을 효율적으로 흡수할 수 있다. 따라서, 광전 변환 디바이스(1000)의 광전 변환 효율을 높일 수 있다.
집광 부재(1082)는, 그 표면을 덮도록, 제1 반도체(1010)의 금제대 폭에 상당하는 파장보다 장파장의 광을 흡수 또는 반사하는 광학막을 더 포함할 수도 있다. 광전 변환 디바이스(1000)는, 집광 부재(1082)에서 집광된 광 중, 광 흡수 구조체 C1 등으로 입사하는 광의 경로에 선택적으로 배치된, 중금속을 함유하는 내방사선막을 더 포함할 수도 있다. 예를 들면, 투명 전극(1072)의 상부에, 다시 중금속을 함유하는 내방사선막을 설치할 수도 있다.
밀봉 부재(1084)는, 도 10에 도시하는 바와 같이, 광전 변환 디바이스(1000)를 일체로 밀봉한다. 밀봉 부재(1084)는, 유리, 플라스틱 등과 같은 투명한 재료에 의해서 구성될 수도 있다. 밀봉 부재(1084)는, 집광 부재(1082)와 일체로 형성될 수도 있다. 집광 부재(1082)가, 밀봉 부재(1084)에 의해 보유 지지될 수도 있다.
배선(1078)은, 광전 변환 디바이스(200)에 있어서의 배선(278)에 대응한다. 선(1078)은, 입사광이 입사하는 측의 광 흡수 구조체 C1 등에 배치된 투명 전극(1072)에 접속된다. 배선(1078)은, 도 10에 도시하는 바와 같이, 입사광이 투명 전극(1072)으로 입사하는 경로에 겹치지 않고 배치된다. 즉, 입사광이 집광 부재(1082)에서 집광되는 것에 의해 발생하는 그림자의 부분에 배치되어도 된다. 구체적으로는, 도 10에 도시한 파선보다 하측의 그림자의 영역에 배치되어도 된다. 상기 배치에 의해, 집광 부재(1082)에 의해서 집속되는 광이 배선에 의해 차단되는 것 없이 광 흡수 구조체로 입사하므로, 광전 변환 디바이스(1000)는 효율적으로 광전 변환을 할 수 있다.
도 12는, 광전 변환 디바이스(1200)의 일례를 나타낸다. 도 12의 상부는, 광전 변환 디바이스(1200)의 단면을 나타낸다. 도 12의 하부는, 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3의 접속 상황의 대응 회로도를 나타낸다. 광전 변환 디바이스(1200)는, 베이스 기판(1202), 웰(1203), 저해체(1204), 투명 전극(1272), 배선(1278), 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3을 구비한다.
베이스 기판(1202)은, 광전 변환 디바이스(200)에 있어서의 베이스 기판(202)에 대응한다. 웰(1203)은 웰(203)에 대응한다. 투명 전극(1272)은 투명 전극(272)에 대응한다. 배선(1278)은 배선(278)에 대응한다. 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3은, 광전 변환 디바이스(200)에 있어서의 광 흡수 구조체 C1에 대응한다.
도 12에 도시하는 바와 같이, 광전 변환 디바이스(1200)에 있어서는, 광 흡수 구조체 C3의 투명 전극(1272)이, 배선(1278)에 의해서, 광 흡수 구조체 C2의 하부에 형성된 웰(1203)에 접속되고, 광 흡수 구조체 C2의 투명 전극(1272)이, 배선(1278)에 의해서, 광 흡수 구조체 C1의 하부에 형성된 웰(1203)에 접속되어 있다. 즉, 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3은, 도 12의 하부의 대응 회로도에 도시하는 바와 같이, 직렬로 접속되어 있다. 이 경우에, 광전 변환 디바이스(1200)가 발생하는 전력은, 광 흡수 구조체 C1에 있어서의 투명 전극(1272)과 광 흡수 구조체 C3에 있어서의 웰(1203) 사이의 기전력으로서 취출할 수 있다. 도 12에는 3가지 광 흡수 구조체가 직렬로 접속되는 예를 도시하지만, 보다 많은 광 흡수 구조체를 직렬로 접속해도 된다.
도 13은, 광전 변환 디바이스(1300)의 일례를 나타낸다. 도 13의 상부는, 광전 변환 디바이스(1300)의 단면을 나타낸다. 도 13의 하부는, 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3의 접속 상황의 대응 회로도를 나타낸다. 광전 변환 디바이스(1300)는, 베이스 기판(1302), 웰(1303), 저해체(1304), 투명 전극(1372), 배선(1378), 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3을 구비한다.
베이스 기판(1302)은, 광전 변환 디바이스(200)에 있어서의 베이스 기판(202)에 대응한다. 웰(1303)은 웰(203)에 대응한다. 투명 전극(1372)은 투명 전극(272)에 대응한다. 배선(1378)은 배선(278)에 대응한다. 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3은, 광전 변환 디바이스(200)에 있어서의 광 흡수 구조체 C1에 대응한다.
도 13에 도시하는 바와 같이, 광전 변환 디바이스(1300)에 있어서는, 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3의 투명 전극(1272)이, 배선(1278)에 의해서 서로 접속되어 있다. 또한, 광전 변환 디바이스(1300)에 있어서는, 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3이, 그 하부에 형성된 웰(1303)에 의해서, 서로 전기적으로 접속되어 있다. 즉, 광 흡수 구조체 C1, 광 흡수 구조체 C2 및 광 흡수 구조체 C3은, 도 13의 하부의 대응 회로도에 도시하는 바와 같이, 병렬로 접속되어 있다. 광전 변환 디바이스(1300)가 발생하는 전력은, 투명 전극(1372)과 웰(1303) 사이의 기전력으로서 취출할 수 있다. 도 13에는 3가지 광 흡수 구조체가 병렬로 접속되는 예를 도시하지만, 보다 많은 광 흡수 구조체를 병렬로 접속해도 된다.
상기한 바와 같이, 서로 직렬 또는 병렬로 접속되어 있는 복수의 광 흡수 구조체는, 다른 서로 직렬 또는 병렬로 접속되어 있는 복수의 광 흡수 구조체와 다시 병렬 또는 직렬로 접속되어도 된다.
이상의 실시 양태에 있어서, Si를 포함하는 기판 상에, 개구를 갖는 저해체를 형성하여, 해당 개구 내에 선택적으로 제1 반도체, 제2 반도체 및 제3 반도체를 에피택셜로 성장시켰다. 이에 따라, Si와 화합물 반도체의 격자 상수의 차이에 기인하는 격자 결함을 감소하고, 결정성이 높은 탠덤 구조의 광 흡수 구조체를 형성할 수 있었다. 광 흡수체의 결정성을 높였기 때문에, 높은 광전 변환 효율의 광전 변환 디바이스가 얻어졌다. 또한, 집광 부재를 조합하는 것에 의해, 효율적으로 광을 집속하여 광 흡수체에 광을 입사할 수 있고, 광전 변환 디바이스의 광전 변환 효율을 더욱 높일 수 있었다.
100 : 반도체 기판
102 : 베이스 기판
104 : 저해체
106 : 개구
110 : 제1 반도체
114 : 제1 전도형 제1 반도체
115 : 저캐리어 농도 제1 반도체
116 : 제2 전도형 제1 반도체
120 : 제2 반도체
124 : 제1 전도형 제2 반도체
125 : 저캐리어 농도 제2 반도체
126 : 제2 전도형 제2 반도체
130 : 제3 반도체
134 : 제1 전도형 제3 반도체
135 : 저캐리어 농도 제3 반도체
136 : 제2 전도형 제3 반도체
140 : 광 흡수 구조체
200 : 광전 변환 디바이스
202 : 베이스 기판
203 : 웰
204 : 저해체
206 : 개구
210 : 제1 반도체
212 : BSF
214 : 제1 전도형 제1 반도체
215 : 저캐리어 농도 제1 반도체
216 : 제2 전도형 제1 반도체
218 : 윈도우
220 : 제2 반도체
222 : BSF
224 : 제1 전도형 제2 반도체
225 : 저캐리어 농도 제2 반도체
226 : 제2 전도형 제2 반도체
228 : 윈도우
230 : 제3 반도체
32 : BSF
234 : 제1 전도형 제3 반도체
235 : 저캐리어 농도 제3 반도체
236 : 제2 전도형 제3 반도체
238 : 윈도우
242 : 버퍼층
244 : 반도체
246 : 반도체
254 : 반도체
256 : 반도체
268 : 컨택트층
272 : 투명 전극
274 : 패시베이션층
276 : 절연막
278 : 배선
1000 : 광전 변환 디바이스
1002 : 베이스 기판
1010 : 제1 반도체
1014 : 반도체
1015 : 저캐리어 농도 반도체
1025 : 저캐리어 농도 반도체
1035 : 저캐리어 농도 반도체
1016 : 반도체
1020 : 제2 반도체
1024 : 반도체
1026 : 반도체
1030 : 제3 반도체
1034 : 반도체
1036 : 반도체
1072 : 투명 전극
1078 : 배선
1082 : 집광 부재
1084 : 밀봉 부재
1200 : 광전 변환 디바이스
1202 : 베이스 기판
1203 : 웰
1204 : 저해체
1272 : 투명 전극
1278 : 배선
1300 : 광전 변환 디바이스
1302 : 베이스 기판
1303 : 웰
1304 : 저해체
1372 : 투명 전극
1378 : 배선.

Claims (26)

  1. 실리콘을 포함하는 베이스 기판과,
    상기 베이스 기판 상에 형성되고, 상기 베이스 기판의 표면을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와,
    상기 개구의 내부에 노출된 상기 베이스 기판의 표면에 접하여, 상기 개구의 내부에 형성되고, 제1 반도체, 제2 반도체 및 제3 반도체를 갖는 광 흡수 구조체를 구비하며,
    상기 제1 반도체는,
    제1 전도형 제1 반도체와,
    상기 제1 전도형 제1 반도체의 상측에 형성되고, 상기 제1 전도형 제1 반도체와 반대의 전도형을 갖는 제2 전도형 제1 반도체와,
    상기 제1 전도형 제1 반도체와 상기 제2 전도형 제1 반도체 사이에 형성되고, 상기 제1 전도형 제1 반도체 및 상기 제2 전도형 제1 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제1 반도체
    를 포함하고,
    상기 제2 반도체는,
    상기 제2 전도형 제1 반도체에 격자 정합 또는 의사 격자 정합하고, 상기 제2 전도형 제1 반도체와 반대의 전도형을 갖는 제1 전도형 제2 반도체와,
    상기 제1 전도형 제2 반도체의 상측에 형성되고, 상기 제1 전도형 제2 반도체와 반대의 전도형을 갖는 제2 전도형 제2 반도체와,
    상기 제1 전도형 제2 반도체와 상기 제2 전도형 제2 반도체 사이에 형성되고, 상기 제1 전도형 제2 반도체 및 상기 제2 전도형 제2 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제2 반도체
    를 포함하고,
    상기 제3 반도체는,
    상기 제2 전도형 제2 반도체에 격자 정합 또는 의사 격자 정합하는 제1 전도형 제3 반도체와,
    상기 제1 전도형 제3 반도체의 상측에 형성되고, 상기 제1 전도형 제3반도체와 반대의 전도형을 갖는 제2 전도형 제3 반도체와,
    상기 제1 전도형 제3 반도체와 상기 제2 전도형 제3 반도체 사이에 형성되고, 상기 제1 전도형 제3 반도체 및 상기 제2 전도형 제3 반도체보다도 유효 캐리어 농도가 낮은 저캐리어 농도 제3 반도체
    를 포함하고,
    상기 제1 반도체, 상기 제2 반도체 및 상기 제3 반도체로부터 선택된 1 이상의 반도체는, 상기 제1 반도체, 상기 제2 반도체 및 상기 제3 반도체의 각각에 있어서의 상기 베이스 기판과 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭으로 되는 조성 분포를 갖는 반도체 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 반도체는 제1 금제대 폭을 갖는 재료를 갖고,
    상기 제2 반도체는 상기 제1 금제대 폭보다 큰 제2 금제대 폭을 갖는 재료를 갖고,
    상기 제3 반도체는 상기 제2 금제대 폭보다 큰 제3 금제대 폭을 갖는 재료를 갖는 반도체 기판.
  4. 제3항에 있어서, 상기 제1 반도체는 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1 및 0<x1+y1+z1≤1)를 포함하고,
    제2 반도체는 Alx2Iny2Ga1 -x2- y2Asz2Pw1N1 - z2 -w1(0≤x2≤1, 0≤y2≤1 및 0≤x2+y2≤1, 및 0≤z2≤1, 0≤w1≤1 및 0≤z2+w1≤1)를 포함하고,
    제3 반도체는 Alx3Iny3Ga1 -x3- y3Asz3P1 -z3(0≤x3≤1, 0≤y3≤1, 0≤z3≤1 및 0≤x3+y3≤1)를 포함하는 반도체 기판.
  5. 제1항에 있어서, 상기 광 흡수 구조체는 광의 조사를 받아 캐리어를 여기하고,
    상기 베이스 기판과 상기 제1 전도형 제1 반도체 사이, 상기 제2 전도형 제1 반도체와 상기 제1 전도형 제2 반도체 사이, 상기 제2 전도형 제2 반도체와 상기 제1 전도형 제3 반도체 사이, 및 상기 제2 전도형 제3 반도체의 상기 저캐리어 농도 제3 반도체와 접하는 면과 반대의 면상의 적어도 하나의 위치에, 상기 캐리어의 재결합을 억제하는 재결합 억제층을 갖는 반도체 기판.
  6. 제5항에 있어서, 상기 광 흡수 구조체의 측벽에 접하여 형성된, 상기 측벽에 있어서의 상기 캐리어의 재결합을 억제하는 재결합 억제체를 더 구비하는 반도체 기판.
  7. 제1항에 있어서, 상기 제2 전도형 제1 반도체와 상기 제1 전도형 제2 반도체 사이, 및 상기 제2 전도형 제2 반도체와 상기 제1 전도형 제3 반도체 사이의 적어도 하나의 위치에, P형 불순물이 고농도로 도핑된 P형 불순물층 및 N형 불순물이 고농도로 도핑된 N형 불순물층을 갖는 터널 접합층을 더 구비하는 반도체 기판.
  8. 삭제
  9. 제1항에 있어서, 상기 제1 반도체 및 상기 제2 반도체의 적층 방향에 있어서의 상기 베이스 기판으로부터의 거리에 따라서 상기 제1 반도체의 조성이 변화하고 있는 반도체 기판.
  10. 제9항에 있어서, 상기 제1 반도체는 상기 베이스 기판으로부터의 거리가 클수록 실리콘의 비율이 적은 조성을 갖는 반도체 기판.
  11. 제1항에 있어서, 상기 저해체는 복수의 상기 개구를 갖고, 상기 복수의 개구 내에 형성된 복수의 상기 광 흡수 구조체를 구비하는 반도체 기판.
  12. 제1항에 기재된 반도체 기판을 구비하고, 상기 광 흡수 구조체로의 입사광을 전력으로 변환하는 광전 변환 디바이스.
  13. 제12항에 있어서, 상기 입사광의 적어도 일부를 집광하여 상기 광 흡수 구조체로 입사하는 집광부를 더 구비하는 광전 변환 디바이스.
  14. 제13항에 있어서, 상기 집광부는, 상기 입사광이 포함하는 제1 색 영역의 광을 집광하여 상기 저캐리어 농도 제1 반도체로 입사시키고, 상기 제1 색 영역보다 단파장역의 제2 색 영역의 광을 집광하여 상기 저캐리어 농도 제2 반도체로 입사시키는 광전 변환 디바이스.
  15. 제13항에 있어서, 상기 광 흡수 구조체에 있어서의 상기 입사광이 입사하는 면에 배치된 투명 전극과,
    상기 투명 전극에 접속된 배선을 더 구비하고,
    상기 배선은 상기 입사광이 상기 투명 전극으로 입사하는 경로에 겹치지 않고 배치되어 있는 광전 변환 디바이스.
  16. 제15항에 있어서, 상기 베이스 기판에 포함되는 상기 실리콘과 상기 광 흡수 구조체가 전기적으로 결합되고, 상기 입사광의 입사를 받아 상기 투명 전극과 상기 실리콘 사이에 기전력을 발생하는 광전 변환 디바이스.
  17. 제15항에 있어서, 상기 베이스 기판이 상기 실리콘의 벌크 영역으로부터 전기적으로 분리되며 상기 광 흡수 구조체와 전기적으로 결합하고 있는 웰 영역을 갖고,
    상기 입사광의 입사를 받아 상기 투명 전극과 상기 웰 영역 사이에 기전력을 발생하는 광전 변환 디바이스.
  18. 제13항에 있어서, 상기 집광부의 표면을 덮고, 상기 제1 반도체의 금제대 폭에 상당하는 파장보다 긴 파장의 광을 흡수 또는 반사하는 광학막을 더 구비하는 광전 변환 디바이스.
  19. 제13항에 있어서, 상기 입사광이 상기 광 흡수 구조체로 입사하는 경로에 배치된 중금속을 함유하는 내방사선막을 더 구비하는 광전 변환 디바이스.
  20. 제13항에 있어서, 상기 저해체는 복수의 상기 개구를 갖고,
    상기 복수의 개구 내에 형성된 복수의 상기 광 흡수 구조체를 갖고,
    상기 복수의 광 흡수 구조체의 각각에 대응하는 상기 집광부를 구비하는 광전 변환 디바이스.
  21. 제20항에 있어서, 상기 복수의 광 흡수 구조체의 각각은 서로 직렬 또는 병렬로 접속되어 있는 광전 변환 디바이스.
  22. 제21항에 있어서, 상기 서로 직렬 또는 병렬로 접속되어 있는 상기 복수의 광 흡수 구조체는, 다른 서로 직렬 또는 병렬로 접속되어 있는 복수의 광 흡수 구조체와 병렬 또는 직렬로 접속되어 있는 광전 변환 디바이스.
  23. 실리콘을 포함하는 베이스 기판의 상측에 저해체를 형성하는 단계와,
    상기 저해체에, 상기 베이스 기판의 표면을 노출하는 개구를 형성하는 단계와,
    상기 개구의 내부에, 제1 전도형 제1 반도체를 형성하는 단계와,
    상기 제1 전도형 제1 반도체의 상측에, 저캐리어 농도 제1 반도체를 형성하는 단계와,
    상기 저캐리어 농도 제1 반도체의 상측에, 상기 제1 전도형 제1 반도체와 반대의 전도형을 갖는 제2 전도형 제1 반도체를 형성하는 단계와,
    상기 제2 전도형 제1 반도체의 상측에, 상기 제2 전도형 제1 반도체에 격자 정합 또는 의사 격자 정합하는 제1 전도형 제2 반도체를 형성하는 단계와,
    상기 제1 전도형 제2 반도체의 상측에, 저캐리어 농도 제2 반도체를 형성하는 단계와,
    상기 저캐리어 농도 제2 반도체의 상측에, 상기 제1 전도형 제2 반도체와 반대의 전도형을 갖는 제2 전도형 제2 반도체를 형성하는 단계와,
    상기 제2 전도형 제2 반도체의 상측에, 제1 전도형 제3 반도체를 형성하는 단계와,
    상기 제1 전도형 제3 반도체의 상측에, 저캐리어 농도 제3 반도체를 형성하는 단계와,
    상기 저캐리어 농도 제3 반도체의 상측에, 상기 제1 전도형 제3 반도체와 반대의 전도형을 갖는 제2 전도형 제3 반도체를 형성하는 단계
    를 구비하고,
    상기 저캐리어 농도 제1 반도체는 상기 제1 전도형 제1 반도체 및 상기 제2 전도형 제1 반도체보다도 낮은 유효 캐리어 농도를 갖고,
    상기 저캐리어 농도 제2 반도체는 상기 제1 전도형 제2 반도체 및 상기 제2 전도형 제2 반도체보다도 낮은 유효 캐리어 농도를 갖고,
    상기 저캐리어 농도 제3 반도체는 상기 제1 전도형 제3 반도체 및 상기 제2 전도형 제3 반도체보다도 낮은 유효 캐리어 농도를 갖고,
    상기 제1 전도형 제1 반도체, 상기 저캐리어 농도 제1 반도체 및 상기 제2 전도형 제1 반도체를 포함하는 제1 반도체와, 상기 제1 전도형 제2 반도체, 상기 저캐리어 농도 제2 반도체 및 상기 제2 전도형 제2 반도체를 포함하는 제2 반도체와, 상기 제1 전도형 제3 반도체, 상기 저캐리어 농도 제3 반도체 및 상기 제2 전도형 제3 반도체를 포함하는 제3 반도체로부터 선택된 1 이상의 반도체는, 상기 제1 반도체, 상기 제2 반도체 및 상기 제3 반도체의 각각에 있어서의 상기 베이스 기판과 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭으로 되는 조성 분포를 형성하는 반도체 기판의 제조 방법.
  24. 제23항에 있어서, 상기 제1 반도체를 형성하는 단계와, 상기 제2 반도체를 형성하는 단계 사이에 있어서, 상기 제1 반도체를 가열하는 반도체 기판의 제조 방법.
  25. 삭제
  26. 제23항에 기재된 반도체 기판의 제조 방법을 적용하여, 적어도 상기 제1 반도체 및 상기 제2 반도체를 갖는 광 흡수 구조체를 형성하는 단계와,
    상기 광 흡수 구조체를 직렬 또는 병렬로 접속하는 단계를 구비하는 광전 변환 디바이스의 제조 방법.
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