KR101450521B1 - 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법 - Google Patents
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Abstract
본 발명은 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 관한 것으로서, 진공챔버를 포함하는 증착장비를 이용하여 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판을 준비하는 제1단계와, 상기 실리콘 기판 상에 산화막을 증착시키는 제2단계와, 상기 산화막을 패터닝한 후, 상기 실리콘 기판 상에 트렌치를 형성하는 제3단계와, 상기 트렌치 형성 후 전열처리를 통해 실리콘의 (111)면이 나타나도록 상기 트렌치 에칭영역을 형성시키는 제4단계 및 상기 트렌치 에칭영역 형성 후 화합물 반도체를 증착시키는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법을 기술적 요지로 한다. 이에 의해 'V'자 또는 'U'자 형태의 트렌치 에칭영역을 형성시켜, 실리콘 트렌치 표면의 자연산화막을 완전히 제거할 수 있고, 실리콘과 Ⅲ-Ⅴ화합물 반도체 계면에서 생성되는 관통전위(threading dislocation)가 측벽에 고정되는 높이를 낮추어 넓은 영역의 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 성장시킬 수 있어 고품질의 반도체 소자를 제공할 수 있는 이점이 있다.
Description
본 발명은 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 관한 것으로서, 특히 트렌치 영역을 전열처리를 통해 에칭하여 실리콘의 (111)면이 노출되도록 하여 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 더 낮은 산화막 영역에서 고정시킬 수 있도록 하여 고품질의 반도체 소자를 제조하기 위한 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 관한 것이다.
일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED 등이 있다.
특히, 그 중 FinFET(Fin Field Effect Transistor)은 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 FinFET 구조를 형성하는 것이다.
이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 FinFET은 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.
그러나, Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 관통전위(theading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되어 왔다.
이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 버퍼층을 형성하거나, 웨이퍼 본딩 등의 방법을 도입하는 등 많은 접근이 있어 왔다.
버퍼층 형성의 경우엔 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 실리콘 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.
최근에는 Aspect Ratio Trapping(이하에서는 "ART"라고 한다)에 대한 연구가 진행되고 있다.
ART 기술은 Si 기판 상에 SiO2 또는 SiNx와 같은 산화막을 증착하고, 패터닝 후 에칭하여 트렌치(trench)를 형성하고, 상기 트렌치 및 산화막 상측에 화합물 반도체를 증착하는 것이다.
이 경우 트렌치 내에서 관통 전위가 계면(001)으로부터 대략 45°각도(111)로 상측으로 전파되어, 상기 트렌치의 측벽에서 멈추게 된다(trap). 이에 의해 더 이상의 관통 전위의 전파가 생기지 않게 되어, 고품질의 Ⅲ-Ⅴ화합물 반도체를 Si 기판 상에 형성할 수 있게 되는 것이다.
그러나, 이러한 경우에도 여전히 Si 기판 표면에서 생성되는 자연산화막에 의한 전자 이동도의 저해 문제가 있으며, 트렌치의 높이가 낮아 관통 전위가 트렌치 측벽 상측으로 전파될 가능성이 있어, 기존의 ART 기술은 미흡한 면이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 실리콘 트렌치 영역을 전열처리를 통해 에칭하여 실리콘의 (111)면이 노출되도록 하여 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 더 낮은 산화막 영역에서 고정시킬 수 있도록 하여 고품질의 반도체 소자를 제조하기 위한 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 진공챔버를 포함하는 증착장비를 이용하여 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판을 준비하는 제1단계와, 상기 실리콘 기판 상에 산화막을 증착시키는 제2단계와, 상기 산화막을 패터닝하여 핀(fin)형태로 형성하여, 상기 실리콘 기판 상에 트렌치를 형성하는 제3단계와, 상기 트렌치 형성 후 전열처리를 통해 실리콘의 (111)면이 나타나도록 상기 트렌치 에칭영역을 형성시키는 제4단계 및 상기 트렌치 에칭영역 형성 후 화합물 반도체를 증착시키는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법을 기술적 요지로 한다.
또한, 상기 제4단계의 전열처리는, 인시츄(in-situ) 하에서, 30분~90분 동안 500℃~850℃에서 이루어지는 것이 바람직하다.
또한, 상기 제4단계는, 전열처리하는 동안 진공챔버 내부에서의 아웃게싱된 가스 또는 인위적으로 주입된 Ga 가스와 노출된 실리콘과의 고용체 형성을 통하여 상기 트렌치 에칭영역을 형성시키는 것이 바람직하다.
또한, 상기 아웃게싱된 가스는, 진공챔버 내부에 존재하며, Ga 또는 Ga 계통의 화합물인 것이 바람직하며, 상기 Ga 계통의 화합물은, 주기율표 상의 3족인 Ga을 포함하는 Ⅲ-Ⅴ화합물 반도체인 것이 바람직하다.
여기에서, 상기 제4단계의 실리콘의 (111)면이 나타나도록 하는 트렌치 에칭영역은, 'V'자 모양 또는 'U'자 모양으로 형성되는 것이 바람직하다.
또한, 상기 산화막은, SiO2, SiNx 및 SiOxNy 중에 어느 하나인 것이 바람직하며, 상기 화합물 반도체는, Ⅲ-Ⅴ화합물 반도체인 것이 바람직하다.
본 발명은 트렌치와 산화막으로 패터닝된 실리콘 기판 위에 Ⅲ-Ⅴ화합물 반도체 성장 전에 전열처리를 통해 실리콘 트렌치를 에칭하여, 'V'자 또는 'U'자 형태의 트렌치 에칭영역을 형성시켜, 실리콘 트렌치 표면의 자연산화막을 완전히 제거할 수 있고, 실리콘과 Ⅲ-Ⅴ화합물 반도체 계면에서 생성되는 관통전위(threading dislocation)가 측벽에 고정되는 높이를 낮추어 넓은 영역의 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 성장시킬 수 있어 고품질의 반도체 소자를 제공할 수 있는 효과가 있다.
도 1 - 본 발명에 따라 제작된 실리콘 트렌치가 형성된 FinFET에 관한 모식도.
도 2 - 본 발명의 일실시예에 따른 Ga과 Si의 binary phase diagram을 나타낸 도.
도 3 - 본 발명의 전열처리를 거치기 전의 패터닝된 산화막이 형성된 실리콘 기판에 대한 모식도.
도 4 - 본 발명의 전열처리를 거친 후 'V'자나 'U'자 모양의 트렌치 에칭 영역이 형성된 실리콘 기판의 모식도.
도 5 - 동일한 전열처리 시간 동안 트렌치 폭에 따른 형태 변화를 나타낸 도.
도 6 - 동일한 크기의 트렌치에서 전열처리 시간에 따른 프로파일 변화를 나타낸 도.
도 2 - 본 발명의 일실시예에 따른 Ga과 Si의 binary phase diagram을 나타낸 도.
도 3 - 본 발명의 전열처리를 거치기 전의 패터닝된 산화막이 형성된 실리콘 기판에 대한 모식도.
도 4 - 본 발명의 전열처리를 거친 후 'V'자나 'U'자 모양의 트렌치 에칭 영역이 형성된 실리콘 기판의 모식도.
도 5 - 동일한 전열처리 시간 동안 트렌치 폭에 따른 형태 변화를 나타낸 도.
도 6 - 동일한 크기의 트렌치에서 전열처리 시간에 따른 프로파일 변화를 나타낸 도.
본 발명은 실리콘 트렌치가 형성된 반도체 소자에 관한 것으로서, 특히 트렌치 영역을 에칭하여 실리콘의 (111)면이 노출되도록 하여 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 더 낮은 산화막 영역에서 고정시킬 수 있도록 하여 고품질의 반도체 소자를 제조하기 위한 것이다.
여기에서, 실리콘 트렌치가 형성된 반도체 소자는 실리콘 기판 상에 화합물 반도체가 형성된 것으로서, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED 등이 있다.
특히, 본 발명에서는 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, 실리콘 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 형성한 FinFET에 대해서 중점적으로 살펴보고자 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따라 제작된 실리콘 트렌치가 형성된 FinFET에 관한 모식도이고, 도 2는 본 발명의 일실시예에 따른 Ga과 Si의 binary phase diagram을 나타낸 것이고, 도 3은 본 발명의 전열처리를 거치기 전의 패터닝된 산화막이 형성된 실리콘 기판에 대한 모식도이고, 도 4는 본 발명의 전열처리를 거친 후 'V'자나 'U'자 모양의 트렌치 에칭 영역이 형성된 실리콘 기판의 모식도이다.
도 5는 동일한 전열처리 시간 동안 트렌치 폭에 따른 형태 변화를 나타낸 것이며, 도 6은 동일한 크기의 트렌치에서 전열처리 시간에 따른 프로파일 변화를 나타낸 것이다.
도시된 바와 같이, 본 발명에 따른 실리콘 트렌치가 형성된 반도체 소자의 제조방법은, 진공챔버를 포함하는 금속유기화학증착장비를 이용하여 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 있어서, 상기 진공챔버 내부에 실리콘 기판을 준비하는 제1단계와, 상기 실리콘 기판 상에 산화막을 증착시키는 제2단계와, 상기 산화막을 패터닝한 후, 실리콘 기판 상에 트렌치를 형성하는 제3단계와, 상기 트렌치 형성 후 전열처리를 통해 실리콘의 (111)면이 나타나도록 상기 트렌치 에칭영역을 형성시키는 제4단계 및 상기 트렌치 에칭영역 형성 후 화합물 반도체를 증착시키는 제5단계로 크게 이루어진다.
여기에서, FinFET 구조를 형성하기 위해서, 상기 산화막을 패터닝하여 핀(fin) 구조를 형성하도록 한다.
본 발명은 진공챔버를 포함하는 증착장비를 이용하는 것으로서, 물리적, 화학적 증착장비 등 어느 것이나 무방하며, 전열처리(pre-baking)가 가능한 증착장비로써, 일반적으로 금속유기화학증착장비를 사용한다.
먼저, 실리콘 기판을 타겟의 대향면의 진공챔버 내부에 준비하고, 공정압력에 도달하도록 진공펌프를 가동한다. 통상 10-5Torr 정도로 진공도를 유지한다.
그 이후, 상기 실리콘 기판에 산화막을 증착하게 되며, 상기 산화막은 패터닝된 마스크 및 포토레지스트를 이용하여 사진식각 공정을 통해 패터닝하게 되며, 필요에 의해 건식식각 공정을 더 거칠 수도 있으며, 이에 의해 상기 산화막은 핀(fin) 형태로 형성되며, 상기 실리콘 기판 상에는 트렌치를 형성하게 된다.
상기 트렌치를 형성한 후, 전열처리를 통해 실리콘의 (111)면이 나타나도록 상기 트렌치 에칭영역을 형성시키게 된다. 여기에서, 트렌치 영역은 패터닝된 산화막 사이에 노출된 실리콘 기판 영역을 말하며, 필요에 의해 건식식각 공정 등을 거쳐 노출된 실리콘 기판을 더 에칭하여 산화막으로부터 트렌치영역이 더 깊이 형성될 수도 있다.
이러한 상태에서 전열처리를 통해 실리콘의 (111)면이 노출되도록 하는 것이다.
즉, 전열처리를 하기 전에는 실리콘의 (001)면이 노출되어 트렌치 영역의 바닥이 산화막과 실리콘 기판과의 계면과 동일하거나, 에칭되어 더 낮은 높이에서 평행하게 형성되어 있으나, 전열처리를 수행하게 되면 실리콘의 (111)면이 노출되어, 트렌치 에칭영역이 형성되게 된다.
이와 같이 실리콘의 (111)면이 노출되게 되면 상기 트렌치 에칭영역은 'V'자 모양 또는 'U'자 모양으로 형성되게 된다.
상기 전열처리는 FinFET 제조를 위한 진공챔버 내에서 인시츄(in-situ) 공정으로 진행될 수 있다. 본 발명은 실리콘과 갈륨(Ga)의 특성으로 이루어지게 되는데, 실리콘을 에칭하기 위해 갈륨이 들어가면 800K 이상(도 2 참조)에서부터 실리콘이 에칭되기 시작하며, 온도가 높을수록 에칭 속도는 더 빨라지게 된다. 또한, 에칭시간은 트랜치의 폭(길이)에 따라 원하는 모양이 나올 때까지 시간을 더 길게 하면 실리콘 (111)면이 노출된 트렌치를 얻을 수 있게 되는 것이다.
즉, 트렌치 에칭영역의 폭이나 높이는 전열처리 시간이나 온도에 따라 조절할 수 있다.
도 5는 동일한 전열처리 조건(1시간, 760℃)에서 트렌치 폭에 따른 형태 변화를 나타낸 것이다. 최초 패턴 트렌치에는 실리콘 (001)면이 드러나 있으나, 전열처리를 통하여 실리콘이 에칭되면서 실리콘 (111)면이 드러나게 되는데, 도 5는 트렌치 폭에 따라 같은 시간의 전열처리를 하였을 때 에칭되는 차이를 나타낸 것으로, 트렌치 폭이 30nm의 패턴의 경우 실리콘 (111)면이 나타나면서 에칭이 끝난 반면, 65nm, 90nm의 경우에는 계속 에칭이 진행되는 것을 보이고 있다. 전열처리 시간을 좀 더 오래하면 90nm의 패턴 또한 'V'자 모양을 형성시킬 것으로 예상된다.
도 6은 동일한 크기(폭)의 트렌치(30nm)에서 전열처리 시간에 따른 프로파일 변화를 나타낸 것으로, 10분 간의 전열처리 결과 트렌치 모양의 변화는 없으나, 이후 30분의 전열처리 결과 실리콘 (001)면의 에칭이 진행됨을 확인할 수 있었다. 이 후 60분까지 전열처리를 진행하였을 경우 30분의 트렌치에서 실리콘 (111)면이 거의 드러나고 'V'자 모양이 형성되는 것을 확인할 수 있었다.
즉, 전열처리 시간이 길수록 트렌치 에칭영역의 바닥부분의 평편도가 'V'자나 'U'자 모양에 가깝게 형성되는데, 이는 실리콘 (001)면에서 에칭되어 (111)면의 노출이 많아지기 때문이다.
이러한 전열처리는 진공 상태에서 일정 온도 이상이 되면, 이미 화합물 반도체층(Ⅲ-Ⅴ화합물 반도체) 증착 과정 등에서 진공챔버 내부에 코팅되어 있던 Ga 또는 Ga 계통의 화합물이 아웃게싱되어, 아웃게싱된 가스와 노출된 실리콘의 고용체 형성을 통하여 상기 트렌치 에칭영역을 형성하게 되는 것이다.
또한, 자연스런 아웃게싱 방법 외에도 트렌치 에칭영역의 깊이나 형성 속도 등을 조절하기 위해서 인위적으로 Ga 가스를 주입하여 노출된 실리콘과의 고용체 형성을 통한 트렌치 에칭영역을 형성할 수도 있다.
이러한 트렌치 에칭형성 과정에서 실리콘 트렌치 표면의 자연산화막을 완전히 제거할 수 있을 뿐만 아니라, 실리콘과 Ⅲ-Ⅴ화합물 반도체 계면에서 생성되는 관통전위(threading dislocation)가 트렌치 측벽에 고정되는 높이를 낮추게 되어, Ⅲ-Ⅴ화합물 반도체의 결함이 없는 영역을 더 많이 확보할 수 있게 된다.
이와 같이 상기 트렌치 에칭영역을 형성한 후, Ⅲ-Ⅴ화합물 반도체를 증착시킨 후, 도 1에서와 같이, 게이트 전극을 형성하여 Ⅲ-Ⅴ화합물 반도체를 이용한 FinFET을 제조하게 된다.
이하에서는 본 발명의 작용, 효과에 대해 상세히 설명하고자 한다.
본 발명은 Ⅲ-Ⅴ화합물 반도체를 이용하여 FinFET을 제조하기 위해 트렌치와 산화막으로 패터닝된 실리콘 기판 위에 Ⅲ-Ⅴ화합물 반도체 성장 전에 전열처리를 통해 실리콘 트렌치를 에칭하여, 'V'자 또는 'U'자 형태의 트렌치 에칭영역을 형성시키는 것이다.
일반적으로 Ⅲ-Ⅴ화합물 반도체 증착 공정이 완료되면, 진공챔버 내부에 Ⅲ-Ⅴ화합물 반도체가 코팅되게 된다. 예를 들어 Ⅲ-Ⅴ화합물의 일종인 GaAs로 코팅된 진공챔버에 산화막이 패터닝된 실리콘 기판을 잠입 후 전열처리(760℃에서 1시간 동안) 과정을 거치면 평면이었던 실리콘 기판의 트렌치 부분은 진공챔버 내부에 코팅되어 있던 Ga이 분해되어 노출된 실리콘과 만나 re-melting 후 제거되게 된다. 이러한 원리로 실리콘의 에칭이 이루어지게 되고, 실리콘의 (001)면은 (111)면으로 나타나게 되며, 'V'자나 'U'자 모양을 이루게 된다.
도 2는 Ga와 실리콘의 binary phase diagram으로, Ga는 800K 이상에서부터 실리콘과 반응하여 액체(liquid)로 바뀌는 것을 알 수 있으며, 온도와 시간을 조절하여 다양한 트렌치 폭에 대해서도 'V'자나 'U'자 모양의 트렌치 에칭영역의 형성이 가능하다.
따라서, 실리콘 트렌치의 폭과 산화막의 높이의 비율에 따라 결함이 없는 층이 결정되는데 폭이 좁고 산화막의 높이가 높은 경우에는 패턴 형성이 용이하지 않으며, Ⅲ-Ⅴ화합물 반도체 물질의 에피텍셜한 성장에도 어려움이 있다.
또한, 적합한 비율(실리콘 트렌치:산화막 높이)의 패턴을 이용하여 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장하고, 최대한의 결함이 없는 층을 확보해야 한다. 또한, 'V'자나 'U'자 모양의 실리콘 트렌치를 형성할 경우 계면에서 발생하는 관통전위 결함을 더 낮은 산화막 높이에서 고정시킬 수 있다.
또한, 이러한 'V'자나 'U'자 모양 형성을 전열처리를 통해 인시츄진행할 경우 실리콘 트렌치 표면에 형성되는 자연산화막을 완벽하게 제거할 수 있어 계면에서 형성되는 결함을 효과적으로 억제할 수 있다.
Claims (13)
- 진공챔버를 포함하는 증착장비를 이용하여 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법에 있어서,
실리콘 기판을 준비하는 제1단계;
상기 실리콘 기판 상에 산화막을 증착시키는 제2단계;
상기 산화막을 패터닝한 후, 상기 실리콘 기판 상에 트렌치를 형성하는 제3단계;
상기 트렌치 형성 후 전열처리를 통해 실리콘의 (111)면이 나타나도록 상기 트렌치 에칭영역을 형성시키는 제4단계; 및
상기 트렌치 에칭영역 형성 후 화합물 반도체를 증착시키는 제5단계;를 포함하여 이루어지되,
상기 제4단계의 전열처리는, 인시츄(in-situ) 하에서 이루어지고,
상기 실리콘의 (111)면이 나타나도록 형성된 트렌치 에칭영역은, 'V'자 모양 또는 'U'자 모양으로 형성된 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 삭제
- 제 1항에 있어서, 상기 제4단계는,
전열처리하는 동안 진공챔버 내부에서의 아웃게싱된 가스와 노출된 실리콘과의 고용체 형성을 통하여 상기 트렌치 에칭영역을 형성시키는 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 제 3항에 있어서, 상기 아웃게싱된 가스는,
진공챔버 내부에 존재하며, Ga 또는 Ga 계통의 화합물인 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 제 4항에 있어서, 상기 Ga 계통의 화합물은,
주기율표 상의 3족인 Ga을 포함하는 Ⅲ-Ⅴ화합물 반도체인 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 제 1항에 있어서, 상기 제4단계는,
전열처리하는 동안 진공챔버 내부로 Ga 가스를 주입하여 노출된 실리콘과의 고용체 형성을 통하여 상기 트렌치 에칭영역을 형성시키는 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 삭제
- 제 1항에 있어서, 상기 산화막은,
SiO2, SiNx 및 SiOxNy 중에 어느 하나인 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 제 1항에 있어서, 상기 화합물 반도체는,
Ⅲ-Ⅴ화합물 반도체인 것을 특징으로 하는 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법. - 삭제
- 삭제
- 삭제
- 삭제
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|---|---|---|---|---|
| KR101547535B1 (ko) | 2014-12-05 | 2015-08-27 | (재)한국나노기술원 | Soi(001) 기판 상에 다종의 반도체 에피층 성장방법 |
| KR101556089B1 (ko) | 2014-12-05 | 2015-10-01 | (재)한국나노기술원 | Soi(001) 기판 상에 반도체 에피층 성장방법 |
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| KR101587430B1 (ko) * | 2014-12-05 | 2016-01-22 | (재)한국나노기술원 | 실리콘(001) 기판 상에 반도체 에피층 성장방법 |
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2013
- 2013-08-14 KR KR1020130096406A patent/KR101450521B1/ko active IP Right Grant
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