KR20180075524A - 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법 - Google Patents

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Abstract

누설 전류가 억제되어 이루어지며 또한 내압이 높은 반도체 소자용의 에피택셜 기판을 제공한다. 반도체 소자용 에피택셜 기판에 있어서, Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과, 자립 기판에 인접하여 이루어지는 13족 질화물로 이루어지는 버퍼층과, 버퍼층에 인접하여 이루어지는 13족 질화물로 이루어지는 채널층과, 채널층을 사이에 두고서 버퍼층과는 반대쪽에 마련되어 이루어지는 13족 질화물로 이루어지는 장벽층을 포함하고, 자립 기판과 버퍼층으로 이루어지는 제1 영역의 일부가 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이고, 제2 영역에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3이도록 했다.

Description

반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
본 발명은 반도체 소자에 관한 것이며, 특히 반절연성의 GaN으로 이루어지는 자립 기판을 이용하여 구성되는 반도체 소자에 관한 것이다.
질화물 반도체는, 직접 천이형의 넓은 밴드갭을 가지고, 높은 절연 파괴 전계, 높은 포화 전자 속도를 가지므로, LED나 LD 등의 발광 디바이스나 고주파/하이 파워의 전자 디바이스용 반도체 재료로서 이용되고 있다.
질화물 전자 디바이스의 대표적인 구조로서, AlGaN을 「장벽층」, GaN을 「채널층」으로서 적층 형성한 고(高)전자 이동도 트랜지스터(HEMT) 구조가 있다. 이것은, 질화물 재료 특유의 큰 분극 효과(자발 분극 효과와 피에조 분극 효과)에 의해 AlGaN/GaN 적층 계면에 고농도의 2차원 전자 가스가 생성된다고 하는 특징을 살린 것이다.
질화물 전자 디바이스는, 일반적으로 사파이어, SiC, Si와 같은 상업적으로 입수가 용이한 이종 재료 기초 기판을 이용하여 제작되고 있다. 그러나, 이들 이종 재료 기판 상에 헤테로 에피택셜 성장시킨 GaN막 중에는, GaN과 이종 재료 기판 사이의 격자 정수나 열팽창 계수의 차이에 기인하여 다수의 결함이 발생해 버린다고 하는 문제가 있다.
한편, GaN 기판 상에 GaN막을 호모 에피택셜 성장시킨 경우, 상술한 격자 정수나 열팽창 계수의 차이에 기인하는 결함은 발생하지 않고, GaN막은 양호한 결정성을 보인다.
그렇기 때문에, GaN 기판 상에 질화물 HEMT 구조를 제작한 경우, AlGaN/GaN 적층 계면에 존재하는 2차원 전자 가스의 이동도가 향상되므로, 이 구조를 이용하여 제작하는 HEMT 소자(반도체 소자)의 특성 향상을 기대할 수 있다.
단, 상업적으로 입수가 가능한 하이드라이드 기상 성장법(HVPE법)으로 제작된 GaN 기판은 일반적으로는 결정 내에 받아들인 산소 불순물 때문에 n형의 전도형을 띤다. 도전성의 GaN 기판은, HEMT 소자를 고전압 구동했을 때에, 소스-드레인 전극 사이의 누설 전류 경로가 된다. 그 때문에, HEMT 소자를 제작하기 위해서는 반절연성의 GaN 기판의 이용이 바람직하다.
반절연성 GaN 기판을 실현하기 위해서는, 천이 금속 원소(예컨대 Fe)나 2족 원소(예컨대 Mg)와 같은 깊은 억셉터 준위를 형성하는 원소를 GaN 결정 중에 도핑하는 것이 유효하다고 알려져 있다.
2족 원소 중, 아연 원소(Zn)를 선택함으로써, 고품질의 반절연성 GaN 단결정 기판을 실현할 수 있다는 것이 이미 공지되어 있다(예컨대 특허문헌 1 참조). 또한, 기판 상에 천이 금속 원소인 철(Fe)이 도핑된 고저항층을 형성하고, 또한 상기 고저항층과 전자 주행층의 사이에 Fe를 받아들이는 효과가 높은 중간층을 형성함으로써, 전자 주행층으로 Fe가 들어가는 것을 막는 양태도 이미 공지되어 있다(예컨대 특허문헌 2 참조).
반절연성 GaN 기판 상에 또는 반절연성 GaN막을 갖춘 기판 상에 HEMT 구조를 제작하여 제반 특성을 평가하는 것은 이미 이루어져 있다(예컨대 비특허문헌 1 내지 비특허문헌 3 참조).
반절연성 GaN 기판 상에 질화물막을 에피택셜 성장시킬 때에, 반절연성 GaN 기판과 질화물막(질화물 에피택셜막)의 계면에 외부로부터 실리콘(Si) 원소가 받아들여지는 경우가 있다. 이러한 실리콘(잔류 실리콘)은 도너 원소로서 작용하기 때문에, 질화물막/기판 계면에 도전층이 생긴다. 이 도전층은, HEMT 소자에 있어서 드레인-소스 전류의 누설 경로로서 작용하기 때문에, 핀치오프(pinch-off) 특성의 저하 및 브레이크다운 전압 저하의 원인이 된다.
특허문헌 1 : 일본 특허 제5039813호 공보 특허문헌 2 : 일본 특허공개 2013-74211호 공보
비특허문헌 1 : Yoshinori Oshimura, Takayuki Sugiyama, Kenichiro Takeda, Motoaki Iwaya, Tetsuya Takeuchi, Satoshi Kamiyama, Isamu Akasaki, and Hiroshi Amano, "AlGaN/GaN Heterostructure Field-Effect Transistors on Fe-Doped GaN Substrates with High Breakdown Voltage", Japanese Journal of Applied Physics, vol. 50(2011), p. 084102-1-p. 084102-5. 비특허문헌 2 : V. Desmaris, M. Rudzinski, N. Rorsman, P.R. Hageman, P.K. Larsen, H. Zirath, T.C. Rodle, and H.F.F. Jos, "Comparison of the DC and Microwave Performance of AlGaN/GaN HEMTs Grown on SiC by MOCVD With Fe-Doped or Unintentionally Doped GaN Buffer Layes", IEEE Transactions on Electron Devices, Vol. 53, No. 9, pp. 2413-2417, September 2006. 비특허문헌 3 : M. Azize, Z. Bougrioua, and P. Gibart, "Inhibition of interface pollution in AlGaN/GaN HEMT structures regrown on semi-insulating GaN templates", Journal of Crystal Growth vol. 299(2007) p. 103-p. 108.
본 발명은 상기 과제에 감안하여 이루어진 것으로, 누설 전류가 억제되어 이루어지며 또한 내압이 높은 반도체 소자용의 에피택셜 기판을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태는, 반도체 소자용 에피택셜 기판이, Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과, 상기 자립 기판에 인접하여 이루어지고, 13족 질화물로 이루어지는 버퍼층과, 상기 버퍼층에 인접하여 이루어지고, 13족 질화물로 이루어지는 채널층과, 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지고, 13족 질화물로 이루어지는 장벽층을 포함하고, 상기 자립 기판과 상기 버퍼층으로 이루어지는 제1 영역의 일부가 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이고, 상기 제2 영역에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3이도록 했다.
본 발명의 제2 양태는, 제1 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 제2 영역은 상기 제1 영역에 있어서 상기 자립 기판과 상기 버퍼층의 계면을 포함하여 존재하도록 했다.
본 발명의 제3 양태는, 제1 또는 제2 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 버퍼층은 GaN으로 이루어지고, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지도록 했다.
본 발명의 제4 양태는, 제1 또는 제2 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 버퍼층은 상이한 조성의 2개 이상의 13족 질화물층이 적층된 다층 버퍼층, 혹은 2개 또는 그 이상의 13족 원소를 포함하는 13족 질화물로 이루어지며 또한 13족 원소의 존재 비율이 두께 방향에 있어서 변화되는 조성 경사 버퍼층이고, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지도록 했다.
본 발명의 제5 양태는, 반도체 소자가, Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과, 상기 자립 기판에 인접하여 이루어지고, 13족 질화물로 이루어지는 버퍼층과, 상기 버퍼층에 인접하여 이루어지고, 13족 질화물로 이루어지는 채널층과, 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지고, 13족 질화물로 이루어지는 장벽층과, 상기 장벽층 위에 마련되어 이루어지는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 자립 기판과 상기 버퍼층으로 이루어지는 제1 영역의 일부가 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이고, 상기 제2 영역에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3이도록 했다.
본 발명의 제6 양태는, 제5 양태에 따른 반도체 소자에 있어서, 상기 제2 영역은 상기 제1 영역에 있어서 상기 자립 기판과 상기 버퍼층의 계면을 포함하여 존재하도록 했다.
본 발명의 제7 양태는, 제5 또는 제6 양태에 따른 반도체 소자에 있어서, 상기 버퍼층은 GaN으로 이루어지고, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지도록 했다.
본 발명의 제8 양태는, 제5 또는 제6 양태에 따른 반도체 소자에 있어서, 상기 버퍼층은 상이한 조성의 2개 이상의 13족 질화물층이 적층된 다층 버퍼층, 혹은 2개 또는 그 이상의 13족 원소를 포함하는 13족 질화물로 이루어지며 또한 13족 원소의 존재 비율이 두께 방향에 있어서 변화되는 조성 경사 버퍼층이고, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지도록 했다.
본 발명의 제9 양태는, 반도체 소자용의 에피택셜 기판을 제조하는 방법이, a) Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판을 준비하는 준비 공정과, b) 상기 자립 기판에 인접시켜, 13족 질화물로 이루어지는 버퍼층을 형성하는 버퍼층 형성 공정과, c) 상기 버퍼층에 인접시켜, 13족 질화물로 이루어지는 채널층을 형성하는 채널층 공정과, d) 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽의 위치에, 13족 질화물로 이루어지는 장벽층을 형성하는 장벽층 형성 공정을 포함하고, 상기 준비 공정에서 준비한 상기 자립 기판에 상기 버퍼층 형성 공정의 완료까지의 사이에 외부로부터 받아들여진 Si에 의해서 상기 자립 기판과 상기 버퍼층으로 이루어지는 제1 영역의 일부에 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이 형성되고, 상기 버퍼층 형성 공정에서는, 상기 자립 기판으로부터 Zn의 확산을 생기게 함으로써, 상기 제2 영역에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3이 되게 상기 버퍼층을 형성하도록 했다.
본 발명의 제10 양태는, 제9 양태에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 제2 영역은 상기 제1 영역에 있어서 상기 자립 기판과 상기 버퍼층의 계면을 포함하여 존재하도록 했다.
본 발명의 제11 양태는, 제9 또는 제10 양태에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 자립 기판은 플럭스법으로 제작되도록 했다.
본 발명의 제12 양태는, 제9 내지 제11 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 버퍼층은 GaN으로 형성되고, 상기 채널층 GaN으로 형성되고, 상기 장벽층은 AlGaN으로 형성되도록 했다.
본 발명의 제13 양태는, 제9 내지 제11 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 버퍼층은 상이한 조성의 2개 이상의 13족 질화물층이 적층된 다층 버퍼층, 혹은 2개 또는 그 이상의 13족 원소를 포함하는 13족 질화물로 이루어지며 또한 13족 원소의 존재 비율이 두께 방향에 있어서 변화되는 조성 경사 버퍼층으로 형성되고, 상기 채널층은 GaN으로 형성되고, 상기 장벽층은 AlGaN으로 형성되도록 했다.
본 발명의 제1 내지 제13 양태에 따르면, 반도체 소자 구동 시에 있어서의 누설 전류를 저감할 수 있고, 또한, 반도체 소자의 내압(소자 전압)을 향상시킬 수 있다.
도 1은 HEMT 소자(20)의 단면 구조를 모식적으로 도시한 도면이다.
도 2는 실시예 1에 있어서의, GaN 버퍼층과 GaN 기판의 계면 근방에서의 Zn 원소 및 Si 원소의 농도 프로파일을 도시한 도면이다.
도 3은 비교예 1에 있어서의, GaN 버퍼층과 GaN 기판의 계면 근방에서의 Zn 원소 및 Si 원소의 농도 프로파일을 도시한 도면이다.
도 4는 실시예 7에 있어서의, 장벽층(4)의 표면에서부터 깊이 방향에 있어서의 Zn 원소와 Si 원소의 농도 프로파일 및 Al 원소의 이차 이온 신호 프로파일을 도시한 도면이다.
본 명세서 중에 기재하는 주기표의 족 번호는, 1989년 국제순정응용화학연합회(International Union of Pure Applied Chemistry: IUPAC)에 의한 무기 화학 명 명법 개정판에 의한 1∼18의 족 번호 표시에 의한 것으로, 13족이란 알루미늄(Al)·갈륨(Ga)·인듐(In) 등을 가리키고, 14족이란 실리콘(Si), 게르마늄(Ge), 주석(Sn), 납(Pb) 등을 가리키고, 15족이란 질소(N)·인(P)·비소(As)·안티몬(Sb) 등을 가리킨다.
<에피택셜 기판 및 HEMT 소자의 개요>
도 1은 본 발명에 따른 반도체 소자용 에피택셜 기판의 일 실시형태로서의 에피택셜 기판(10)을 포함하여 구성되는, 본 발명에 따른 반도체 소자의 일 실시형태로서의 HEMT 소자(20)의 단면 구조를 모식적으로 도시한 도면이다.
에피택셜 기판(10)은 자립 기판(1)과 버퍼층(2)과 채널층(3)과 장벽층(4)을 포함한다. 또한, HEMT 소자(20)는 에피택셜 기판(10) 위에(장벽층(4) 위에) 소스 전극(5)과 드레인 전극(6)과 게이트 전극(7)을 마련한 것이다. 또한, 도 1에 있어서의 각 층의 두께의 비율은 실제의 것을 반영한 것은 아니다.
자립 기판(1)은, Zn이 1×1018 cm-3 이상 도핑된 (0001)면 방위의 GaN 기판이고, 실온에 있어서의 비저항이 1×102 Ω cm 이상이며 반절연성을 띤다. 자립 기판(1)의 사이즈에 특별히 제한은 없지만, 핸들링 용이성 등을 고려하면, 수백 ㎛∼수 mm 정도의 두께를 갖는 것이 적합하다. 이러한 자립 기판(1)은 예컨대 플럭스(Flux)법에 의해서 제작할 수 있다.
플럭스법에 의한 자립 기판(1)의 형성은, 개략적으로 내압 용기 내에 수평 회전이 자유롭게 배치한 육성 용기(알루미나 도가니) 내에서 금속 Ga, 금속 Na, 금속 Zn, C(탄소)를 포함하는 융액(融液)에 종기판(種基板)을 침지하고, 육성 용기를 수평 회전시킨 상태에서 질소 가스를 도입하면서 육성 용기 내부를 소정 온도 및 소정 압력을 유지함으로써 종기판에 형성되는 GaN 단결정을 종기판으로부터 분리함으로써 얻어진다. 종기판으로서는, 사파이어 기판 상에 MOCVD법에 의해서 GaN 박막을 형성하여 이루어지는 소위 템플릿 기판 등을 적합하게 이용할 수 있다.
버퍼층(2)은, 자립 기판(1)의 한쪽 주면 상에 (인접) 형성되어 이루어지는, 13족 질화물로 이루어지는 층이다. 버퍼층(2)은, 전체가 하나의 13족 질화물로 이루어지는 단일층이라도 좋고, 조성이 상이한 2개 이상의 13족 질화물층으로 이루어지는 다층 버퍼층이라도 좋다. 단일층으로서는 전체가 GaN으로 이루어지는 GaN 버퍼층 등이 예시된다. 다층 버퍼층으로서는 예컨대 AlaGa1-aN층(0<a≤1) 위에 GaN층이 적층된 구성 등이 예시된다. 혹은, 버퍼층(2)은, 2개 또는 그 이상의 13족 원소(예컨대 Ga와 Al)를 포함하는 13족 질화물로 이루어지며 또한 각 원소의 존재 비율(몰분률)이 두께 방향에 있어서 변화되는 조성 경사 버퍼층으로서 마련되어 있어도 좋다. 버퍼층(2)은 50 nm∼1000 nm 정도의 두께로 형성된다. 또한, 본 실시형태에 있어서, 버퍼층(2)은, 소위 800℃ 미만의 저온에서 형성되는 소위 저온 버퍼층과는 달리, 채널층(3)이나 장벽층(4)의 형성 온도와 같은 정도의 온도에서 혹은 보다 높은 온도에서 형성되는 것이다.
또한, 본 실시형태에 따른 에피택셜 기판(10)에 있어서는, 자립 기판(1)에 도핑되어 이루어지는 Zn이 적어도 버퍼층(2)에까지 확산되어 있다. 이 점에 관해서는 후술한다.
채널층(3)은, 버퍼층(2) 위에 (인접) 형성되어 이루어지는 층이다. 채널층(3)은 50 nm∼5000 nm 정도의 두께로 형성된다. 또한, 장벽층(4)은 채널층(3)을 사이에 두고서 버퍼층(2)과는 반대쪽에 마련되어 이루어지는 층이다. 장벽층(4)은 2 nm∼40 nm 정도의 두께로 형성된다.
장벽층(4)은 도 1에 도시한 것과 같이 채널층(3)에 인접하여 형성되어도 좋으며, 이 경우, 양 층의 계면은 헤테로 접합 계면으로 된다. 혹은, 채널층(3)과 장벽층(4) 사이에 도시하지 않는 스페이서층이 마련되어도 좋고, 이 경우, 채널층(3)과 스페이서층의 계면에서부터 장벽층(4)과 스페이서층의 계면에 이르는 영역이 헤테로 접합 계면 영역으로 된다.
어느 경우나 채널층(3)이 GaN으로 형성되고, 장벽층(4)이 AlGaN(AlxGa1-xN, 0<x<1) 내지 InAlN(InyAl1-yN, 0<y<1)으로 형성되는 것이 적합한 일례이다. 단, 채널층(3)과 장벽층(4)의 조합은 이것에 한정되는 것은 아니다.
버퍼층(2), 채널층(3) 및 장벽층(4)의 형성은 예컨대 MOCVD법에 의해서 실현된다. MOCVD법에 의한 층 형성은, 예컨대 버퍼층(2) 및 채널층(3)이 GaN으로 형성되고, 장벽층(4)으로 형성되는 경우라면, Ga, Al에 관한 유기 금속(MO) 원료 가스(TMG, TMA)와, 암모니아 가스와, 수소 가스와, 질소 가스를 리액터 내에 공급할 수 있게 구성되어 이루어지는 공지된 MOCVD로를 이용하여, 리액터 내에 배치한 자립 기판(1)을 소정 온도로 가열하면서, 각 층에 대응한 유기 금속 원료 가스와 암모니아 가스의 기상 반응에 의해서 생성되는 GaN 결정이나 AlGaN 결정을 자립 기판(1) 상에 순차 퇴적시킴으로써 행할 수 있다.
소스 전극(5)과 드레인 전극(6)은 각각에 십수 nm∼백수십 nm 정도의 두께를 갖는 금속 전극이다. 소스 전극(5)과 드레인 전극(6)은 예컨대 Ti/Al/Ni/Au로 이루어지는 다층 전극으로서 형성되는 것이 적합하다. 소스 전극(5) 및 드레인 전극(6)은 장벽층(4)과의 사이에 오믹성 접촉을 갖는다. 소스 전극(5) 및 드레인 전극(6)은 진공 증착법과 포토리소그래피 프로세스에 의해 형성되는 것이 적합한 일례이다. 또한, 양 전극의 오믹성 접촉을 향상시키기 위해서, 전극 형성 후, 650℃∼1000℃ 사이의 소정 온도의 질소 가스 분위기 중에 있어서 수십초 동안의 열처리를 실시하는 것이 바람직하다.
게이트 전극(7)은 각각에 십수 nm∼백수십 nm 정도의 두께를 갖는 금속 전극이다. 게이트 전극(7)은 예컨대 Ni/Au로 이루어지는 다층 전극으로서 구성되는 것이 적합하다. 게이트 전극(7)은 장벽층(4)과의 사이에 쇼트키성 접촉을 갖는다. 게이트 전극(7)은 진공 증착법과 포토리소그래피 프로세스에 의해 형성되는 것이 적합한 일례이다.
<에피택셜 기판 및 HEMT 소자의 제작 방법>
(자립 기판의 제작)
우선, 플럭스법에 의한 자립 기판(1)의 제작 수순에 관해서 설명한다.
처음에, 제작하고 싶은 자립 기판(1)의 직경과 같은 정도의 직경을 갖는 c면 사파이어 기판을 준비하고, 그 표면에 450℃∼750℃의 온도에서 GaN 저온 버퍼층을 10 nm∼50 nm 정도의 두께로 성막하고, 그 후, 두께 1 ㎛∼10 ㎛ 정도의 GaN 박막을 1000℃∼1200℃의 온도에서 MOCVD법에 의해 성막하여, 종기판으로서 이용할 수 있는 MOCVD-GaN 템플릿을 얻는다.
이어서, 얻어진 MOCVD-GaN 템플릿을 종기판으로 하고, Na 플럭스법을 이용하여 Zn 도핑 GaN 단결정층을 형성한다.
구체적으로는, 우선 알루미나 도가니 내에 MOCVD-GaN 템플릿을 배치하고, 이어서 상기 알루미나 도가니 내에, 금속 Ga를 10 g∼60 g, 금속 Na를 15 g∼90 g, 금속 Zn을 0.4 g∼5 g, C를 10 mg∼500 mg 각각 충전한다.
이러한 알루미나 도가니를 가열로에 넣어, 로 내부 온도를 800℃∼950℃로 하고, 로 내부 압력을 3 MPa∼5 MPa로 하여, 20시간∼400시간 정도 가열하고, 그 후, 실온까지 냉각한다. 냉각 종료 후, 알루미나 도가니를 로 내에서 꺼낸다. 이상의 수순에 의해, 표면에 갈색의 GaN의 단결정층이 300 ㎛∼3000 ㎛의 두께로 퇴적된 MOCVD-GaN 템플릿을 얻을 수 있다.
이와 같이 하여 얻어진 GaN 단결정층을 다이아몬드 지립을 이용하여 연마하여 그 표면을 평탄화시킨다. 이에 따라, MOCVD-GaN 템플릿 위에 GaN 단결정층이 형성된 Flux-GaN 템플릿을 얻을 수 있다. 단, 연마는, Flux-GaN 템플릿에 있어서의 질화물층의 총 두께가 최종적으로 얻고 싶은 자립 기판(1)의 목적의 두께보다도 충분히 큰 값으로 유지되는 범위에서 행한다.
이어서, 레이저 리프트오프법에 의해 종기판 측으로부터 레이저광을 0.1 mm/초∼100 mm/초의 주사 속도로 주사하면서 조사함으로써, Flux-GaN 템플릿으로부터 종기판을 분리한다. 레이저광으로서는, 예컨대 파장 355 nm의 Nd:YAG의 3차 고조파를 이용하는 것이 적합하다. 이러한 경우, 펄스 폭은 1 ns∼1000 ns, 펄스 주기는 1 kHz∼200 kHz 정도면 된다. 조사할 때에는, 레이저광을 적절히 집광하여, 광 밀도를 조정하는 것이 바람직하다. 또한, 레이저광의 조사는, Flux-GaN 템플릿을 종기판과 반대쪽에서 30℃∼600℃ 정도의 온도로 가열하면서 행하는 것이 바람직하다.
종기판을 분리한 후, 얻어진 적층 구조체의 종기판으로부터 벗겨진 측의 면을 연마 처리한다. 이에 따라, Zn이 1×1018 cm-3 이상의 농도로 도핑된 GaN으로 이루어지는 자립 기판(1)을 얻을 수 있다.
(에피택셜 기판의 제작)
이어서, MOCVD법에 의한 에피택셜 기판(10)의 제작에 관해서 설명한다. 에피택셜 기판(10)은, 자립 기판(1)을 MOCVD로의 리액터 내에 마련된 서셉터 상에 배치한 상태에서 하기의 조건으로 버퍼층(2), 채널층(3) 및 장벽층(4)을 이 순서로 적층 형성함으로써 얻어진다. 단, 버퍼층(2)에 관해서는, 단일의 GaN 버퍼층, 또는 13족 원소로서 Ga 및 Al을 포함하는 다층 버퍼층 혹은 조성 경사 버퍼층을 형성하는 경우에 관해서 예시한다. 여기서, 형성 온도란 서셉터 가열 온도를 의미한다.
또한, 본 실시형태에 있어서, 15족/13족 가스의 비란, 13족(Ga, Al, In) 원료인 TMG(트리메틸갈륨), TMA(트리메틸알루미늄) 및 TMI(트리메틸인듐)의 총 공급량에 대한 15족(N) 원료인 암모니아의 공급량의 비(몰비)이다. 장벽층(4)을 AlGaN으로 형성하는 경우의 Al 원료 가스/13족 원료 가스의 비란, Al 원료의 공급량에 대한 13족(Ga, Al) 원료 전체의 공급량의 비(몰비)이고, 장벽층(4)을 InAlN으로 형성하는 경우의 Al 원료 가스/13족 원료 가스의 비란, In 원료의 공급량에 대한 13족(In, Al) 원료 전체의 공급량의 비(몰비)이다. 이와 함께, 원하는 장벽층(4)의 조성(Al 몰비 x 혹은 In 조성비 y)에 따라서 정해진다.
버퍼층(2):
형성 온도=1000℃∼1200℃;
리액터 내 압력=15 kPa∼105 kPa;
캐리어 가스=수소;
15족/13족 가스의 비=250∼10000;
Al 원료 가스/13족 원료 가스의 비=0(GaN 버퍼층의 경우);
Al 원료 가스/13족 원료 가스의 비=0∼1의 범위에서 두께 방향에 있어서의 위치에 따라서(다층 버퍼층 또는 조성 경사 버퍼층의 경우).
채널층(3):
형성 온도=1000℃∼1150℃;
리액터 내 압력=15 kPa∼105 kPa;
캐리어 가스=수소;
15족/13족 가스의 비=1000∼10000.
장벽층(4)(AlGaN으로 형성하는 경우):
형성 온도=1000℃∼1200℃;
리액터 내 압력=1 kPa∼30 kPa;
15족/13족 가스의 비=5000∼20000;
캐리어 가스=수소;
Al 원료 가스/13족 원료 가스의 비=0.1∼0.4.
장벽층(4)(InAlN으로 형성하는 경우):
형성 온도=700℃∼900℃;
리액터 내 압력=1 kPa∼30 kPa;
15족/13족 가스의 비=2000∼20000;
캐리어 가스=질소;
In 원료 가스/13족 원료 가스의 비=0.1∼0.9.
(HEMT 소자의 제작)
에피택셜 기판(10)을 이용한 HEMT 소자(20)의 제작은 공지된 기술을 적용함으로써 실현할 수 있다.
예컨대, 포토리소그래피 프로세스와 RIE법을 이용하여 개개의 소자의 경계가 되는 부위를 50 nm∼1000 nm 정도까지 에칭으로 제거하는 소자 분리 처리를 행한 후, 에피택셜 기판(10)의 표면(장벽층(4)의 표면)에 두께 50 nm∼500 nm의 SiO2막을 형성하고, 이어서 포토리소그래피를 이용하여 소스 전극(5) 및 드레인 전극(6)의 형성 예정 부위의 SiO2막을 에칭 제거함으로써 SiO2 패턴층을 얻는다.
이어서, 진공 증착법과 포토리소그래피 프로세스를 이용하여, 소스 전극(5) 및 드레인 전극(6)의 형성 예정 부위에 Ti/Al/Ni/Au로 이루어지는 금속 패턴을 형성함으로써 소스 전극(5) 및 드레인 전극(6)을 형성한다. 각각의 금속층의 두께는, 순차 5 nm∼50 nm, 40 nm∼400 nm, 4 nm∼40 nm 및 20 nm∼200 nm로 하는 것이 적합하다.
그 후, 소스 전극(5) 및 드레인 전극(6)의 오믹성을 양호한 것으로 하기 위해서, 600℃∼1000℃의 질소 가스 분위기 중에서 10초간∼1000초간의 열처리를 실시한다.
이어서, 포토리소그래피 프로세스를 이용하여, SiO2 패턴층으로부터 게이트 전극(7)의 형성 예정 부위의 SiO2막을 제거한다.
또한 진공 증착법과 포토리소그래피 프로세스를 이용하여, 게이트 전극(7)의 형성 예정 부위에, Ni/Au로 이루어지는 쇼트키성 금속 패턴을 형성함으로써 게이트 전극(7)을 형성한다. 각각의 금속층의 두께는 4 nm∼40 nm 및 20 nm∼200 nm으로 하는 것이 적합하다.
이상의 프로세스에 의해 HEMT 소자(20)를 얻을 수 있다.
<Si의 편재와 Zn의 확산>
상술한 것과 같은 수순 및 조건으로 제작한 HEMT 소자(20)에 있어서는, 자립 기판(1)과 버퍼층(2)으로 이루어지는 영역을 제1 영역이라 정의할때, 그 제1 영역의 일부에, Si가 1×1017 cm-3 이상의 농도로 포함되는 제2 영역을 갖는 것으로 되어 있다. Si는, HEMT 소자(20)의 제조 프로세스에 있어서, 특히 자립 기판(1)을 제작하여 그 자립 기판(1)에 버퍼층(2)을 인접 형성하는 프로세스에 있어서 의도적으로 함유시켜지는 것은 아니므로, 제2 영역에 있어서의 상술한 농도로 Si를 함유하는 것은, 상기 프로세스 도중에 외부로부터 받아들여진 Si가 HEMT 소자(20)의 형성 후 잔류한 것으로 추찰된다. 보다 상세하게는, 이러한 제2 영역은 자립 기판(1)과 버퍼층(2)의 계면을 포함하여 이루어진다. 단, 자립 기판(1)의 내부에는 형성되지 않는다.
아울러, 본 실시형태에 따른 HEMT 소자(20)에 있어서는, 자립 기판(1)에 도핑되어 이루어지는 Zn이 적어도 버퍼층(2)에까지 확산되고 있다. 더구나, Zn은 상술한 제2 영역의 전체 범위에 있어서 1×1017 cm-3 이상의 농도로 존재하고 있다(제2 영역에 있어서의 농도의 최소치가 1×1017 cm-3이도록 존재하고 있다).
본 실시형태에 따른 HEMT 소자(20)에 있어서는, 이러한 농도의 조건을 만족함으로써, 구동 시에 있어서의 누설 전류가 저감됨과 더불어 고내압(높은 소자 전압)이 실현된다.
한편, 제2 영역에 있어서의 Zn 농도의 최소치가 1×1017 cm-3 미만인 HEMT 소자에 있어서는, 누설 전류가 커지고 내압도 낮은 것이 확인되고 있다.
이것은, 외부로부터 받아들여지는 Si는 도너 원소로서 기능할 수 있는 것이며, 상술한 것과 같이 농도 조건을 만족시키는 Zn의 확산이 생기지 않는 경우에는, 이러한 기능에 의해서 드레인-소스 전류의 누설 패스가 되는 도전층이 HEMT 소자 내부에 형성되어, 핀치오프 특성의 저하나 내압의 저하 등이 생길 가능성이 있는 바, 제2 영역에 있어서의 농도의 최소치가 1×1017 cm-3이도록 Zn이 존재하는 경우에는, Zn의 존재에 의해서 Si의 도너 원소로서의 기능이 저해되고 있음에 의한 것으로 생각된다.
즉, 본 실시형태에 따르면, 구동 시에 있어서의 누설 전류가 저감됨과 더불어 내압(소자 전압)이 향상된 반도체 소자를 얻을 수 있다.
실시예
(실시예 1)
[플럭스법에 의한 Zn 도핑 GaN 단결정 기판의 제작]
직경 2 인치, 두께 0.43 mm의 c면 사파이어 기판의 표면에, 550℃에서 GaN 저온 버퍼층을 30 nm 성막하고, 그 후, 두께 3 ㎛의 GaN 박막을 1050℃에서 MOCVD법에 의해 성막하여, 종기판으로서 이용할 수 있는 MOCVD-GaN 템플릿을 얻었다.
얻어진 MOCVD-GaN 템플릿을 종기판으로 하고, Na 플럭스법을 이용하여 Zn 도핑 GaN 단결정층을 형성했다.
구체적으로는, 우선 알루미나 도가니 내에 MOCVD-GaN 템플릿을 배치하고, 이어서, 상기 알루미나 도가니 내에 금속 Ga를 30 g, 금속 Na를 45 g, 금속 아연을 1 g, 탄소를 100 mg 각각 충전했다. 이러한 알루미나 도가니를 가열로에 넣어, 로 내부 온도를 850℃로 하고, 로 내부 압력을 4.5 MPa로 하여 약 100시간 가열하고, 그 후 실온까지 냉각했다. 냉각 종료 후, 알루미나 도가니를 로 내에서 꺼내자 MOCVD-GaN 템플릿의 표면에는 갈색의 GaN의 단결정층이 약 1000 ㎛의 두께로 퇴적되어 있었다.
이와 같이 하여 얻어진 GaN 단결정층을 다이아몬드 지립을 이용하여 연마하여 그 표면을 평탄화시킴과 더불어, 기초 기판 위에 형성된 질화물층의 총 두께가 900 ㎛가 되도록 했다. 이에 따라, MOCVD-GaN 템플릿 위에 GaN 단결정층이 형성된 Flux-GaN 템플릿을 얻을 수 있었다. 또한, 이러한 Flux-GaN 템플릿을 육안으로 본 바, 크랙은 확인되지 않았다.
이어서, 레이저 리프트오프법에 의해 종기판의 측으로부터 레이저광을 30 mm/초의 주사 속도로 주사하면서 조사함으로써 Flux-GaN 템플릿으로부터 종기판을 분리했다. 레이저광으로서는 파장 355 nm의 Nd:YAG의 3차 고조파를 이용했다. 펄스 폭은 약 30 ns, 펄스 주기는 약 50 kHz로 했다. 조사할 때에는, 레이저광을 집광하여 약 20 ㎛ 직경의 원형 빔으로 함으로써, 광 밀도가 1.0 J/cm 정도가 되게 했다. 또한, 레이저광의 조사는, Flux-GaN 템플릿을 종기판과 반대쪽에서 50℃ 전후의 온도로 가열하면서 행했다.
종기판을 분리한 후, 얻어진 적층 구조체의 종기판으로부터 벗겨진 측의 면을 연마 처리함으로써, 총 두께 430 ㎛의 Zn 도핑 GaN 자립 기판을 얻었다.
얻어진 Zn 도핑 GaN 기판의 결정성을 X선 로킹 커브를 이용하여 평가했다. (0002)면 반사의 반치폭은 120초, (10-12)면 반사의 반치폭은 150초로 양호한 결정성을 보였다.
[MOCVD법에 의한 에피택셜 기판의 제작]
이어서, MOCVD법에 의해 에피택셜 기판을 제작했다. 구체적으로는, 이하의 조건에 따라서 버퍼층으로서의 GaN층, 채널층으로서의 GaN층, 장벽층으로서의 AlGaN층을 상기 Zn 도핑 GaN 기판 상에 이 순서로 적층 형성했다. 또한, 본 실시형태에 있어서, 15족/13족 가스의 비란, 13족(Ga, Al) 원료의 공급량에 대한 15족(N) 원료의 공급량의 비(몰비)이다. 또한, Al 원료 가스/13족 원료 가스의 비란, Al 원료의 공급량에 대한 13족(Ga, Al) 원료 전체의 공급량의 비(몰비)이다.
GaN 버퍼층:
형성 온도=1150℃;
리액터 내 압력=15 kPa;
15족/13족 가스의 비=1000;
두께=600 nm.
GaN 채널층:
형성 온도=1050℃;
리액터 내 압력=15 kPa;
15족/13족 가스의 비=1000;
두께=3000 nm.
AlGaN 장벽층:
형성 온도=1050℃;
리액터 내 압력=5 kPa;
15족/13족 가스의 비=12000;
Al 원료 가스/13족 원료 가스의 비=0.25;
두께=25 nm.
이상의 층이 형성된 후, 서셉터 온도를 실온 부근까지 내려, 리액터 내부를 대기압으로 복귀시킨 후, 제작된 에피택셜 기판을 꺼냈다.
[HEMT 소자의 제작]
이어서, 이 에피택셜 기판(10)을 이용하여 HEMT 소자(20)를 제작했다. 또한, HEMT 소자는, 게이트 폭이 100 ㎛, 소스-게이트 간격이 1 ㎛, 게이트-드레인 간격이 10 ㎛, 게이트 길이가 1 ㎛가 되도록 설계했다.
우선, 포토리소그래피 프로세스와 RIE법을 이용하여 각 소자의 경계가 되는 부위를 깊이 100 nm 정도까지 에칭 제거했다.
이어서, 에피택셜 기판 상에 두께 100 nm의 SiO2막을 형성하고, 이어서 포토리소그래피를 이용하여 소스 전극, 드레인 전극의 형성 예정 부위의 SiO2막을 에칭 제거함으로써 SiO2 패턴층을 얻었다.
이어서, 진공 증착법과 포토리소그래피 프로세스를 이용하여, 소스 전극, 드레인 전극의 형성 예정 부위에 Ti/Al/Ni/Au(각각의 막 두께는 25/200/20/100 nm)로 이루어지는 금속 패턴을 형성함으로써 소스 전극 및 드레인 전극을 형성했다. 이어서, 소스 전극 및 드레인 전극의 오믹성을 양호한 것으로 하기 위해서 825℃의 질소 가스 분위기 중에서 30초간의 열처리를 실시했다.
그 후, 포토리소그래피 프로세스를 이용하여, SiO2 패턴층으로부터 게이트 전극의 형성 예정 부위의 SiO2막을 제거했다.
또한 진공 증착법과 포토리소그래피 프로세스를 이용하여, 게이트 전극의 형성 예정 부위에, Ni/Au(각각의 막 두께는 20/100 nm)로 이루어지는 쇼트키성 금속 패턴을 형성함으로써 게이트 전극을 형성했다.
이상의 프로세스에 의해 HEMT 소자를 얻을 수 있었다.
[HEMT 소자의 SIMS 평가]
얻어진 HEMT 소자에 관해서, SIMS(이차 이온 질량 분석법)에 의해 깊이 방향의 원소 분석을 행하여, AlGaN 장벽층과 GaN 채널층과 GaN 버퍼층과 GaN 기판 각각에 있어서의 Zn 원소와 Si 원소의 농도를 조사했다.
도 2는 GaN 버퍼층과 GaN 기판의 계면 근방에서의 Zn 원소 및 Si 원소의 농도 프로파일을 도시한 도면이다. 도 2에 도시하는 결과로부터는 다음을 알 수 있다.
(1) GaN 기판에는 Zn 원소가 고농도(1×1019 cm-3)로 도핑되어 있다.
(2) GaN 기판과 GaN 버퍼층으로 이루어지는 제1 영역(RE1)이며 양 층의 계면 근방에는 Si 원소가 1×1017 cm-3 이상의 고농도로 존재하는 제2 영역(RE2)이 형성되어 있고, Si 원소의 피크 농도는 6×1018 cm-3이다.
(3) GaN 버퍼층 내에 있어서 Zn 농도는 Si 농도에 비해서 완만하게 감소하고 있다. 즉, GaN 버퍼층 내에 있어서, Zn 원소는 Si 원소보다도 현저히 확산되고 있다.
(4) 제2 영역(RE2)에 있어서의 Zn 농도의 최소치는 5.3×1017 cm-3(≥1×1017 cm-3)이다.
[HEMT 소자의 전기 특성 평가]
반도체 파라미터 애널라이저를 이용하여, HEMT 소자의 드레인 전류-드레인 전압 특성(Id-Vd 특성)을 DC 모드로 평가했다. 핀치오프의 임계치 전압은 Vg=-3 V였다.
핀치오프 시의 드레인 전류 누설량을 평가하기 위한 지표로서, 드레인 전압 Vd=10 V, 게이트 전압 Vg=-10 V 인가 시의 드레인 전류 IdVd=10 V·Vg=-10 V를 채용하는 것으로 하여, 본 실시예의 HEMT 소자에 관해서 이것을 구한 바, 3×10-7 A였다. IdVd=10 V·Vg=-10 V는 작을수록 바람직하고, 게이트 폭으로 규격화한 값에 관해서 IdVd=10 V·Vg=-10 V≤1×10-5 A/mm라면, 드레인 전류 누설량은 적다고 판정할 수 있는 바, 본 실시예의 HEMT 소자의 경우, 게이트 폭 100 ㎛로 규격화한 드레인 전류 누설량은 3×10-6 A/mm가 되기 때문에, 충분히 적다고 판정된다.
이어서 소자 내압을 측정했다. 소자 내압을 평가하기 위한 지표로서, 게이트전압 Vg=-10 V를 인가한 채로, 드레인 전압 Vd을 0 V에서부터 서서히 증가시켰을 때에, 드레인 전류 Id가 1×10-5 A(게이트 폭 100 ㎛로 규격화하면 1×10-4 A/mm)을 처음으로 넘는 드레인 전압 Vdb을 채용하는 것으로 하여, 본 실시예의 HEMT 소자에 관해서 이것을 구한 바, 850 V였다. Vdb는 클수록 바람직하며, Vdb≥300 V라면 소자 내압은 충분히 있다고 판정할 수 있으므로, 본 실시예의 HEMT 소자의 소자 내압은 매우 크다고 판정된다.
(비교예 1)
GaN 버퍼층의 성장 조건을 실시예 1과는 다른 이하의 조건으로 한 것 외에는 실시예 1과 같은 조건으로 HEMT 소자를 제작했다.
GaN 버퍼층:
형성 온도=1050℃;
리액터 내 압력=15 kPa;
15족/13족 가스의 비=1000;
두께=600 nm.
얻어진 HEMT 소자에 관해서, 실시예 1과 같은 조건으로 SIMS 측정을 행함으로써 얻은, GaN 버퍼층과 GaN 기판의 계면 근방의 Zn 원소, Si 원소의 농도 프로파일을 도 3에 도시한다. 도 3에 도시하는 결과로부터는 다음을 알 수 있다.
(1) 실시예 1과 마찬가지로 GaN 기판에는 Zn 원소가 고농도로 도핑되어 있다.
(2) 실시예 1과 마찬가지로 GaN 기판과 GaN 버퍼층으로 이루어지는 제1 영역(RE1)이며 양 층의 계면 근방에는 제2 영역(RE2)이 형성되어 있다.
(3) 실시예 1과는 달리, GaN 버퍼층 내에 있어서 Zn 농도는 Si 농도에 비해서 비교적 급격하게 감소하고 있다. 즉, GaN 버퍼층 내에 있어서의 Zn 원소의 확산은 Si 원소의 확산보다도 억제되고 있다.
(4) 제2 영역(RE2)에 있어서의 Zn 농도의 최소치는 1.7×1015 cm-3(<1×1017 cm-3)이다.
이러한 HEMT 소자에 관해서, 실시예 1과 같은 조건으로 IdVd=10 V·Vg=-10 V를 구한 바 8×10-5 A(게이트 폭 100 ㎛로 규격화하면 8×10-4 A/mm)으로 되었다. 즉, 드레인 전류 누설량은 크고, 본 비교예에 따른 HEMT 소자는 핀치오프 특성이 충분하지 않음을 알 수 있어다.
또한 실시예 1과 같은 조건으로 Vdb를 구한 바 100 V가 되어, 충분한 소자 내압을 얻을 수 없었다.
(실시예 2∼6, 비교예 2∼3)
GaN 버퍼층의 성장 조건(성장 온도, 리액터 내 압력, 15족/13족 가스의 비, 형성 두께) 등을 여러 가지로 다르게 한 것 외에는 실시예 1과 같은 조건으로 HEMT 소자를 제작하여, 얻어진 HEMT 소자에 관해서, SIMS 측정에 의해 깊이 방향으로의 Zn 농도 및 Si 농도의 분포를 구함과 더불어 IdVd=10 V·Vg=-10 V의 측정 및 Vdb의 측정을 행했다.
얻어진 결과의 일람을 실시예 1, 비교예 1의 결과와 더불어 표 1에 나타낸다.
Figure pct00001
표 1에 나타내는 것과 같이, 영역(RE2)에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3 이상이 되는 조건으로 제작한 실시예 1∼실시예 6의 경우에는, 드레인 전류 누설량이 작고(IdVd=10 V·Vg=-10 V≤1×10-5 A/mm), 또한, 소자 내압이 큰(Vdb≥300 V) HEMT 소자를 얻을 수 있었다. 한편, 영역(RE2)에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3 미만이 되는 조건으로 제작한 비교예 1∼비교예 3의 경우에는, 드레인 전류 누설량이 크며 또한 소자 내압이 작은 HEMT 소자밖에 얻지 못했다.
(실시예 7)
버퍼층(2) 및 채널층(3)의 성장 조건을 실시예 1과는 다른 이하의 조건으로 한 것 외에는 실시예 1과 같은 조건으로 에피택셜 기판(10)을 제작, 나아가서는 HEMT 소자(20)를 제작했다. 이 중, 버퍼층(2)을 형성함에 있어서는, 형성 조건을 제1 조건과 제2 조건의 2 단계로 설정하여, 형성 도중에 제1 조건에서 제2 조건으로 전환하도록 했다. 이것은, 버퍼층(2)이 AlaGa1-aN층(0<a≤1) 위에 GaN층이 적층된 다층 버퍼층, 혹은 Al 및 Ga의 두께 방향에 있어서의 존재 비율이 다른 조성 경사 버퍼층으로서 형성되는 것을 의도한 것이다. 또한, 버퍼층(2)의 총 두께가 110 nm가 되도록 했다.
버퍼층(제1 조건):
형성 온도=1050℃;
리액터 내 압력=5 kPa;
13족 원료 가스=Al 원료 및 Ga 원료;
15족/13족 가스의 비=2000;
Al 원료 가스/13족 원료 가스의 비=0.03;
성장 레이트=1 nm/초;
성장 시간=10초.
버퍼층(제2 조건):
형성 온도=1050℃;
리액터 내 압력=10 kPa;
13족 원료 가스=Ga 원료;
15족/13족 가스의 비=500;
성장 레이트=1 nm/초;
성장 시간=100초.
GaN 채널층:
형성 온도=1050℃;
리액터 내 압력=100 kPa;
15족/13족 가스의 비=2000;
두께=900 nm.
도 4는 얻어진 HEMT 소자에 관해서 실시예 1과 같은 조건으로 SIMS 측정에 의해 깊이 방향으로의 측정을 행함으로써 얻은, 장벽층(4)의 표면(상면)에서부터 깊이 방향에 있어서의 Zn 원소, Si 원소의 농도 프로파일 및 이러한 깊이 방향에 있어서의 Al 원소의 이차 이온 신호 프로파일(Al 원소의 이차 이온 계수 레이트의 깊이 방향 분포)을 도시한 도면이다. 도 4에 도시하는 결과로부터는 다음을 알 수 있다.
(1) GaN 기판에는 Zn 원소가 고농도로 도핑되어 있다.
(2) GaN 기판과 버퍼층으로 이루어지는 제1 영역(RE1)이며 양 층의 계면 근방에는 Si 원소가 1×1017 cm-3 이상의 고농도로 존재하는 제2 영역(RE2)이 형성되어 있고, Si 원소의 피크 농도는 3×1018 cm-3이다.
(3) Si 농도는 제2 영역(RE2)에 있어서 피크를 가지고, 채널층에 근접함에 따라서 급격히 감소하고 있는 데 대하여, 버퍼층에서부터 채널층에 이르기까지의 Zn 농도의 감소는 완만하다. 즉, Zn 원소는 Si 원소보다도 현저히 확산되고 있다. 구체적으로는, Zn 원소는, 채널층에 있어서 버퍼층과의 계면(제1 영역(RE1)과의 계면)에서부터 200∼250 nm의 범위에까지 확산되고 있다.
(4) 제2 영역(RE2)에 있어서의 Zn 농도의 최소치는 5.3×1017 cm-3(≥1×1017 cm-3)이다.
(5) Al 원소는, 버퍼층 전체의 목표 두께인 110 nm보다도 넓은 범위에서 존재하고 있고, 이 범위에는 GaN 기판의 일부도 포함되어 있다.
이러한 HEMT 소자에 관해서, 실시예 1과 같은 조건으로 IdVd=10 V·Vg=-10 V를 구한 바, 8×10-8 A(게이트 폭 100 ㎛로 규격화하면 8×10-7 A/mm)였다. 즉, 드레인 전류 누설량은 작고, 본 실시예에 따른 HEMT 소자는 양호한 핀치오프 특성을 갖고 있는 것을 알 수 있었다.
또한 실시예 1과 같은 조건으로 Vdb를 구한 바 1200 V가 되어, 충분한 소자 내압을 얻을 수 있었다.
(실시예 8)
버퍼층(2) 및 채널층(3)의 성장 조건을 실시예 7과는 다른 이하의 조건으로 한 것 외에는 실시예 7와 같은 조건으로 HEMT 소자(20)를 제작했다. 즉, 본 실시예에서도, 버퍼층(2)을 형성함에 있어서는, 형성 조건을 제1 조건과 제2 조건의 2 단계로 설정하여, 형성 도중에 제1 조건에서 제2 조건으로 전환하도록 했다. 또한, 버퍼층(2)의 총 두께가 350 nm가 되도록 했다.
버퍼층(제1 조건):
형성 온도=1050℃;
리액터 내 압력=5 kPa;
13족 원료 가스=Al 원료 및 Ga 원료;
15족/13족 가스의 비=2000;
Al 원료 가스/13족 원료 가스의 비=0.01;
성장 레이트=1 nm/초;
성장 시간=50초.
버퍼층(제2 조건):
형성 온도=1050℃;
리액터 내 압력=10 kPa;
15족/13족 가스의 비=500;
성장 레이트=1 nm/초;
성장 시간=300초.
GaN 채널층:
형성 온도=1050℃;
리액터 내 압력=100 kPa;
15족/13족 가스의 비=2000;
두께=1700 nm.
얻어진 HEMT 소자에 관해서, 실시예 1과 같은 조건으로 SIMS 측정을 행함으로써 얻은, 장벽층(4)의 표면(상면)에서부터 깊이 방향에 있어서의 Zn 원소, Si 원소의 농도 프로파일 및 이러한 깊이 방향에 있어서의 Al 원소의 이차 이온 신호 프로파일로부터 다음을 알 수 있었다.
(1) GaN 기판에는 Zn 원소가 고농도(1×1019 cm-3)로 도핑되어 있다.
(2) GaN 기판과 버퍼층으로 이루어지는 제1 영역(RE1)이며 양 층의 계면 근방에는 Si 원소가 1×1017 cm-3 이상의 고농도로 존재하는 제2 영역(RE2)이 형성되어 있고, Si 원소의 피크 농도는 4×1018 cm-3이다.
(3) Si 농도는 제2 영역(RE2)에 있어서 피크를 가지고, 채널층에 근접함에 따라서 급격히 감소하고 있는 데 대하여, 버퍼층에서부터 채널층에 이르기까지의 Zn 농도의 감소는 완만하다. 즉, Zn 원소는 Si 원소보다도 현저히 확산되고 있다.
(4) 제2 영역(RE2)에 있어서의 Zn 농도의 최소치는 8.2×1017 cm-3(≥1×1017 cm-3)이다.
(5) Al 원소는, 버퍼층 전체의 목표 두께인 350 nm보다도 넓은 범위에서 존재하고 있고, 이 범위에는 GaN 기판의 일부도 포함되어 있다.
이러한 HEMT 소자에 관해서, 실시예 1과 같은 조건으로 IdVd=10 V·Vg=-10 V를 구한 바 2×10-7 A(게이트 폭 100 ㎛로 규격화하면 2×10-6 A/mm)였다. 즉, 드레인 전류 누설량은 작고, 본 실시예에 따른 HEMT 소자는 양호한 핀치오프 특성을 갖고 있는 것을 알 수 있었다.
또한 실시예 1과 같은 조건으로 Vdb를 구한 바 1050 V가 되어, 충분한 소자 내압을 얻을 수 있었다.

Claims (13)

  1. 반도체 소자용 에피택셜 기판에 있어서,
    Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과,
    상기 자립 기판에 인접하여 이루어지고, 13족 질화물로 이루어지는 버퍼층과,
    상기 버퍼층에 인접하여 이루어지고, 13족 질화물로 이루어지는 채널층과,
    상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지고, 13족 질화물로 이루어지는 장벽층을 포함하고,
    상기 자립 기판과 상기 버퍼층으로 이루어지는 제1 영역의 일부는 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이고, 상기 제2 영역에 있어서의 Zn의 농도의 최소치는 1×1017 cm-3인 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  2. 제1항에 있어서, 상기 제2 영역은 상기 제1 영역에 있어서 상기 자립 기판과 상기 버퍼층의 계면을 포함하여 존재하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  3. 제1항 또는 제2항에 있어서, 상기 버퍼층은 GaN으로 이루어지고,
    상기 채널층은 GaN으로 이루어지고,
    상기 장벽층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  4. 제1항 또는 제2항에 있어서, 상기 버퍼층은 상이한 조성의 2개 이상의 13족 질화물층이 적층된 다층 버퍼층, 혹은 2개 또는 그 이상의 13족 원소를 포함하는 13족 질화물로 이루어지며 또한 13족 원소의 존재 비율이 두께 방향에 있어서 변화되는 조성 경사 버퍼층이고,
    상기 채널층은 GaN으로 이루어지고,
    상기 장벽층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  5. 반도체 소자에 있어서,
    Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과,
    상기 자립 기판에 인접하여 이루어지고, 13족 질화물로 이루어지는 버퍼층과,
    상기 버퍼층에 인접하여 이루어지고, 13족 질화물로 이루어지는 채널층과,
    상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지고, 13족 질화물로 이루어지는 장벽층과,
    상기 장벽층 위에 마련되어 이루어지는 게이트 전극, 소스 전극, 및 드레인 전극을 포함하고,
    상기 자립 기판과 상기 버퍼층으로 이루어지는 제1 영역의 일부는 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이고, 상기 제2 영역에 있어서의 Zn의 농도의 최소치는 1×1017 cm-3인 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제2 영역은 상기 제1 영역에 있어서 상기 자립 기판과 상기 버퍼층의 계면을 포함하여 존재하는 것을 특징으로 하는 반도체 소자.
  7. 제5항 또는 제6항에 있어서, 상기 버퍼층은 GaN으로 이루어지고,
    상기 채널층은 GaN으로 이루어지고,
    상기 장벽층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제5항 또는 제6항에 있어서, 상기 버퍼층은 상이한 조성의 2개 이상의 13족 질화물층이 적층된 다층 버퍼층, 혹은 2개 또는 그 이상의 13족 원소를 포함하는 13족 질화물로 이루어지며 또한 13족 원소의 존재 비율이 두께 방향에 있어서 변화되는 조성 경사 버퍼층이고,
    상기 채널층은 GaN으로 이루어지고,
    상기 장벽층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 반도체 소자용의 에피택셜 기판을 제조하는 방법으로서,
    a) Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판을 준비하는 준비 공정과,
    b) 상기 자립 기판에 인접시켜, 13족 질화물로 이루어지는 버퍼층을 형성하는 버퍼층 형성 공정과,
    c) 상기 버퍼층에 인접시켜, 13족 질화물로 이루어지는 채널층을 형성하는 채널층 공정과,
    d) 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽의 위치에, 13족 질화물로 이루어지는 장벽층을 형성하는 장벽층 형성 공정을 포함하고,
    상기 준비 공정에서 준비한 상기 자립 기판에 상기 버퍼층 형성 공정의 완료까지의 사이에 외부로부터 받아들여진 Si에 의해서 상기 자립 기판과 상기 버퍼층으로 이루어지는 제1 영역의 일부에 Si를 1×1017 cm-3 이상의 농도로 포함하는 제2 영역이 형성되고,
    상기 버퍼층 형성 공정에서는, 상기 자립 기판으로부터 Zn의 확산을 생기게함으로써, 상기 제2 영역에 있어서의 Zn의 농도의 최소치가 1×1017 cm-3이 되도록 상기 버퍼층을 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  10. 제9항에 있어서, 상기 제2 영역은 상기 제1 영역에 있어서 상기 자립 기판과 상기 버퍼층의 계면을 포함하여 존재하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  11. 제9항 또는 제10항에 있어서, 상기 자립 기판은 플럭스법으로 제작되는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 버퍼층은 GaN으로 형성되고,
    상기 채널층은 GaN으로 형성되고,
    상기 장벽층은 AlGaN으로 형성되는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 버퍼층은 상이한 조성의 2개 이상의 13족 질화물층이 적층된 다층 버퍼층, 혹은 2개 또는 그 이상의 13족 원소를 포함하는 13족 질화물로 이루어지며 또한 13족 원소의 존재 비율이 두께 방향에 있어서 변화되는 조성 경사 버퍼층으로 형성되고,
    상기 채널층은 GaN으로 형성되고,
    상기 장벽층은 AlGaN으로 형성되는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
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