KR101556089B1 - Soi(001) 기판 상에 반도체 에피층 성장방법 - Google Patents

Soi(001) 기판 상에 반도체 에피층 성장방법 Download PDF

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Abstract

본 발명은 SOI 기판 상에 고품위의 반도체 에피층을 형성하는 방법에 관한 것으로서, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어진 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법을 기술적 요지로 한다. 이에 의해, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 반도체 소자를 제공할 수 있으며, 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있어 소자의 제조가 용이한 이점이 있다.

Description

SOI(001) 기판 상에 반도체 에피층 성장방법{manufacturing method of semiconductor epi-layer on SOI(001) substrate}
본 발명은 SOI 기판 상에 고품위의 반도체 에피층을 형성하는 방법에 관한 것으로서, 특히 부가적인 절연물 증착 공정없이 SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 고품위의 SOI(001) 기판 상에 반도체 에피층 성장방법에 관한 것이다.
일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 화합물 반도체 센서, 태양전지, LED 등이 있다.
일반적으로 반도체 소자는 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시키는 구조로 형성되어 있다.
이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자는 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.
그러나, Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 결함, 특히 관통전위(threading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되고 있다.
이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 버퍼층을 형성하거나, 웨이퍼 본딩 등의 방법을 도입하는 등 많은 접근이 있어 왔다.
버퍼층 형성의 경우엔 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 SOI 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.
최근에는 이러한 관통전위 결함을 해소하기 위해 Aspect Ratio Trapping(이하에서는 "ART"라고 한다) 기술에 대한 연구가 진행되고 있다. 일반적으로 관통전위는 물질의 격자 내부의 특정 방향으로 전위되는데, ART 기술은 산화막 측벽에서 관통전위를 고정시킴으로서 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 얻고자 하는 것이다.
ART 기술은 도 1에 도시된 바와 같이, Si 기판 상에 SiO2 또는 SiNx와 같은 산화막을 증착하고, 패터닝 후 에칭하여 오픈된 트렌치(trench)를 형성한 후(도 1(a)), 상기 트렌치 및 산화막 상측에 화합물 반도체를 선택적으로 성장시켜(도 1(b)), 계면에서 발생하는 결함들을 트렌치 측벽 내부에 트랩시켜 상층부에 결함이 없는(defect free) 영역을 얻는 것이다.
일반적으로, Si(001) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 Si(001) 계면으로부터 대략 54.7°각도(111)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 멈추게 되는 것이다(trap).
도 2는 종래의 ART 기술을 이용한 결함이 없는(defect free) 에피층 성장을 통해 제조된 반도체 소자에 관한 것(US7799592)으로서, 큐빅(cubic) 결정 구조를 가지는 Si(001) 기판 상에 큐빅 구조를 가진 화합물 반도체 또는 Ge 에피 성장 시 격자불일치에 의해 발생하는 결함(특히, 관통전위 결함)은 Si(001)면과 54.7°의 경사를 가지는 (111)면을 따라 전파되어 측벽의 STI에 트랩되는 형상을 이용하는 것이며, 이후에 성장되는 에피층(S3)은 결함이 없는 에피층을 성장시키게 되는 것이다.
그러나, 종래의 이러한 ART 기술은 오픈된 트렌치의 폭과 트렌치 측벽의 높이(산화막의 높이)의 비율에 따라 얻을 수 있는 결함이 없는(defect free) 영역의 면적이 달라지게 된다.
따라서, 넓은 면적의 관통전위가 없는 화합물 반도체 영역을 얻기 위해서는, 도 3에 도시된 바와 같이, 트렌치 측벽, SiO2와 같은 산화막의 높이가 매우 높아져야 하는데, 이러한 패턴 형성은 공정상 매우 어렵다. 즉, Si 기판 상에서의 소자와 ART 부위의 소자의 높이 차로 인하여 동시에 소자 제조 구현이 어려운 단점이 있다.
일반적으로, Logic 소자의 경우, multi-VT 소자를 사용하므로, 화합물 반도체 트랜지스터와 기존의 Si 트랜지스터의 동일 기판에서의 제조가 필요하게 되는데, 이러한 점은 기판(Si)에서의 높이가 매우 중요하게 작용하게 된다.
따라서, Si 기판 상에 SiO2의 높이를 낮출 필요성이 있으나, 종래에는 이러한 방안이 전무한 상태였다.
또한, SiO2의 높이보다 높게 Ⅲ-Ⅴ화합물 반도체를 성장시키게 되면(overgrowth), 트렌치 영역에서의 결함은 해소되나, 각 트렌치에서 성장한 Ⅲ-Ⅴ화합물 반도체 물질들이 만나면서 계면을 형성하게 되는데, 이는 또 다른 결함(예를 들면, 트윈(twin))을 발생시키게 된다(도 1(c)).
따라서, 기존의 ART 패턴의 폭에 해당되는 영역에서만 고품질의 Ⅲ-Ⅴ화합물 반도체를 얻을 수 있으므로, 기존의 ART 기술은 고품질이면서 대면적 반도체 소자를 얻는 데는 현실적으로 어려운 단점이 있다.
Tri-gate field-effect transistors formed by aspect ratio trapping(출원번호 : US7799592). Reduction of edge effects from aspect ratio trapping(출원번호 : US 12/495,161).
본 발명은 상기 문제점을 해결하기 위한 것으로서, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 고품위의 SOI(001) 기판 상에 반도체 에피층 성장방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어진 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법을 기술적 요지로 한다.
또한, 상기 AART패턴은, KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것이 바람직하다.
또한, 상기 제 6단계 이후에, CMP 공정을 수행하여 상부 실리콘층을 제거할 수도 있며, 상기 상부 실리콘층을 제거한 후, 습식 식각 공정을 통해 돌출된 형태의 에피층이 나타나도록 형성할 수도 있다.
여기에서, 상기 ART패턴은, 트렌치 또는 홀 형태로 형성되는 것이 바람직하다.
또한, 상기 SOI 기판에서의 절연물은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것이 바람직하다.
또한, 상기 제6단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것이 바람직하다.
또한, 상기 제6단계는, 상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것이 바람직하다.
한편, 상기 반도체는, 실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질을 사용하는 것이 바람직하다.
본 발명은, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 제공하는 효과가 있다.
또한, 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴에 의하여, 반도체 에피층 성장 시, 부가적인 절연물 증착 공정이 필요없게 되어, 기존의 실리콘(001)면이 노출된 ART패턴 상에서의 에피층 성장시보다 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있는 효과가 있다.
또한, 이에 의해 SOI 기판 상에서의 소자와 ART패턴 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, SOI(001) 기판 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이한 효과가 있다.
따라서, 본 발명은 결함이 최소화된 고품위의 반도체 소자를 얻을 수 있으며, 이는 광소자 또는 전자소자와 같은 반도체 소자에 널리 활용될 것으로 기대된다.
도 1 및 도 2 - 종래의 ART 기술에 따른 반도체 소자의 제작방법에 대한 모식도.
도 3 - 종래의 SOI 기판을 이용한 ART기술에 대한 모식도.
도 4 - 본 발명의 일실시예에 따른 측면 모식도.
도 5 - 본 발명의 일실시예에 따른 정면 모식도.
도 6 - 본 발명의 다른 실리예에 따른 측면 모식도.
본 발명은 SOI 기판 상에 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 부가적인 절연물 증착 공정없이 SOI 기판 상에 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 형성하는 방법에 관한 것이다.
구체적으로는, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에서의 SOI 기판 상에 성장되는 에피층은 실리콘과 동일한 결정구조인 다이아몬드 구조를 갖는 Ge, Ge-Si와 같은 반도체 물질을 사용하거나, Zinc Blende 구조를 가지는 모든 화합물 반도체를 사용할 수 있다. 화합물 반도체의 경우에는 주로 주기율표 상의 3족과 5족 원소가 포함된 Ⅲ-Ⅴ화합물 반도체를 이용하며, 예를 들어 GaP, GaAs, InAS, AlAs, InP, InSb, AlSb 등과 같은 화합물을 사용할 수 있다.
이러한 반도체를 이용한 본 발명에 따른 반도체 소자는 SOI 기판(001) 상에 ART패턴에 의한 트렌치(trench) 또는 홀(hole)을 형성하고, 상기 ART패턴과 그 하부에 형성된 AART패턴으로 이루어진 트랩핑 패턴 영역 상측에 상기의 반도체를 에피텍셜(epitaxial)하게 성장시킨 에피층을 형성하는 것이다.
여기에서, 상기 반도체 소자는 FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED, 평판MOSFET(planar MOSFET) 등에 사용된다.
먼저, 본 발명에 따른 SOI 기판은 일반적인 반도체 소자 제조 공정시 사용되는 SOI 기판을 사용하는 것으로 하부 실리콘층과 상부 실리콘층 사이에 절연물(insulator)이 형성된 것으로, 실리콘층은 모두 (001) 면방향으로 성장 또는 폴리싱된 것을 준비한다.
일반적으로, ART(Aspect Ratio Trapping) 기술은 SOI(001) 기판 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 실리콘(001) 계면으로부터 대략 54.7°각도((111) 방향)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 효율적으로 트랩(trap)되도록 하는 것으로, 본 발명이 기본 개념은 여기에서부터 출발한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도 4는 본 발명의 일실시예에 따른 측면 모식도이고, 도 5는 본 발명의 일실시예에 따른 정면 모식도이며, 도 6은 본 발명의 다른 실시예에 따른 측면 모식도이다.
본 발명의 일실시예로 도 4 및 도 5에 도시된 바와 같이, SOI(상부 실리콘층(130)/절연물(120)/하부 실리콘층(110)) 기판(100) 상에 반도체 에피층(600)을 성장하는 방법에 있어서, SOI(001) 기판(100) 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층(130)을 제거하는 제1단계와, 상기 상부 실리콘층(130)을 제거하고 그 상층에 보호막(200)을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층(110)의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴(400) 하부에 습식 식각을 통해 하부 실리콘층(110)의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물(120) 하측에 상기 하부 실리콘층(110)의 (111)면의 노출이 진행됨에 따른 절연물(120)과 하부 실리콘층(110)과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴(400) 영역과 AART패턴(500) 영역 상측으로 반도체층(600)을 성장시키는 제6단계를 포함하여 이루어진다.
먼저, 상기 제1단계는 SOI(001) 기판(100) 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층(130)을 제거하는 것이다.
상기 SOI(001) 기판(100)에서 상부 실리콘층을 에피 성장이 필요한 부위에 패터닝하기 위해서 포토리소그래피법 및 건식식각 공정을 통해 상부 실리콘층(130)을 제거한다.
그리고, 상기 제2단계로 상기 상부 실리콘층(130)을 제거하고, 그 상층에 보호막(200)을 증착한다. 상기 보호막(200)은 SiO2나 SiNx 등과 같은 물질을 사용한다. 상기 제2단계는 SOI 기판(100)을 전체 다 사용하고자 하는 경우나 반도체 소자 모듈의 크기에 따라 필요하지 않을 수도 있다.
그리고, 제3단계로 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층(110)(001)의 일부 영역이 노출되는 ART패턴(400)을 형성하는 것이다.
여기에서, ART패턴(400)은 트렌치 또는 홀 형태로 형성되며, 포토리소그래피법 및 식각 공정을 이용한 패터닝을 통해 에피 성장이 필요한 부위를 오픈(open)하여 하부 실리콘층(110)의 (001)면이 노출되도록 하는 것이다.
본 발명은 기존의 ART패턴(400)의 형성을 위한 절연물을 별도로 형성하지 않고, SOI 기판(100) 내에 포함된 중간 절연물(120)을 이용하여 ART패턴(400)을 형성하므로, 부가적인 절연물 형성을 위한 공정이 필요없게 되고, SOI 기판(100) 내의 소자 형성을 위한 절연물층의 두께를 감소시킬 수 있으며, 이에 의해 상부 실리콘층(130) 위의 구조물 높이를 낮출 수 있어, 상부 실리콘층(130) 상에서의 소자와 ART 부위의 소자의 높이 차가 줄어들게 되어, 동시에 소자 제조의 구현이 가능하게 된다.
상기 SOI에 포함되는 절연물(120)은 SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질이 이용된다.
그리고, 상기 하부 실리콘층(110)의 (001)면의 일부 영역을 노출시키는 형태로 형성되며, 구체적으로는 도 5에 도시한 바와 같이 트렌치(trench)(도 5(a)) 또는 홀(hole)(도 5(b)) 형태로 형성되게 된다.
그 다음, 상기 ART패턴(400) 하부에 습식 식각을 통해 하부 실리콘층(110)의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping)패턴을 형성하는 것으로서, 구체적으로는 KOH 또는 TMAH(Tetramethylammonium hydroxide)에 의한 습식 식각을 통해 형성한다.
즉, ART패턴(400) 이외의 노출된 실리콘을 식각하게 되는데, 실리콘의 선택 식각 및 실리콘 이방성 식각 특성을 이용한 습식 식각을 통해 실리콘(111)면이 노출되게 되는 것이다.
그리고, 하부 실리콘층(110)과 절연물(120)의 선택식각비율이 높은 KOH 또는 TMAH를 이용하여 노출된 실리콘을 식각할 경우 식각율이 가장 낮은 실리콘(111)면으로 끝나는 면이 노출되며 또한 실리콘의 측면으로의 식각으로 인하여 절연물(120) 하측에 절연물(120)과 하부 실리콘층(110)과의 계면 상에 언더컷(undercut)이 형성되게 된다.
이러한 습식 식각 과정에 의해 상기 절연물(120) 하측에는 상기 실리콘(111)면의 노출이 진행됨에 따른 절연물(120) 언더컷이 형성되게 되어, 트랩핑 패턴은 상기 ART패턴(400)과 합쳐져서 화살표 패턴으로 이루게 된다.
이러한, 상기 ART패턴(400) 및 AART패턴(500)으로 이루어진 트랩핑 패턴은 단수 또는 복수의 형태로 반복 형성될 수 있으며, 이는 SOI(001) 기판(100)의 크기에 따라 또는 최종 제작하고자 하는 반도체 소자에 따라 크기 및 갯수를 달리하여 형성할 수 있는 것이다.
상기 트랩핑 패턴이 단수로 형성된 경우에는 그 자체에 하나의 소자를 형성하여 제공하거나, 이를 에칭하여 복수의 소자를 제작하여 제공할 수도 있다.
예를 들어 FinFET 소자를 제작하고자 하는 경우, 화합물 반도체층을 에칭하여 일반적인 FinFET 소자(etched FinFET)로 제작할 수 있으며, 패턴당 하나의 Fin을 형성하여 FinFET 소자(replacement FinFET)를 제작할 수도 있다. 즉, 단일 소자로의 제작도 가능하다.
또한, 결함이 없는 기판 상층에 LED 어레이(array), 태양전지 어레이, 이미지 센서용 포토 디텍터 어레이(photo detector array) 등을 형성하여 제공할 수도 있다.
그 다음, 상기 AART패턴(500)에 따른 절연물(120) 하측에 언더컷을 형성한 후, 노출된 상기 ART패턴(400) 영역과 AART패턴(500) 영역 상측으로 반도체층(600)을 성장시키게 된다. 즉, 상기 트랩핑 영역에서는 실리콘(111)면 상으로 반도체층(600)을 성장시키게 된다.
상기 반도체층은 일반적인 증착 공정에 의하며, 본 발명에서는 MOCVD 방법을 이용하여 증착하게 되며, 노출된 하부 실리콘층(110)의 (111)면에서만 성장하는 부분 성장 방법을 이용하여 Ⅲ-Ⅴ화합물 또는 Ge의 반도체 에피층(600) 성장을 ART패턴(트렌치 또는 홀)(400) 상부까지 에피탁셜하게 성장하게 된다.
여기에서, 상기 반도체층(600)은 AART패턴(500) 영역에서 하부 실리콘층(110)의 (111)면 방향으로 먼저 성장이 되게 된다. 이 경우 에피 성장 시 (111)면 상에서 성장되는 반도체 에피층(600)이 격자상수 차에 의해 발생하는 응력을 해소하기 위하여 성장된 에피층(600)의 (111)면을 통하여 발생하는 twin, stacking faults, misfit dislocation에 의해 발생하는 관통전위(threading dislocation)의 (111)면을 통한 전파를 언더컷 부위에서 트랩핑하도록 하는 것이다.
이러한 방법을 통하여 반도체 에피층(600) 성장 시, 기존의 실리콘(001)면이 노출된 ART패턴(400) 상에서의 반도체 에피층(600) 성장시보다 무결점 반도체 에피층(600)을 더욱 낮은 두께에서 얻을 수 있는 장점이 있다.
즉, 실리콘(001)이 노출된 기존의 ART방식을 적용할 경우, 트랩핑을 위한 높은 높이의 구조가 필요하나, 본 발명에 따르면 구조물의 높이와 상관없이 언더컷의 길이를 조절(습식 식각 깊이)함으로써, 발생하는 결함을 언더컷을 통하여 대부분 트랩핑함으로써, 구조물의 높이를 줄일 수 있게 되는 것이다.
또한, 이러한 언더컷 형성은 SOI 기판(100) 상에서의 소자와 ART패턴(400) 부위에서의 소자의 높이 차를 더욱 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, SOI(001) 기판(100) 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이하게 된다.
발생된 결함이 100% 언더컷을 통하여 트랩되지 않더라도, 언더컷을 이용함으로써 적어도 실리콘(001) 면에 성장되는 것 보다는 적은 밀도의 결함이 상부로 전파되게 되는 것이다.
한편, 상기 반도체층(600)을 성장시키는 경우, 반도체층(600)이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정을 더 수행하여, 그 상층에 반도체 소자의 목적에 맞는 물질들을 성장시키게 된다.
이렇게 평탄화 공정이 완료되게 되면, 도 6의 (a)와 같은 형태의 반도체 에피층(600)이 형성되게 되며, 상부 실리콘층(001)(130)과 성장된 반도체 에피층(600)의 높이가 같게 되어, 추후 소자 제조 공정이 용이하게 된다.
또한, 상기 반도체의 성장 시, 성장 조건을 잘 선택하여 과성장된 부분을 표면에너지가 가장 낮은 면인 (111)면으로 끝나게 성장한 후, 상기의 평탄화 공정을 수행하여 상기 ART패턴(400) 상에 반도체의 일정 부위가 잔존하도록 하여 다음 공정 시 사용할 수 있도록 한다.
여기에서, 도 6의 (a)에서 평탄화 공정을 더 진행하여 SOI 기판(100)의 상부 실리콘층(130)이 완전히 제거된 형태로도 실시할 수 있으며(도 6(b)), SOI 기판(100)의 절연물(120)을 습식 식각으로 진행 후 돌출된 형태의 반도체 에피층(600)이 나타나도록 실시할 수 있다(도 6(c)).
이와 같이, 본 발명은 SOI 기판 상에 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 제공하는 것이다.
이러한 방법을 통하여 에피층 성장 시, 부가적인 절연물 증착 공정이 필요없게 되어, 공정이 간단해지며, 기존의 실리콘(001)면이 노출된 ART패턴 상에서의 에피층 성장시보다 무결점 에피층을 더욱 낮은 두께에서 얻을 수 있는 장점이 있다.
또한, SOI 기판 상에서의 소자와 ART패턴 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, SOI(001) 기판 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이하게 된다.
이에 의해 결함이 최소화된 고품위의 반도체 소자를 얻을 수 있으며, 이는 광소자 또는 전자소자와 같은 반도체 소자에 널리 활용될 것으로 기대된다.
100 : SOI 기판 또는 SOI(001) 기판
110 : 하부 실리콘층 120 : 절연물
130 : 상부 실리콘층 200 : 보호막
400 : ART패턴 500 : AART패턴
600 : 반도체층 또는 반도체 에피층

Claims (9)

  1. SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서,
    SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계;
    상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계;
    에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계;
    상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계;
    상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계; 및
    상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계;를 포함하여 이루어진 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  2. 제 1항에 있어서, 상기 AART패턴은,
    KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  3. 제 1항에 있어서, 제 6단계 이후에,
    CMP 공정을 수행하여 상부 실리콘층을 제거하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  4. 제 3항에 있어서, 상기 상부 실리콘층을 제거한 후,
    습식 식각 공정을 통해 돌출된 형태의 에피층이 나타나도록 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  5. 제 1항 내지 제 4항 중의 어느 한 항에 있어서, 상기 ART패턴은,
    트렌치 또는 홀 형태로 형성되는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  6. 제 1항에 있어서, 상기 절연물은,
    SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  7. 제 1항에 있어서, 상기 제6단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  8. 제 1항에 있어서, 상기 제6단계는,
    상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
  9. 제 1항에 있어서, 상기 반도체는,
    실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질인 것을 특징으로 하는 SOI(001) 기판 상에 반도체 에피층 성장방법.
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