JP4450202B2 - 半導体の製造方法 - Google Patents

Description

本発明は、III族窒化物系化合物半導体を結晶成長させることにより半導体結晶を得る半導体の製造方法に関する。
この製造方法は、半導体結晶の転位密度の抑制と同時に、半導体結晶の製造コストの抑制に効果がある。

上面がマスクされた半導体層のエッチング後の露出面である側壁断面を結晶成長核とした横方向の結晶成長を促すことにより、転位密度の低い半導体結晶を得る方法としては、例えば下記の特許文献１や特許文献２に記載されている方法が公知である。これらの従来の方法では、マスク工程を実施する前に行うべき第１の結晶成長工程と、選択的なエッチング処理によるエッチング工程を実施した後に行うべき第２の結晶成長工程の少なくとも二回に渡って、半導体の結晶成長工程を実行する必要がある。
特開２００１−１８５４９３ 特開２００１−１９６６９９

しかしながら、結晶成長工程では、それを実行するための各種の結晶成長条件をそれぞれ全て整えるのに例えば時間やエネルギーや材料などに関して大きなコストが各工程ごとに掛かるため、それらの結晶成長工程を複数の工程に分離して、その間に昇降温や排気などをその都度繰り返すことは、少なくともコスト面において必ずしも有利な方法とは言えない。

例えば、上記の従来技術の場合、選択的なエッチング処理を実施するために、半導体ウェハを結晶成長炉内から一旦取り出す必要があり、その際の半導体ウェハの降温は不可避となる。そのため、第２の結晶成長工程を実施するためには、再度、加熱などによる条件設定を繰り返す必要が生じてしまい、生産性の面で必ずしも合理的とは言えない。

また、昇降温の繰り返しは、基板や半導体層間などに生じる応力による反りや歪みや欠陥の原因にもなり易いので、従来の様に結晶成長工程を複数に分離することは、半導体ウェハの品質の点でも必ずしも有利な手順とは言えない。
本発明は、上記の課題を解決するために成されたものであり、その目的は、転位密度の低い良質な半導体結晶を製造する際の製造コストを抑制することである。

上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、III族窒化物系化合物半導体を結晶成長させることにより半導体結晶を得る半導体の製造工程において、結晶成長基板の主面上にＡｌＮから成る２０ｎｍ以上３００ｎｍ以下の膜厚のバッファ層をスパッタリングによって成膜するバッファ層成膜工程と、半導体の結晶成長を阻止する非晶質マスクをバッファ層の上面に直接積層するマスク工程と、バッファ層の側壁断面が露出する様に、非晶質マスクとバッファ層とを選択的にエッチングするエッチング工程と、スパッタリングにより成膜されたバッファ層の側壁断面を結晶成長核として、横方向成長によりＩｎ_yＡｌ_xＧａ_1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）から成る転位密度の低い半導体層を結晶成長させる結晶成長工程とを設けることである。
ただし、このバッファ層の膜厚は、２０ｎｍ〜１００ｎｍの範囲に設定することが更に望ましい。

なお、結晶成長基板の材料は、周知の材料の中から任意に選択することができる。また、結晶成長方法は任意で良く、例えばＭＯＣＶＤ法やＨＶＰＥ法やＭＢＥ法などを採用することができる。
また、非晶質マスクの材料は、周知の材料の中から任意に選択することができるので、非晶質マスクの材料は、必ずしも絶縁体である必要はないが、例えば絶縁体材料としては、ＳｉＮ，ＳｉＯ₂，Ｓｉ_xＮ_y，Ｓｉ_xＯ_y，ＴｉＯ₂，Ｔｉ_xＮ_y，Ｔｉ_xＯ_yなどを用いることができ、また、非晶質シリコン（Ｓｉ）などを成膜しても良い。また、金属材料としては、タングステン（Ｗ）などを用いることができる。

また、非晶質マスクの成膜方法は、任意の成膜方法を用いてよく、例えば、真空蒸着やＰＥＣＶＤ法などを用いることができる。
また、上記のエッチング工程では、浸食部位が結晶成長基板の上面に至るまでエッチングを実施しても良いし、それよりも浅い段階、即ちバッファ層の途中の深さに達した段階でエッチングを完了しても良いし、結晶成長基板自身までをもエッチングしても良い。

ただし、これらの条件は、形成される例えばストライプ溝などの幅や、バッファ層の厚さなどの各種の条件にも依存するが、望ましくは、結晶成長基板の主面の高さよりも深くエッチングすることが望ましい。
また、形成するエッチングパターンは、例えば上記のストライプ状等に限らず、任意で良く、例えば、凸格子状、凹格子状、ドット状（島状）、ピット状（穴状）などでも良い。

また、本発明の第２の手段は、上記の第１の手段において、結晶成長基板をサファイア基板とすることである。このサファイア基板の主面、即ち最初にバッファ層を成膜する面は、ａ面、ｃ面、ｍ面、ｒ面、ｎ面の何れでも良い。また、結晶成長基板の主面を選択する際には、例えば「特開平１１−１１２０２９」や「特開２００２−２４６６９７」などに例示又は示唆されている様に、その後に形成され得る発光層などにおけるピエゾ電界効果を考慮して、主面の向きやそれらに付随する結晶成長条件などを決定しても良い。

また、本発明の第３の手段は、上記の第１又は第２の手段のバッファ層成膜工程において、バッファ層の結晶成長温度を３７０℃以上４７０℃以下とすることである。
ただし、このバッファ層の結晶成長温度は、より望ましくは、３９０℃〜４５０℃程度の範囲に設定すると良い。また、このバッファ層の結晶成長温度は、４００℃〜４４０℃の範囲に設定することが更に望ましい。

また、本発明の第４の手段は、上記の第１乃至第３の何れか１つの手段のマスク工程において、２０ｎｍ以上１０００ｎｍ以下の膜厚に上記の非晶質マスクを積層することである。
ただし、この非晶質マスクの厚さは、用いる材料にも依るが、より望ましくは、５０ｎｍ〜５００ｎｍ程度の範囲に設定すると良い。また、この非晶質マスクの膜厚は、１００ｎｍ〜３００ｎｍの範囲に設定することが更に望ましい。

また、本発明の第５の手段は、上記の第１乃至第４の何れか１つの手段において、上記の結晶成長工程をＭＯＣＶＤ法によって実施することである。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。

以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１の手段によれば、結晶成長工程が複数の工程に分離されることがないため、若しくは、バッファ層をスパッタリングによって成膜することができるため、転位密度の低い良質な半導体結晶を従来よりも低コストで製造することができる。
また、上記の転位密度の低い半導体層の結晶品質を好適若しくは最適に確保することができる。上記のバッファ層の膜厚は平均値であるので、このバッファ層の膜厚が薄過ぎると、バッファ層の側壁断面に結晶成長核が無い部分が所々に現われるなどして、転位密度の低い半導体層の成長が阻害されたり或いはその半導体層の転位密度が抑制できなくなったりすることがある。また、このバッファ層の膜厚が厚過ぎると、所望の転位密度の低い半導体層と結晶成長基板とが近接作用できなくなるので、分子間力に基づく結晶成長基板上の配向情報が転位密度の低い半導体層に伝わり難くなり、よって、その半導体層の単結晶化が困難となる。
したがって、このバッファ層の膜厚は、２０ｎｍ以上３００ｎｍ以下の範囲に設定すると良い。また、このバッファ層の膜厚は、２０ｎｍ〜１００ｎｍの範囲に設定することが更に望ましい。

また、本発明の第２の手段によれば、上記の転位密度の低い半導体層を良好に結晶成長させることができると同時に、比較的安価かつ容易に結晶成長基板を準備することができる。

また、本発明の第３の手段によれば、結晶成長によって形成された従来のバッファ層と略同等の適度な品質にバッファ層を成膜することができる。
このバッファ層の結晶成長温度は、より望ましくは、３９０℃〜４５０℃程度の範囲に設定すると良い。また、このバッファ層の結晶成長温度は、４００℃〜４４０℃の範囲に設定することが更に望ましい。

また、本発明の第４の手段によれば、上記の非晶質マスクが有する半導体の結晶成長を阻止する機能を確実に確保することができると同時に、その後の結晶成長工程に掛かる時間を短く抑制することができる。
この非晶質マスクの膜厚が薄過ぎると、マスク上から不要な結晶成長が開始される恐れを十分に払拭することができなくなる。また、この非晶質マスクの膜厚が厚過ぎると、マスクの上方で転位密度の低い半導体層を形成する各部がそれぞれ互いに繋がって一体化されるまでに要する時間が長くなる。

したがって、この非晶質マスクの厚さは、用いる材料にも依るが、より望ましくは、５０ｎｍ〜５００ｎｍ程度の範囲に設定すると良い。また、この非晶質マスクの膜厚は、１００ｎｍ〜３００ｎｍの範囲に設定することが更に望ましい。

また、本発明の第５の手段によれば、低コストで、容易、確実、高速、均一、或いは、良質に所望の層（転位密度の低い半導体層または非晶質マスク）を成膜することができる。

なお、本明細書で言う「III族窒化物系化合物半導体」一般には、２元、３元、又は４元の「Ａｌ_1-x-yＧａ_yＩｎ_xＮ；０≦ｘ≦１，０≦ｙ≦１，０≦１−ｘ−ｙ≦１」成る一般式で表される任意の混晶比の半導体が含まれ、更に、ｐ型或いはｎ型の不純物が添加された半導体もまた、これらの「III族窒化物系化合物半導体」の範疇である。

また、上記のIII族元素（Ａｌ，Ｇａ，Ｉｎ）の内の少なくとも一部をボロン（Ｂ）やタリウム（Ｔｌ）等で置換したり、或いは、窒素（Ｎ）の少なくとも一部をリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換したりしても良い。

また、上記のｐ型の不純物（アクセプター）としては、例えば、マグネシウム（Ｍｇ）や、或いはカルシウム（Ｃａ）等の公知のｐ型不純物を添加することができる。
また、上記のｎ型の不純物（ドナー）としては、例えば、シリコン（Ｓｉ）や、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、或いはゲルマニウム（Ｇｅ）等の公知のｎ型不純物を添加することができる。
また、これらの不純物（アクセプター又はドナー）は、同時に２元素以上を添加しても良いし、同時に両型（ｐ型とｎ型）を添加しても良い。

以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。

図１−Ａ〜Ｃは、本実施例１の結晶成長核周辺の模式的な断面図である。本発明に基づいて良質な半導体結晶を低コストで得るための半導体結晶の製造方法を、以下、本図１−Ａ〜Ｃを用いて例示する。

１．バッファ層成膜工程
まず、最初に、スパッタ装置を用いて、ｃ面を主面とする厚さ５００μｍのサファイア基板１の主面上にＡｌＮをスパッタリングすることにより、ＡｌＮから成る厚さ４０ｎｍのバッファ層２を成膜した（図１−Ａ）。この時、スパッタ装置内の温度（基板温度）は約４３０℃とした。

なお、上記のスパッタリングを実施した際のその他の条件は以下の通りとした。
〔スパッタリング条件〕
スパッタリングガス ： Ａｒ（８ｓｃｃｍ）／Ｎ₂（１０ｓｃｃｍ）
ＤＣパワー ： ０．５〔ｋＷ〕
電極面積 ： １００〔ｃｍ²〕

２．マスク工程
次に、そのバッファ層２の上面に、ＰＥＣＶＤ法により２００ｎｍの膜厚でＳｉＯ₂膜から成る非晶質マスク３を積層した。

３．エッチング工程
その後、以下の（ａ）〜（ｃ）の順にドライエッチングを実施した。
（ａ）まず、フォトリソグラフィーによって、上記の非晶質マスク３の上にストライプ状のレジストパターンを形成した。このストライプ状のレジストの幅とレジスト間の間隔はそれぞれ何れも２０μｍ程度とした。これにより、４０μｍ周期の凹凸断面を図１−Ａの様に形成することが可能となる。

（ｂ）次に、ＲＩＥエッチング装置を用いたドライエッチングにより、図１−Ａに示す様にストライプ溝を形成した。このエッチングでは、ストライプ溝の底部を形成するサファイア基板１の主面がエッチングされる深さまで実施した。サファイア基板１に対するエッチングの深さｈ（図１−Ａ）は、０μｍ〜数μｍ程度が適当である。
（ｃ）次に、上記のレジストパターンを除去した。
以上の工程により、図１−Ａの凹凸形状を断面とする積層状態の基板（１，２，３）を得た。
なお、ここでは、バッファ層２の側壁断面がその後の結晶成長における結晶成長核となる。

４．結晶成長工程
バッファ層２の側壁断面を結晶成長核とする結晶成長をＭＯＣＶＤ法に従って実施することにより、図１−Ｂ，−Ｃに図示する様に、ＧａＮから成る転位密度の低い半導体層４を結晶成長させた。ただし、この結晶成長工程では、所望の方向の成長を促すために、以下の様に転位密度の低い半導体層４の結晶成長条件を途中で変更した。

（非縦方向成長時（図１−Ｂ）の結晶成長条件）
結晶成長温度 ： ９９０〔℃〕
結晶成長速度 ： ０．８〔μｍ／ｍｉｎ〕
結晶成長時間 ： ５０〔ｍｉｎ〕
供給ガス流量比（Ｖ／III比）： ５０００

（縦方向成長時（図１−Ｃ）の結晶成長条件）
結晶成長温度 ： １０５０〔℃〕
結晶成長速度 ： ０．６〔μｍ／ｍｉｎ〕
結晶成長時間 ： １５０〔ｍｉｎ〕
供給ガス流量比（Ｖ／III比）： ５００００

なお、図１−Ｃの符号５は、転位が集中している部位（左右からの成長結晶の接合部）を示している。
以上の実施例１の製造方法に従えば、従来から実施されてきた所謂ＰＥＮＤＥＯ法で得られる半導体結晶と略同等レベルの転位密度の良質の半導体結晶（ＧａＮ結晶から成る転位密度の低い半導体層４）を１回の結晶成長工程によって得ることができる。したがって、本発明によれば、極めて良質の半導体結晶を従来よりも低コストで製造することができる。

図２−Ａ，−Ｂ，−Ｃに、本実施例２の結晶成長核周辺の模式的な断面図を示す。
本実施例２では、バッファ層２ＡをＧａＮから形成し、その後、ＳｉＮから非晶質マスク３Ａを形成した。
その後、サファイア基板１Ｂの主面（：ｃ面）から下へのエッチングの深さｈは約１μｍとし、また、ストライプ溝の形成周期Ｄは、約２０μｍとした。
なお、転位密度の低い半導体層４Ａは、ＧａＮから形成されている。
例えばこの様な方法によっても、前述の本発明の作用により、転位密度の低い半導体結晶（：図２−Ｃの転位密度の低い半導体層４Ａ）を従来よりも低コストで製造することができる。

図３−Ａ，−Ｂ，−Ｃに、本実施例３の結晶成長核周辺の模式的な断面図を示す。
本実施例３では、バッファ層２ＢをＡｌ_0.3Ｇａ_0.7Ｎから形成し、その後、タングステン（Ｗ）から非晶質マスク３Ｂを形成した。
その後、サファイア基板１Ｂの主面（：ｃ面）から下へのエッチングの深さｈは約２μｍとし、また、ストライプ溝の形成周期Ｄは、約１０μｍとした。
なお、転位密度の低い半導体層４Ｂは、ＧａＮから形成されている。

ただし、前述の実施例１の転位密度の低い半導体層４はＭＯＣＶＤ法により形成したが、本実施例２の転位密度の低い半導体層４Ｂは、周知のＨＶＰＥ法によって形成した。
例えばこの様な方法によっても、前述の本発明の作用により、転位密度の低い半導体結晶（：図３−Ｃの転位密度の低い半導体層４Ｂ）を従来よりも低コストで製造することができる。

また、以上の各実施例１〜３では、転位密度の低い半導体層（４，４Ａまたは４Ｂ）をＧａＮから形成したが、これらのＧａＮ結晶（４，４Ａまたは４Ｂ）の代わりに、ＡｌＧａＮからなる半導体結晶を前述の図１−Ｂ、図２−Ｂ、または図３−Ｂの結晶成長形態と略同様にして横方向に結晶成長させても良い。
これらの方法によっても、前述の本発明の作用により、上記の各実施例の転位密度の低い半導体層４，４Ａまたは４Ｂに略匹敵する程度に転位密度の低いＡｌＧａＮからなる半導体結晶（即ち、本発明の転位密度の低い半導体層）を従来よりも低コストで製造することができる。

また、例えばサファイア基板など六方晶系又は準六方晶系の結晶を結晶成長基板にする場合、ｃ面を主面とする代わりに例えばａ面やｒ面などを主面としても良い。本発明は、これらの結晶成長条件の変更に対して普遍的な作用・効果を導く手段を提供するものである。

本発明の製造方法は、ＬＥＤや半導体レーザなどの半導体発光素子や半導体受光素子に限らず、任意の半導体デバイスの製造に大いに有用なものである。また、本発明の製造方法は、その方法に基づいて製造された結晶成長基板を用いて構成される半導体デバイスの品質の確保や製造コストの削減にも勿論寄与するものである。

実施例１の結晶成長核周辺の模式的な断面図 実施例１の結晶成長核周辺の模式的な断面図 実施例１の結晶成長核周辺の模式的な断面図 実施例２の結晶成長核周辺の模式的な断面図 実施例２の結晶成長核周辺の模式的な断面図 実施例２の結晶成長核周辺の模式的な断面図 実施例３の結晶成長核周辺の模式的な断面図 実施例３の結晶成長核周辺の模式的な断面図 実施例３の結晶成長核周辺の模式的な断面図

１ ： サファイア基板
２ ： バッファ層（ＡｌＮ）
３ ： 非晶質マスク（ＳｉＯ₂）
４ ： 転位密度の低い半導体層（ＧａＮ）
５ ： 結晶接合部（高転位密度部）

Claims (5)

1. III族窒化物系化合物半導体を結晶成長させることにより半導体結晶を得る半導体の製造方法であって、
   結晶成長基板の主面上にＡｌＮから成る２０ｎｍ以上３００ｎｍ以下の膜厚のバッファ層をスパッタリングによって成膜するバッファ層成膜工程と、
   半導体の結晶成長を阻止する非晶質マスクを前記バッファ層の上面に直接積層するマスク工程と、
   前記バッファ層の側壁断面が露出する様に、前記非晶質マスクと前記バッファ層とを選択的にエッチングするエッチング工程と、
   スパッタリングにより成膜された前記バッファ層の前記側壁断面を結晶成長核として、横方向成長によりＩｎ_yＡｌ_xＧａ_1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）から成る転位密度の低い半導体層を結晶成長させる結晶成長工程とを有することを特徴とする半導体の製造方法。
2. 前記結晶成長基板をサファイア基板としたことを特徴とする請求項１に記載の半導体の製造方法。
3. 前記バッファ層成膜工程において、前記バッファ層の結晶成長温度を３７０℃以上４７０℃以下とすることを特徴とする請求項１又は請求項２に記載の半導体の製造方法。
4. 前記マスク工程において、２０ｎｍ以上１０００ｎｍ以下の膜厚に前記非晶質マスクを積層することを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体の製造方法。
5. 前記結晶成長工程をＭＯＣＶＤ法によって実施することを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体の製造方法。