KR101051570B1 - 선택적 에피택시를 이용하여 휨이 제어된 에피택셜 웨이퍼 및 그 제조 방법 - Google Patents

Abstract

에피택셜 웨이퍼 및 그 제조 방법에 관한 것으로, 실리콘 웨이퍼의 전체 표면에 걸쳐서 실리콘 에피택셜층을 성장시키는 것이 아니라, 웨이퍼의 표면에 격자상으로 마스크 패턴을 형성하고, 이 마스크 패턴이 형성되어 있지 않은 노출된 웨이퍼 표면으로부터 선택적으로 에피택셜층을 성장시킨다. 따라서, 에피택셜층이 어레이 형태로 배치된 복수의 사각형 단위 패턴들로 이루어진다. 본 발명에 의하면, 불순물이 고농도로 도핑된 기판과 에피택셜층 간의 격자 불일치와 응력을 각 단위 패턴들로 분산시킴으로써, 에피택셜 웨이퍼의 휨을 비약적으로 저감시킬 수 있다.

에피택셜 웨이퍼, 고농도 도핑, 낮은 비저항, 휨, 격자상 패턴, 어레이형 배치, 스크라이브 라인(scribe line)

Description

선택적 에피택시를 이용하여 휨이 제어된 에피택셜 웨이퍼 및 그 제조 방법{Epitaxial wafer with controlled warpage and manufacturing method therefor using selective epitaxy}

본 발명은 에피택셜 웨이퍼 및 그 제조 방법에 관한 것으로, 특히 고농도로 불순물이 주입된 실리콘 웨이퍼 상에 실리콘 에피택셜층을 성장시킬 때 발생하는 웨이퍼의 휨(warpage 또는 bow)을 저감한 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.

붕소(B) 등의 불순물이 도핑되어 낮은 비저항을 가지는 실리콘 웨이퍼 위에 상대적으로 불순물이 적게 도핑되어 높은 비저항을 가지는 실리콘 에피택셜층을 기상 성장시킨 실리콘 에피택셜 웨이퍼는, 높은 게터링 능력과 낮은 래치업(latch-up) 특성, 그리고 고온에서 슬립(slip)에 강한 특징을 가지고 있어, 최근에 MOS 소자뿐만 아니라 LSI 소자 제조용 웨이퍼로서 널리 이용되고 있다. 특히, 고전력 소자(power device)에 사용되는 에피택셜 웨이퍼는 Rdson(드레인, 소스 단자가 On 되었을 때의 저항 특성)이 매우 중요한 소자 특성으로서, 이러한 소자 제조를 위한 에피택셜 웨이퍼의 기판 즉, 실리콘 웨이퍼의 비저항은 매우 낮아야 한다.

이러한 요구에 부응하기 위하여 P/P++, P/P+++, N/N++, N/N+++와 같이 갈수록 비저항이 낮은 즉, 불순물이 많이 도핑된 실리콘 웨이퍼 위에 에피택셜층을 성장시키고 있다. 여기서 P 또는 N은 불순물의 종류에 따른 기판(웨이퍼) 및 에피택셜층의 도전형을 나타내고, '+'의 개수가 많을수록 불순물의 도핑 농도가 높아 비저항이 낮은 것을 의미한다. 또한, '/' 뒤는 기판(실리콘 웨이퍼)을 의미하고, '/'의 앞은 기판 상에 성장된 에피택셜층을 의미한다.

그런데, 기판에 도핑되는 불순물은 실리콘과 격자 상수 및 열팽창 계수가 다르게 되어 고농도로 도핑될 경우 기판과 에피택셜층 간에 격자 불일치에 따른 전위(misfit dislocation)가 많이 발생하고 에피택셜 웨이퍼의 휨(warpage)이 크게 발생하게 된다. 예를 들어, P형 기판의 제조에 사용되는 전형적인 불순물인 붕소(B)는 원자 반경이 0.88Å으로 실리콘의 원자 반경인 1.17Å보다 작아, 기판에의 도핑 농도가 높을수록 기판과 에피택셜층 간의 격자 불일치와 응력(stress)이 많이 발생하게 된다. 즉, Sugita, et.al., Lattice Constant of Heavily Boron Doped Silicon, J.Appl. Phys., Vol. 40, p389 (1969)에 의하면, 도 1에 도시된 바와 갈이, 실리콘 기판에의 붕소 도핑 농도가 증가할수록 실리콘 기판의 비저항은 낮아지지만, 그 결과 실리콘 기판의 격자 상수가 작아지고 그 위에 성장되는 에피택셜층과의 격자 불일치에 따른 전위가 증가한다고 보고되어 있다.

이러한 격자 불일치에 따른 전위와 휨을 저감하기 위해, 실리콘 기판을 만드는 잉곳의 성장 공정에서 붕소와 함께 게르마늄(Ge)을 일정한 비율로 넣어 성장시키는 방법이 제안되었다(예를 들어, 미국특허 제6,905,771호). 그러나, 이 방법은 게르마늄의 비싼 가격 때문에 비용이 크게 증가한다는 단점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 저렴하고 간단한 방법으로 에피택셜 웨이퍼의 휨을 저감할 수 있는 에피택셜 웨이퍼의 제조 방법 및 그에 의해 제조된 에피택셜 웨이퍼를 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명에서는, 실리콘 웨이퍼의 전체 표면에 걸쳐서 실리콘 에피택셜층을 성장시키는 것이 아니라, 웨이퍼의 표면에 격자상으로 마스크 패턴을 형성하고, 이 마스크 패턴이 형성되어 있지 않은 노출된 웨이퍼 표면으로부터 선택적으로 에피택셜층을 성장시킨다.

즉, 본 발명의 일 측면에 따른 에피택셜 웨이퍼를 제조하는 방법은, 실리콘 웨이퍼 상에 격자상으로 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴 사이로 노출된 실리콘 웨이퍼 표면으로부터 실리콘 에피택셜층을 선택적으로 성장시키는 단계;를 포함한다.

여기서, 상기 격자상 패턴은 상기 에피택셜 웨이퍼 상에 제조된 반도체 칩들을 분리 절단하는 선인 스크라이브 라인(scribe line)과 일치하는 것이 바람직하다.

또한, 상기 마스크 패턴은 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiN_x)으로 이루어질 수 있고, 마스크 패턴의 폭은 1~100㎛인 것이 바람직하다.

또한, 본 발명의 다른 측면에 따른 에피택셜 웨이퍼는, 실리콘 웨이퍼; 및 상기 실리콘 웨이퍼 상에 성장된 실리콘 에피택셜층을 구비하는 에피택셜 웨이퍼로서, 상기 실리콘 에피택셜층이, 어레이 형태로 배치된 복수의 사각형 단위 패턴들로 이루어진 것을 특징으로 한다.

본 발명에 의하면, 에피택셜층이 웨이퍼(기판) 전면에 걸쳐 형성되는 것이 아니라, 어레이 형태로 배치된 복수의 사각형 단위 패턴들로 이루어진다. 따라서, 불순물이 고농도로 도핑된 기판과 에피택셜층 간의 격자 불일치와 응력을 각 단위 패턴들로 분산시킴으로써, 에피택셜 웨이퍼의 휨을 비약적으로 저감시킬 수 있다.

또한, 복수의 사각형 단위 패턴들이 형성되지 않는 격자상 패턴을, 반도체 소자의 제조에 이용되지 않는 스크라이브 라인과 겹치도록 함으로써, 후속하는 소자 공정에 영향을 미치지 않고, 나아가 다이 소잉(die sawing) 공정에서의 절단량을 줄이는 등의 부수적인 효과를 기대할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명 을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상에 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명의 바람직한 실시예에 따른 에피택셜 웨이퍼의 평면도이고, 도 3은 본 발명의 실시예에 따라 에피택셜 웨이퍼를 제조하는 과정을 도시한 단면도들이다.

도 2 및 도 3을 참조하면, 본 실시예에 따른 에피택셜 웨이퍼는, 기재 기판인 실리콘 웨이퍼(10)와, 그 위에 복수의 사각형 단위 패턴들이 어레이 상으로 배치된 형태의 실리콘 에피택셜층(30)을 구비한다.

실리콘 웨이퍼(10)는 붕소 등의 불순물이 고농도로 도핑되어 매우 낮은 비저항(예컨대, 5mΩ-cm 이하)을 가지는 P형 기판일 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 인(P) 등의 불순물을 도핑함으로써 N형 기판으로 할 수도 있으며, 도핑 농도와 그에 따른 비저항도 예시된 범위를 초과할 수도 있음은 물론이다.

실리콘 에피택셜층(30)은 후술하는 제조 방법에 따라, 실리콘 웨이퍼(10) 상의 선택된 영역에서만 선택적으로 성장되어 도 2에 도시된 바와 같이 복수의 사각형 단위 패턴들이 어레이 상으로 배치된 형태를 이룬다. 복수의 사각형 단위 패턴들(30) 사이의 영역은 에피택셜층이 형성되어 있지 않은 격자상 패턴(40)을 이룬 다. 실리콘 에피택셜층(30)은 소자 제조사의 요구 사양에 따른 비저항을 갖도록 적당한 불순물이 도핑되어 있을 수 있고, 그 두께도 소자 제조사의 요구 사양에 따라 다양하게 설정될 수 있다.

한편, 반도체 웨이퍼를 이용하여 반도체 소자를 제조하는 공정은, 웨이퍼 전면을 전부 이용하는 것이 아니라, 반도체 소자는 통상 어레이 상으로 나누어 소정 크기의 단위(즉, 칩 단위)로 동일한 패턴이 반복되는 형태로 제조되고, 제조가 완료되면 다이 소잉(die sawing) 공정을 거쳐 각 칩 단위로 개별화 되어 패키징된다. 이때, 각 칩들 사이의 소자가 형성되지 않는 부분을 따라 다이 소잉 공정에서 절단기(예컨대, 다이아몬드 톱)에 의해 절단되는데, 이 부분을 스크라이브 라인(scribe line)이라 한다. 이 스크라이브 라인은 버려지는 부분으로, 본 실시예에서는 상기 격자상 패턴(40)을 스크라이브 라인과 겹치도록 설정한다. 즉, 본 실시예에서 에피택셜층(사각형 단위 패턴((30))은 실제 소자들이 형성되는 칩 영역에만 형성된다.

스크라이브 라인은 웨이퍼의 이용 효율을 증대하기 위해 점차 좁아지고 있기는 하지만, 다이아몬드 톱의 최소 두께, 다이 소잉 공정이나 반도체 소자 제조 공정의 정렬 마진 등을 고려하여, 현재 수~100㎛ 정도의 폭을 가지는 것이 일반적이다. 따라서, 본 실시예에서 격자상 패턴(40)의 폭은 스크라이브 라인의 폭 이하, 예컨대 1~100㎛ 정도로 설정된다. 한편, 격자상 패턴(40)의 폭은 사각형 단위 패턴(30)의 두께와 함께 에피택셜층 성장 공정상의 횡방향 성장(lateral overgrowth)을 고려하여 설정되는데, 상세히는 후술한다.

이렇게 에피택셜층을 복수의 사각형 단위 패턴들로 형성함으로써, 불순물이 기판에 고농도로 도핑됨으로써 발생하는 기판과 에피택셜층 간의 격자 불일치와 응력을 각 단위 패턴들로 분산시킬 수 있고, 결과적으로 에피택셜 웨이퍼의 휨을 비약적으로 저감시킬 수 있다. 또한, 복수의 사각형 단위 패턴들이 형성되지 않는 격자상 패턴을 반도체 소자의 제조에 이용되지 않는 스크라이브 라인과 겹치도록 함으로써, 후속하는 소자 공정에 영향을 미치지 않게 할 수 이다. 나아가, 스크라이브 라인과 겹치는 격자상 패턴 영역에는 에피택셜층을 형성하지 않음으로써, 다이 소잉(die sawing) 공정시 그만큼 절단량(두께)을 줄이는 등의 부수적인 효과를 기대할 수 있다.

이어서, 도 3을 참조하여, 본 발명의 바람직한 실시예에 따른 에피택셜 웨이퍼의 제조 방법을 상세히 설명한다.

먼저, 도 3의 (a)에 도시된 바와 같이, 슬라이싱(slicing), 랩핑(lapping) 등 일련의 공정을 거쳐 제조된 소정의 비저항을 가지는 실리콘 웨이퍼(10)의 표면(에피택셜층이 성장될 면)에 실리콘 산화막(SiO₂)이나 실리콘 질화막(SiN_x)등의 절연막(20)을 형성한다. 이 절연막(20)은 널리 알려진 CVD(Chemical Vapor Deposition) 방법을 이용하여 증착할 수도 있고, 웨이퍼(10) 표면을 열산화함으로써 형성할 수도 있다. 절연막(20)의 두께는 성장시키고자 하는 에피택셜층(30)의 두께에 따르기는 하지만 대략 30~1000Å 정도로 하는 것이 적절하다.

한편, 에피택셜 웨이퍼를 제조할 때에는, 에피택셜층의 고온 성장시 웨이퍼에 도핑되어 있던 불순물이 웨이퍼의 배면에서 방출되어 성장되는 에피택셜층으로 도핑되는, 이른바 오도토핑(auto-doping) 현상을 방지하기 위하여 웨이퍼(10)의 배면에 통상 실리콘 산화막으로 이루어진 오토도핑 방지막을 형성하게 되는데, 이때 오토도핑 방지막을 웨이퍼(10)의 양면에 형성함으로써 상기 절연막(20)을 형성하는 것이 공정 경제상 바람직하다.

이어서, 도 3의 (b)에 도시된 바와 같이, 상기 절연막(20)을 패터닝함으로써 도 2에 도시된 격자상 패턴(40)과 동일한 마스크 패턴(22)을 형성한다. 구체적으로, 절연막(20) 상에 포토레지스트막(미도시)을 형성하고 격자상 패턴(40)과 동일한 패턴의 포토마스크를 이용하여 노광하고 현상함으로써 격자상 패턴(40)과 동일한 또는 역전사(reverse) 패턴의 포토레지스트 패턴(미도시)을 형성하고, 이 포토레지스트 패턴을 식각 마스크로 이용하여 절연막(20)을 식각함으로써 마스크 패턴(22)을 형성한다. 마스크 패턴(22)을 형성한 다음에는 포토레지스트 패턴(미도시)을 제거함으로써 도 3의 (b)에 도시된 바와 같은 상태의 기판을 얻을 수 있다.

마스크 패턴(22)의 폭은 1~100㎛ 범위에서 후술하는 에피택셜층(30)의 두께를 고려하여 설정한다.

이어서, 도 3의 (c)에 도시된 바와 같이, 에피택셜층(30)을 성장시킨다. 실리콘 에피택셜층은, 통상 CVD 방법으로, 1100~1200℃의 고온에서, SiHCl₃나 SiH₂Cl₂를 수소 가스와 함께 웨이퍼(10) 표면에 흘려줌으로써 웨이퍼 표면에서 열분해에 의해 실리콘이 단결정 성장되게 함으로써 형성한다. 이때, 에피택셜층(30)의 비저항과 도전형을 조절하기 위해 붕소나 인 등의 도펀트를 도입하기 위한 도펀트 가 스(B₂H₆나 PH₃ 등)를 소정 유량으로 흘려줄 수 있다. 에피택셜층(30)의 두께는 소자 제조사의 요구에 따라 설정되는데, 보통 수 ㎛ 정도로 설정되며 일반적으로 반응시간을 조절함으로써 이 두께를 조절한다.

이와 같이 공정 조건을 설정하고 에피택시 공정을 진행하면 절연막으로 이루어진 마스크 패턴(22)의 표면으로부터는 에피택셜층이 성장되지 못하고, 마스크 패턴(22)에 의해 노출된 웨이퍼(10)의 표면으로부터만 선택적으로 에피택셜층(30)이 성장되어 도 3의 (c)와 같은 형태가 된다. 이때, 엄밀하게는, 에피택셜층(30)은 먼저 기판(10) 표면에 수직한 방향으로 성장되지만 마스크 패턴(22)의 두께보다 더 두꺼워지는 때부터 마스크 패턴의 에지 부위에서 횡방향으로도 성장되어 에피택셜층(30)의 저면 폭보다 상면 폭이 더 크게 된다. 나아가, 이러한 횡방향 성장이 과도한 경우에는 각 사각형 단위 패턴들(30)이 마스크 패턴(22) 위에서 서로 붙게 될 수도 있다. 이렇게 사각형 단위 패턴들(30)이 마스크 패턴(22) 위에서 서로 붙더라도, 마스크 패턴 없이 웨이퍼 전면에서 에피택셜층을 성장시킨 경우보다는 응력이 분산되어 휨이 적지만, 사각형 단위 패턴들이 서로 붙지 않는 것이 더욱 바람직하다.

이를 위해서는, 에피택셜층(30)의 두께와 횡방향 성장량을 고려하여, 스크라이브 라인의 규정된 폭 범위 내에서 마스크 패턴(22)의 폭을 되도록 크게 하거나 마스크 패턴(22)의 두께를 증가시키는 것이 바람직하며, 이는 각 공정 장비나 조건 또는 사양에 따라 통상적인 반복 시험에 의해 최적화될 수 있다. 예를 들어, 에피 택셜층(30)의 두께가 수 ㎛ 정도인 경우, 마스크 패턴(22)의 두께는 30~1000Å 정도, 마스크 패턴(22)의 폭은 스크라이브 라인의 폭 범위 내에서 1~100㎛ 정도로 설정할 수 있다.

이어서, 도 3의 (d)에 도시된 바와 같이, 에피택셜층(30)의 성장이 완료된 후 마스크 패턴(22)을 제거한다. 마스크 패턴(22)의 제거는 마스크 패턴을 이루는 물질에 따라 실리콘 에피택셜층(30)과의 식각 선택비가 높은 식각가스나 식각액을 사용하여 식각함으로써 이루어진다. 예를 들어 마스크 패턴(22)이 실리콘 산화막으로 이루어진 경우 불산(HF)을 주성분으로 하는 식각액을 이용한 습식 식각으로 간단히 제거할 수 있다.

한편, 이 마스크 패턴(22)이 전술한 바와 같이 스크라이브 라인과 겹치는 경우에는, 다이 소잉 공정에서 절단되는 부분이므로 제거하지 않고 그대로 남겨 두어도 괜찮다.

아래 표 1은 본 발명에 따른 효과를 확인하기 위하여, 종래와 같이 웨이퍼 전면으로부터 에피택셜층을 성장시키 경우(비교예)와 본 발명과 같이 스크라이브 라인을 제외한 소자 형성 영역에만 에피택셜층을 성장시킨 경우(실시예)의 휨(warpage) 값과 보우(bow) 값을 측정한 결과이다. 표 1로부터 본 발명이 에피택셜 웨이퍼의 휨 저감에 매우 효과적임을 알 수 있다.

구분	비교예	실시예
휨 (warpage) (㎛)	48.3	20.1
보우 (bow) (㎛)	40.9	10.5

이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은, 실리콘 웨이퍼에 도핑된 불순물로서 붕소(B)의 도핑 농도에 따른, 실리콘 웨이퍼(기판)의 비저항과 격자 상수, 및 에피택셜층과의 격자 불일치 전위의 관계를 도시하는 그래프이다.

도 2는 본 발명의 바람직한 실시예에 따른 에피택셜 웨이퍼의 평면도이다.

도 3은 본 발명의 실시예에 따라 에피택셜 웨이퍼를 제조하는 과정을 도시한 단면도들이다.

<부호의 설명>

10…실리콘 웨이퍼(기판)

20…절연막

22…마스크 패턴

30…실리콘 에피택셜층(사각형 단위 패턴)

40…격자상 패턴(스크라이브 라인)

Claims (11)

1. 에피택셜 웨이퍼를 제조하는 방법에 있어서,

   불순물이 도핑된 실리콘 웨이퍼 표면 상에 격자상으로 마스크 패턴을 형성하는 단계; 및

   상기 마스크 패턴 사이로 노출된 실리콘 웨이퍼 표면으로부터 실리콘 에피택셜층을 선택적으로 성장시키되, 상기 실리콘 에피택셜층이 어레이 형태로 서로 분리되어 배치된 복수의 단위 패턴들로 이루어지도록 성장시키는 단계;를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
2. 제1항에 있어서,

   상기 격자상 패턴이 상기 에피택셜 웨이퍼 상에 제조된 반도체 칩들을 분리 절단하는 선인 스크라이브 라인(scribe line)과 일치하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 실리콘 에피택셜층을 성장시키는 단계 이후에, 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
4. 제1항 또는 제2항에 있어서,

   상기 마스크 패턴이 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiN_x)으로 이 루어지는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
5. 제1항 또는 제2항에 있어서,

   상기 마스크 패턴의 폭이 1~100㎛인 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
6. 불순물이 도핑된 실리콘 웨이퍼; 및 상기 실리콘 웨이퍼 표면 상에 성장된 실리콘 에피택셜층을 구비하는 에피택셜 웨이퍼로서,

   상기 실리콘 에피택셜층이, 어레이 형태로 서로 분리되어 배치된 복수의 사각형 단위 패턴들로 이루어진 것을 특징으로 하는 에피택셜 웨이퍼.
7. 제6항에 있어서,

   상기 복수의 사각형 단위 패턴들 사이 영역이, 상기 에피택셜 웨이퍼 상에 제조된 반도체 칩들을 분리 절단하는 선인 스크라이브 라인과 일치하는 것을 특징으로 하는 에피택셜 웨이퍼.
8. 제6항 또는 제7항에 있어서,

   상기 복수의 사각형 단위 패턴들 사이 영역을 따라, 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiN_x)으로 이루어진 마스크 패턴이 형성되어 있는 것을 특징으로 하는 에피택셜 웨이퍼.
9. 제6항 또는 제7항에 있어서,

   상기 복수의 사각형 단위 패턴들 사이의 폭이 1~100㎛인 것을 특징으로 하는 에피택셜 웨이퍼.
10. 제1항 또는 제2항에 있어서,

    상기 마스크 패턴을 형성하는 단계는,

    상기 실리콘 웨이퍼 표면 및 배면의 양면에 실리콘 산화막을 형성하는 단계; 및

    상기 실리콘 웨이퍼 표면에 형성된 실리콘 산화막을 패터닝함으로써 상기 마스크 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
11. 제6항 또는 제7항에 있어서,

    상기 실리콘 웨이퍼의 배면에 형성된 오토도핑 방지막을 더 구비하는 것을 특징으로 하는 에피택셜 웨이퍼.

Images