WO2018030666A1 - 웨이퍼 및 그 제조방법 - Google Patents

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deposition
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김재선
류경민
장규일
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    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Definitions

  • FIG. 9 is a diagram illustrating each condition of FIG. 8.
  • the particle may mean a foreign matter attached to the surface of the wafer 10, a protrusion or a depression formed on the surface of the wafer 10 due to a poor processing. As the number, size, etc. of these particles may increase, the quality of the wafer 10 may be degraded.
  • the sub substrate 100 may include, for example, single crystal silicon. That is, the sub substrate 100 may be formed of a single crystal silicon structure.
  • Single crystal silicon refers to silicon having a crystal structure in which silicon (Si) atoms are regularly arranged.
  • the oxide layer 200 may be formed on the sub substrate 100.
  • the oxide layer 200 may be formed of, for example, a silicon dioxide film.
  • the thin film layer 300 may be formed by a chemical vapor deposition (CVD) method in which a source gas is injected onto the oxide layer 200 to deposit the thin film layer 300.
  • CVD chemical vapor deposition
  • the source gas injected to the oxide layer 200 to form the thin film layer 300 may be, for example, SiHCl 3 .
  • the main layer 320 may include columnar grains. After the source gas is injected onto the oxide layer 200 to form the seed layer 310, when the silicon crystal continues to grow and deviates to some extent from the influence of the oxide layer 200, the silicon crystal may grow in a direction. have.
  • the thin film layer 300 may be provided with a polishing surface 330.
  • the polishing surface 330 may be formed by grinding a portion of the thin film layer 300 on an upper surface of the thin film layer 300.
  • the polishing thickness TH3 in which the top surface of the thin film layer 300 is polished and removed, may have a flat surface, a surface roughness such as surface roughness, characteristics of a polishing apparatus, The size can be selected in consideration of the size of the wafer 10 and the like.
  • the polishing thickness TH3 may be, for example, 0.1 ⁇ m to less than 1 ⁇ m.
  • the thin film layer 300 is formed by depositing a thickness TH2 of 1 ⁇ m to 10 ⁇ m, and then the polishing surface 330 of the deposited thin film layer 300 is 0.1 ⁇ m to 1 ⁇ m. It is formed to be polished to less than, the final thickness (TH4) of the thin film layer 300 after polishing is completed may be less than 9.9 ⁇ m. However, it is obvious that the thickness TH4 of the thin film layer 300 may not be zero.
  • a purge step may be performed to remove foreign substances in the chamber before the temperature raising process SE1, and the internal temperature of the chamber may temporarily decrease due to the purge. can do.
  • the source on the oxide layer 200 without removing the oxide layer 200 in the deposition process (SE2). Gas may be introduced to deposit the thin film layer 300.
  • the deposition temperature on the horizontal axis may mean the internal temperature of the chamber during the deposition process SE2.
  • 925 ° C and 950 ° C refers to a case where the deposition is performed by maintaining a single temperature condition, that is, the deposition temperature is constant in the deposition process (SE2), the deposition temperature is the same as the number described.
  • FIG. 5 is a flowchart for explaining a wafer 10 manufacturing method of another embodiment.
  • the oxide layer 200 may be formed by exposing an upper surface of the sub substrate 100 to oxygen or water vapor.
  • the thin film layer 300 may be formed by spraying, depositing, and stacking the source gas onto the oxide layer 200.
  • the wafer 10 on which the thin film layer 300 is deposited may be annealed. Since the wafer 10 is heated in the second heating step S240, in the annealing step S250, the wafer 10 on which the thin film layer 300 is deposited may be annealed at a temperature higher than the temperature of the thin film layer 300. .
  • the temperature of the wafer 10 may be maintained at, for example, 1100 ° C. to 1160 ° C.
  • the annealing step (S250) may be performed for 30 seconds to 60 seconds. Effects of the temperature conditions and time conditions of the annealing step S250 will be described in detail below with reference to the drawings of FIG. 8.
  • the wafer 10 cooling step S260 may be performed after the annealing step S250.
  • the wafer 10 may be cooled.
  • Annealing may gradually cool the heated and heated wafer 10 to obtain an annealing effect.
  • the seed layer 310 and the main layer 320 may be sequentially stacked on the oxide layer 200.
  • the thin film layer 300 polishing step (S270) may be performed thereafter.
  • the deposition temperature of the thin film layer 300 is 925 ° C to 1100 ° C.
  • the deposition step (S230) of the thin film layer 300 is divided into a first section and a second section to vary the deposition temperature conditions, the deposition temperature of the first section is 925 °C to 1050 °C, the second section The deposition temperature of is from 1050 ° C to 1100 ° C.
  • the temperature of the wafer 10 in the annealing step (S250) is 1100 °C to 1160 °C, annealing time is 30 seconds to 60 seconds.
  • the warpage is divided into the sub-substrate 100, the thin film layer 300, and the thin film layer 300 after polishing, that is, the thin film layer 300 polishing step S270, respectively.

Abstract

웨이퍼 제조방법의 일 실시예는, 단결정실리콘 구조의 잉곳을 제작하는 잉곳 성장단계; 상기 잉곳을 가공하여 서브기판을 제작하는 서브기판 제작단계; 상기 서브기판 상측에 폴리실리콘(poly silicon) 구조의 박막층의 증착공정을 진행하는 폴리실리콘 증착단계; 상기 박막층 상면을 연마하는 웨이퍼 연마단계; 상기 웨이퍼를 세척하는 웨이퍼 클리닝단계; 및 상기 웨이퍼 클리닝단계 완료 후 진행되는 후처리 단계를 포함하는 것일 수 있다.

Description

웨이퍼 및 그 제조방법
실시예는 웨이퍼 및 그 제조방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
일반적으로 단결정실리콘을 제조하는 방법으로서, 플로우팅존 (FZ: Floating Zone)법 또는 초크랄스키(CZ:CZochralski)법이 많이 이용되고 있다. FZ 법을 적용하여 단결정실리콘 잉곳을 성장시키는 경우, 대구경의 실리콘 웨이퍼를 제조하기 어려울 뿐만 아니라 공정 비용이 매우 비싼 문제가 있기 때문에, CZ 법에 의하여 단결정실리콘 잉곳을 성장시키는 것이 일반화되어 있다.
CZ 법에 의하면, 석영 도가니에 폴리실리콘(poly silicon)을 장입하고, 흑연 발열체를 가열하여 이를 용융시킨 후, 용융 결과 형성된 실리콘 용융액에 시드 결정(Seed Crystal)을 침지시키고, 용융액 계면에서 결정화가 일어나도록 하여 시드 결정을 회전하면서 인상시킴으로써 단결정실리콘 잉곳이 성장된다.
한편, 폴리실리콘은 단결정실리콘과 다른 결정구조를 가진다.
실시예는, 단결정실리콘과 폴리실리콘이 결합된 구조를 가진 웨이퍼 및 그 제조방법에 관한 것이다.
웨이퍼 제조방법의 일 실시예는, 단결정실리콘 구조의 잉곳을 제작하는 잉곳 성장단계; 상기 잉곳을 가공하여 서브기판을 제작하는 서브기판 제작단계; 상기 서브기판 상측에 폴리실리콘(poly silicon) 구조의 박막층의 증착공정을 진행하는 폴리실리콘 증착단계; 상기 박막층 상면을 연마하는 웨이퍼 연마단계; 상기 웨이퍼를 세척하는 웨이퍼 클리닝단계; 및 상기 웨이퍼 클리닝단계 완료 후 진행되는 후처리 단계를 포함하는 것일 수 있다.
웨이퍼 제조방법의 다른 실시예는, 웨이퍼 제조방법에 있어서, 서브기판을 준비하는 준비단계; 상기 서브기판 상측에 산화막층을 형성하는 산화막층 형성단계; 폴리실리콘(poly silicon)을 포함하는 박막층을 상기 산화막층 상측에 증착하는 박막층 증착단계; 및 상기 박막층이 증착된 상기 웨이퍼를 어닐링(annealing)하는 어닐링단계를 포함하고, 상기 박막층 증착단계는, 상기 웨이퍼가 배치되는 챔버 내부를 가열하여 상기 박막층의 증착온도로 승온시키는 제1승온단계; 및 상기 산화막층 상면에 소스가스를 분사하여 상기 산화막층에 폴리실리콘 결정을 성장시키는 결정성장단계를 포함하는 것일 수 있다.
웨이퍼의 일 실시예는, 웨이퍼에 있어서, 단결정실리콘을 포함하는 서브기판; 상기 서브기판 상측에 형성되는 산화막층; 및 상기 산화막층 상측에 형성되고, 폴리실리콘(poly silicon)을 포함하는 박막층을 포함하고, 상기 서브기판은 비저항값이 1kΩcm 내지 10kΩcm이며, 상기 웨이퍼는 휨(warp)이 50μm 이하로 제어된 것일 수 있다.
웨이퍼의 다른 실시예는, 단결정실리콘을 포함하는 서브기판; 상기 서브기판 상측에 형성되는 산화막층; 및 상기 산화막층 상측에 형성되고, 폴리실리콘을 포함하는 박막층을 포함하고, 상기 서브기판은, 비저항값이 1kΩcm 내지 10kΩcm이며, SFQR 평탄도가 0.08μm 이하로 제어된 것일 수 있다.
실시예에서 상기 산화막층은, 웨이퍼의 전기저항을 높일 수 있고, 서브기판의 실리콘단결정 구조와 다른 폴리실리콘 구조를 가진 박막층을 형성할 수 있는 효과가 있다.
실시예에서, 웨이퍼 제조시 형성될 수 있는 산화막층을 제거하는 공정을 생략할 수 있으므로, 웨이퍼의 생산을 위한 시간, 비용 및 노력을 줄일 수 있는 효과가 있다.
실시예에서, 어닐링단계를 진행함으로 인해, 상기 웨이퍼의 휨 및 보우를 줄일 수 있고, 따라서, 양질의 웨이퍼를 제작할 수 있는 효과가 있다.
실시예에서, 박막층 증착단계를 증착온도가 다른 적어도 2구간으로 나누어 진행함으로써 웨이퍼 휨을 현저히 줄일 수 있고, 따라서 웨이퍼의 품질을 높일 수 있는 효과가 있다.
도 1은 일 실시예의 웨이퍼 제조방법을 나타낸 순서도이다.
도 2는 일 실시예의 웨이퍼를 도시한 개략도이다.
도 3은 일 실시예의 웨이퍼 제조공정을 설명하기 위한 그래프이다.
도 4는 박막층의 증착온도와 웨이퍼 휨(warp)의 관계를 나타낸 실험결과 그래프이다.
도 5는 다른 실시예의 웨이퍼 제조방법을 설명하기 위한 순서도이다.
도 6은 도 5의 박막층 증착단계의 세부단계를 설명하기 위한 순서도이다.
도 7은 다른 실시예의 웨이퍼 제조방법을 설명하기 위한 그래프이다.
도 8은 다른 실시예의 웨이퍼 제조방법의 각 조건에 따른 휨(warp) 실험결과를 설명하기 위한 그래프이다.
도 9는 도 8의 각 조건을 나타낸 도표이다.
도 10은 일 실시예에 따른 어닐링 시간과 박막층 보우(bow)와의 관계를 나타낸 실험결과 그래프이다.
도 11은 일 실시예에 따른 어닐링 시간과 박막층 휨의 관계를 나타낸 실험결과 그래프이다.
도 12는 일 실시예에 따른 파티클의 직경과 박막층 증착단계를 단일온도구간과 2중온도구간에서 실시한 결과를 나타낸 실험결과 그래프이다.
이하, 첨부된 도면들을 참조하여 실시예를 상세히 설명한다. 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 실시예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 실시예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용된다. 또한, 실시예의 구성 및 작용을 고려하여 특별히 정의된 용어들은 실시예를 설명하기 위한 것일 뿐이고, 실시예의 범위를 한정하는 것이 아니다.
실시예의 설명에 있어서, 각 element의 "상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서 이용될 수도 있다.
도 1은 일 실시예의 웨이퍼(10) 제조방법을 나타낸 순서도이다. 웨이퍼(10) 제조방법은 잉곳 성장단계(S110), 서브기판(100) 제작단계(S120), 폴리실리콘(poly silicon) 증착단계(S130), 웨이퍼(10) 연마단계(S140), 웨이퍼(10) 클리닝단계(S150) 및 후처리 단계(S160)를 포함할 수 있다.
잉곳 성장단계(S110)에서는, 도가니(미도시) 등을 포함하는 잉곳 성장장치에서 단결정실리콘 구조의 잉곳을 제작할 수 있다. 이때, 잉곳(ingot)은 대체로 단면이 원형인 원기둥 형상을 가질 수 있다.
서브기판(100) 제작단계(S120)에서는, 상기 잉곳을 가공하여 서브기판(100)을 제작할 수 있다. 예를 들어, 서브기판(100) 제작단계(S120)에서는, 상기 단결정실리콘 구조의 상기 잉곳을 적당한 두께로 슬라이싱(slicing)하고, 슬라이싱된 기판을 세척하는 공정을 거칠 수 있다. 세척이 완료된 기판은 양면을 연마장치를 사용하여 연마하는 공정을 거칠 수 있다.
상기 연마공정을 마친 후, 세척 등 필요한 처리공정을 거치면 상기 서브기판(100)이 마련될 수 있다.
폴리실리콘 증착단계(S130)에서는, 상기 서브기판(100) 상측에 폴리실리콘 구조의 박막층(300)을 증착하고, 산화막층(200) 형성단계와 박막층(300) 증착단계를 포함할 수 있다.
폴리실리콘 증착단계(S130)는 웨이퍼(10) 제조를 위한 각종의 장비들을 구비하고, 상기 장비들을 사용하여 웨이퍼(10) 제조를 위한 최적의 조건을 만들 수 있는 챔버(미도시) 내부에서 진행될 수 있다.
이때, 폴리실리콘 증착단계(S130)에서는, 상기 박막층(300)은 상압(atmospheric pressure) 분위기에서 상기 산화막층(200)에 증착되어 형성될 수 있다. 또한, 상기 산화막층(200)도 상압 분위기에서 형성될 수 있다.
즉, 실시예의 폴리실리콘 증착공정은 상압 분위기의 챔버에서 진행되는 상압 화학기상증착(atmospheric pressure chemical vapor deposition, APCVD)방식으로 진행될 수 있다.
산화막층(200) 형성단계에서는, 상기 서브기판(100) 상측에 산화막층(200)을 형성할 수 있다. 상기 산화막층(200)은, 서브기판(100)의 상면이 외부공기에 노출되고, 약 1000℃ 정도의 고온 분위기에서 유지되어 형성될 수 있다.
다른 실시예로, 상기 산화막층(200)은 서브기판(100)의 상면이 산소 또는 수증기에 노출되어 형성될 수도 있다.
박막층(300) 증착단계에서는, 폴리실리콘을 포함하는 박막층(300)을 상기 산화막층(200) 상측에 증착할 수 있다. 이때, 상기 산화막층(200)은 폴리실리콘 구조의 박막층(300)을 형성하는 매개체 역할을 할 수 있다.
박막층(300) 증착단계에서, 상기 박막층(300)은 소스가스가 상기 산화막층(200)에 분사되어 상기 산화막층(200)에 증착 및 적층되어 형성될 수 있다.
웨이퍼(10) 연마단계(S140)에서는, 폴리실리콘 증착단계(S130), 구체적으로 상기 박막층(300) 증착단계를 완료한 후, 진행할 수 있다. 상기 웨이퍼(10) 연마단계(S140)에서는 박막층(300) 증착이 완료된 웨이퍼(10)를 연마하는데, 구체적으로 상기 박막층(300) 상면, 더욱 구체적으로 후술하는 메인층(320)의 상면을 연마할 수 있다.
웨이퍼(10) 연마공정을 진행하여, 상기 메인층(320)의 상면에 후술하는 연마면(330)을 형성할 수 있다.
웨이퍼(10) 클리닝단계(S150)에서는, 웨이퍼(10) 연마단계(S140)가 완료된 후, 상기 웨이퍼(10)를 세척할 수 있다. 상기 웨이퍼(10) 클리닝단계(S150)에서는 특히, 박막층(300) 증착단계와 웨이퍼(10) 연마단계(S140)에서 발생할 수 있는 파티클을 제거할 수 있다.
이때, 파티클은 웨이퍼(10) 표면에 부착되는 이물질, 가공불량으로 인해 웨이퍼(10) 표면에 형성되는 돌출부 또는 함몰부 등을 의미할 수 있다. 이러한 파티클의 개수, 크기 등이 증가할 수로 웨이퍼(10)의 품질은 저하될 수 있다.
따라서, 상기 웨이퍼(10) 클리닝단계(S150)에서는 화학적, 물리적 방법을 사용하여 상기 파티클을 제거함으로써 웨이퍼(10)의 품질저하를 억제할 수 있다.
후처리 단계(S160)에서는, 완제품 웨이퍼(10)를 제작하기 위해 필요한 작업을 진행할 수 있다. 예를 들어, 클리닝이 완료된 상기 웨이퍼(10)를 대상으로, 웨이퍼(10)의 SFQR 평탄도, 휨(warp) 정도 등을 측정하고, 웨이퍼(10) 표면에 존재하는 파티클의 개수와 크기 등을 측정한다.
이때, 필요한 경우, 파티클 제거 등을 위해 다시 웨이퍼(10) 클리닝작업을 진행할 수도 있다.
상기 측정결과를 고려하여 불량품 웨이퍼(10)를 선별하여 폐기하고, 양질의 웨이퍼(10)만을 골라 제품출하를 위한 포장작업을 수행할 수 있다.
도 2는 일 실시예의 웨이퍼(10)를 도시한 개략도이다. 도 2에 도시된 웨이퍼(10)는 상기 도 1을 참조하여 설명한 웨이퍼(10) 제조방법을 사용하여 완제품으로 가공될 수 있다.
실시예의 웨이퍼(10)는, 도 2에 도시된 바와 같이, 서브기판(100), 산화막층(200) 및 박막층(300)을 포함할 수 있다.
서브기판(100)은 예를 들어, 단결정실리콘을 포함할 수 있다. 즉, 상기 서브기판(100)은 단결정실리콘 구조로 형성될 수 있다. 단결정실리콘은 실리콘(Si)원자가 규칙적으로 배열되어 이루어진 결정구조를 가진 실리콘을 말한다.
이때, 상기 단결정실리콘은 복수의 실리콘결정이 배열되어 형성될 수도 있으나, 각 결정들의 크기 및 형상 등이 유사하고, 그 배열상태 또한 규칙적일 수 있다.
상기 단결정실리콘 구조의 서브기판(100)은, 상기한 바와 같이 예를 들어, 잉곳 성장단계(S110) 및 서브기판(100) 제작단계(S120)를 거쳐 제작될 수 있다.
한편, 상기 서브기판(100)은 비저항값이 예를 들어, 1kΩcm 내지 10kΩcm인 것일 수 있다. 일반적인 p-형 서브기판의 비저항값이 약 10Ωcm인 점을 고려하면 상기 서브기판(100)은 비저항값이 매우 높다고 할 수 있다.
이는 실시예의 웨이퍼(10)는 예를 들어, 고저항 SOI(Silicon On Insulator)기판의 제작에 사용될 수 있기 때문에, 서브기판(100)의 비저항을 크게 제작하는 것이 적절하기 때문이다.
즉, 실시예의 웨이퍼(10)가 고저항 SOI기판의 제작에 사용되려면, 상기 웨이퍼(10)가 전체적으로 전기저항이 높아야 하고, 따라서 서브기판(100)도 비저항값이 높을수록 유리할 수 있다.
상기 서브기판(100)은 불순물을 포함할 수 있다. 상기 불순물은 예를 들어, 붕소(B) 또는 인(P)일 수 있다. 서브기판(100)의 제작시 상기 불순물들의 농도를 조절하여 상기한 비저항값 기타 서브기판(100)의 특성을 조절할 수도 있다.
산화막층(200)은 상기 서브기판(100)의 상측에 형성될 수 있다. 상기 산화막층(200)은 예를 들어, 실리콘산화막(silicon dioxide film)으로 형성될 수 있다.
상기 산화막층(200)은 전기저항이 높으므로, 고저항 SOI기판의 제작에 사용될 수 있는 실시예의 웨이퍼(10)에서 사용될 수 있다.
상기 산화막층(200)은 상기 서브기판(100)의 일면 즉, 도 2에서 도면 상으로 보아, 상면이 외부공기에 노출되어 형성되는 산화막으로 구비될 수 있다. 다른 실시예로, 상기 산화막층(200)은 서브기판(100)의 상면이 산소(O2) 또는 수증기(H2O)에 노출되어 형성될 수도 있다.
이때, 상기 산화막층(200)이 형성되기 위한 온도조건은 고온, 예를 들어, 약 1000℃ 정도일 수 있다.
다른 실시예로, 상기 산화막층(200)은 서브기판(100)의 상면이 산소(O2) 또는 수증기(H2O)에 노출되어 형성될 수도 있다.
일반적으로, 실리콘단결정 구조의 서브기판(100)에 폴리실리콘이 적층된 구조의 기판에서는 제조공정에서 고온의 분위기에서 외부공기에 노출되어 형성되는 산화막층(200)은 제거된다.
그러나, 실시예에서는 상기 산화막층(200)이 전기저항이 높으므로, 고저항 SOI기판의 제작에 사용될 수 있는 실시예의 웨이퍼(10)에서는 유용하다. 따라서, 실시예에서는 상기 산화막층(200)을 제거하지 않고 상기 산화막층(200) 상에 박막층(300)을 증착할 수 있다.
박막층(300)은 상기 산화막층(200)에 증착되어 형성될 수 있다. 즉, 상기 박막층(300)은 상기 산화막층(200) 상측에 형성되고, 폴리실리콘(poly silicon)을 포함할 수 있다.
이때, 상기 폴리실리콘은 상기 단결정실리콘보다 실리콘결정의 크기 및 배열상태가 불규칙할 수 있다.
즉, 단결정실리콘 구조와 비교하여, 폴리실리콘은 실리콘원자들이 불규칙하게 배열되고, 폴리실리콘을 형성하는 각각의 실리콘결정의 크기, 형상에 차이가 크고, 상기 실리콘결정들의 배열상태도 불규칙하다.
상기 박막층(300)은 상기 산화막층(200)에 소스가스가 분사되어 박막층(300)이 적층되는 화학기상증착(chemical vapor deposition, CVD) 방식으로 형성될 수 있다. 이때, 박막층(300)을 형성하기 위해 산화막층(200)에 분사되는 상기 소스가스는 예를 들어, SiHCl3일 수 있다.
상기 박막층(300)은 상기 소스가스가 상기 산화막층(200)에 분사되어 상기 산화막층(200)에 증착 및 적층되어 형성될 수 있다.
상기 박막층(300)은, 도 2에 도시된 바와 같이, 시드층(310)(seed layer)과 메인층(320)(main layer)을 포함할 수 있다. 상기 시드층(310)은 상기 산화막층(200) 상측에 형성되고, 상기 메인층(320)은 상기 시드층(310) 상측에 형성될 수 있다.
상기 시드층(310)은 상기 산화막층(200) 상에 형성되는데, 상기 산화막층(200)은 서브기판(100)과 결정구조가 다르다. 따라서, 산화막층(200) 상에 증착되는 시드층(310)은 서브기판(100)과 달리 불규칙한 크기, 형상 및 배열을 가지면서 성장하게 되어, 임의적 성장결정(random grain)을 가질 수 있다.
임의적 성장결정 구조를 가진 상기 시드층(310)은 결정성장의 방향성이 없거나 매우 작으므로, 상기 시드층(310)은 임의적 형상을 가진 결정구조로 구비될 수 있다.
상기 메인층(320)은 주상성장결정(columnar grain)을 포함할 수 있다. 산화막층(200) 상에 소스가스가 분사되어 시드층(310)이 형성된 후, 실리콘결정이 계속적으로 성장하여 상기 산화막층(200)의 영향으로부터 어느 정도 벗어나게 되면, 실리콘결정은 방향성을 가지고 성장할 수 있다.
박막층(300)에서 상기 실리콘결정이 방향성을 가지고 성장하는 부분이 메인층(320)이 될 수 있다. 이때, 실리콘결정의 성장방향성으로 인해, 상기 메인층(320)은 주상성장결정을 가질 수 있다.
결국, 상기 시드층(310)과 상기 메인층(320)은 주상성장결정을 포함하는지 여부에 따라 결정될 수 있다. 다만, 임의적 성장결정과 주상성장결정을 구분할 수 있은 기준이 명확하지는 않으므로, 상기 시드층(310)과 상기 메인층(320)의 경계를 명확히 구분하기는 어려울 수 있다.
박막층(300)의 증착공정(SE2)이 계속 진행되면, 상기 산화막층(200)에 가까운 부위에는 임의적 성장결정구조를 가진 시드층(310)이 형성되고, 산화막층(200)에서 비교적 멀어 산화막층(200)의 영향을 벗어나는 부위에는 주상 성장결정구조를 포함하는 메인층(320)이 형성될 수 있다.
상기 박막층(300)은, 도 2에 도시된 바와 같이, 연마면(330)이 구비될 수 있다. 상기 연마면(330)은 상기 박막층(300)의 상면에 상기 박막층(300)의 일부가 연마되어 형성될 수 있다.
즉, 상기 연마면(330)은 상기 메인층(320)의 일부가 연마되어 형성되므로, 상기 메인층(320)의 상면에 구비될 수 있다.
실시예의 웨이퍼(10)는 각종 소자가 구비되거나, 다른 기판과 다시 결합하는 공정을 거치는 등의 작업을 통해 완제품 반도체기판의 부품이 될 수 있다.
따라서, 웨이퍼(10)를 이용한 완제품 반도체기판의 제작을 위해 웨이퍼(10)의 상면과 하면을 연마하는 것이다. 한편, 상기 서브기판(100)의 하면은 서브기판(100)의 제작시 미리 연마할 수 있다.
도 2에 도시된 바와 같이, 상기 산화막층(200)은 두께(TH1)가, 예를 들어, 10Å 내지 15Å로 형성될 수 있다. 상기 산화막층(200)의 두께(TH1)는 상기 박막층(300)의 두께(TH2)에 비해 상당히 작을 수 있다.
이는 산화막층(200)의 두께(TH1)가 작더라도 고저항 특성을 가지는 점, 상기 산화막층(200)은 폴리실리콘 구조의 박막층(300)을 형성하기 위해 사용되는 점, 산화막의 결정구조를 성장시켜 그 두께를 키우기 어려운 점 등을 고려하면, 상기 산화막층(200)의 두께(TH1)를 작게 형성하는 것이 적절하기 때문이다.
한편, 상기 박막층(300)은, 예를 들어, 두께(TH2)가 1μm 내지 10μm로 증착되어 형성될 수 있다. 상기 박막층(300) 두께(TH2)는 연마되어 제거되는 두께(TH3)를 고려하여 선택하는 것이 적절하다.
한편, 상기 연마면(330)을 형성하기 위해 상기 박막층(300)의 상면이 연마되어 제거되는 연마두께(TH3)는 연마면(330)의 평탄도, 표면거칠기 등 표면상태, 연마장치의 특성, 웨이퍼(10)의 크기 등을 고려하여 선택할 수 있다. 이때, 연마두께(TH3)는, 예를 들어, 0.1μm 내지 1μm 미만일 수 있다.
다시 도 2를 참조하면, 실시예에서, 상기 박막층(300)은 두께(TH2)가 1μm 내지 10μm로 증착되어 형성된 후, 상기 연마면(330)은 증착된 상기 박막층(300)이 0.1μm 내지 1μm 미만으로 연마되어 형성되며, 연마가 완료된 후 상기 박막층(300) 최종두께(TH4)는 9.9μm 이하일 수 있다. 다만, 상기 박막층(300)의 두께(TH4)가 0이 될 수 없음은 당연하다.
실시예에서 상기 산화막층(200)은, 웨이퍼(10)의 전기저항을 높일 수 있고, 서브기판(100)의 실리콘단결정 구조와 다른 폴리실리콘 구조를 가진 박막층(300)을 형성할 수 있는 효과가 있다.
도 3은 일 실시예의 웨이퍼(10) 제조방법을 설명하기 위한 그래프이다. 도 3은 웨이퍼(10)의 제조방법에서 특히 상기 박막층(300) 증착단계의 진행시 시간의 경과에 따른 챔버 내부온도 변화를 나타낸다. 실시예의 박막층(300) 증착단계는 승온공정(SE1), 증착공정(SE2) 및 냉각공정(SE3)을 포함할 수 있다.
승온공정(SE1)은 박막층(300) 증착온도에 도달하도록 상기 챔버 내부온도를 승온하는 공정이다. 상기 승온공정(SE1)은 챔버 내부에서 상기 산화막층(200) 형성단계를 진행한 후 진행할 수 있다.
다만, 실시예에서는, 산화막층(200) 형성단계 완료 후, 승온공정(SE1) 이전에 챔버 내부의 이물질을 제거하는 퍼지(purge)단계가 진행될 수 있고, 퍼지로 인해 챔버 내부온도가 일시적으로 하강할 수 있다.
따라서, 도 3의 승온공정(SE1)에서는 챔버 내부의 퍼지를 진행함으로 인해, 챔버 내부온도 변동(fluctuation)이 발생할 수 있다.
증착공정(SE2)에서는 산화막층(200) 상에 박막층(300)이 증착될 수 있다. 증착공정(SE2)에서 상기 박막층(300)의 증착온도는, 예를 들어, 925℃ 내지 1100℃일 수 있다. 이러한 고온의 조건은 챔버에 구비되는 가열장치를 통해 상기 챔버 내부를 가열함으로써 얻을 수 있다.
한편, 상기한 바와 같이, 상기 산화막층(200)이 고저항 SOI기판의 제작에 유용하므로, 상기 증착공정(SE2)에서는 상기 산화막층(200)을 제거하지 않고 상기 산화막층(200) 상에 소스가스가 유입되어 상기 박막층(300)이 증착될 수 있다.
실시예에서, 웨이퍼(10) 제조시 형성될 수 있는 산화막층(200)을 제거하는 공정을 생략할 수 있으므로, 웨이퍼(10)의 생산을 위한 시간, 비용 및 노력을 줄일 수 있는 효과가 있다.
상기 증착공정(SE2)은, 상기 박막층(300)의 증착온도가 다른 적어도 2구간, 예를 들어 제1구간과 제2구간으로 나누어 진행될 수 있다. 구체적으로, 상기 증착공정(SE2)은 박막층(300) 증착온도가 925℃ 내지 1050℃ 인 제1구간과, 증착온도가 1050℃ 내지 1100℃인 제2구간으로 나누어 진행될 수 있다.
상기와 같이, 상기 증착공정(SE2)을 상기 제1구간과 상기 제2구간으로 나누어 진행하는 경우, 웨이퍼(10)의 휨을 줄이기 위함이다. 이에 대해서는 도 4를 참조하여 하기에 그 효과를 구체적으로 설명한다.
상기 증착공정(SE2)에서 상기 제1구간과 상기 제2구간은 순서가 달라질 수 있다. 예를 들어, 박막층(300) 증착이 상기 제1구간에서 선행하고, 다음으로 상기 제2구간에서 진행될 수 있다. 반대로, 박막층(300) 증착이 상기 제2구간에서 선행하고, 다음으로 상기 제1구간에서 진행될 수 있다.
또한, 상기 증착공정(SE2)은 복수의 제1구간과 복수의 제2구간에서 반복되어 진행될 수도 있다. 이때, 상기 제1구간과 제2구간의 반복횟수는 챔버, 웨이퍼(10)의 크기, 특성에 따라 적절히 선택할 수 있다.
냉각공정(SE3)은 증착공정(SE2)이 완료된 후, 웨이퍼(10) 연마단계(S140) 시작전에 진행될 수 있다. 상기 웨이퍼(10) 연마단계(S140)는 상기 웨이퍼(10)를 챔버 내부로부터 인출하여 연마장치를 사용하여 진행할 수 있다.
따라서, 상기 웨이퍼(10)를 상기 챔버 내부로부터 인출하기 위해, 상기 냉각공정(SE3)에서는 상기 챔버 내부온도를 하강시켜 상기 웨이퍼(10)를 냉각할 수 있다.
박막층(300) 증착이 완료된 상기 웨이퍼(10)를 급격히 냉각할 경우, 웨이퍼(10)의 변형이 발생할 수 있으므로, 이러한 변형을 방지하기 위해, 상기 냉각공정(SE3)에서는 챔버 내부온도의 하강시간, 단위시간당 온도하강율 등을 적절히 조절할 수 있다.
도 4는 박막층(300)의 증착온도와 웨이퍼(10) 휨의 관계를 나타낸 실험결과 그래프이다. 도 4의 그래프에서, 가로축의 증착온도는 증착공정(SE2) 진행시 챔버 내부온도를 의미할 수 있다.
실험에서는 도 2를 참조하여 설명한 수치범위 내의 웨이퍼(10) 중 임의로 선택하여 복수의 테스트용 웨이퍼(10)를 마련하였다. 물론, 상기 테스트용 웨이퍼(10)는 상기 웨이퍼(10) 클리닝단계(S150)를 완료하여 상기 연마면(330)이 형성된 것이다.
이때, 925/1050℃와 925/1100℃는 증착공정(SE2)에서 2중온도조건 즉, 증착온도를 서로 달리하는 제1구간과 제2구간으로 나누어 증착을 진행한 경우를 말하고, 상기 제1구간과 제2구간의 각각의 증착온도는 기재된 숫자와 같다.
또한, 925℃와 950℃는 증착공정(SE2)에서 단일온도조건 즉, 증착온도를 일정하게 유지하여 증착을 진행한 경우를 말하고, 증착온도는 기재된 숫자와 같다.
그래프 상에서 각 온도조건마다 복수의 웨이퍼(10)를 사용하여 실험하였고, 그래프에서 +로 표시된 부분은 복수의 실험결과값의 평균값을 의미한다.
한편, 그래프의 세로축은 웨이퍼(10) 휨을 나타낸다. 상기 웨이퍼(10) 휨은 웨이퍼(10)의 상면 또는 하면 중 일면과 마주보도록 놓이는 가상의 기준면에서 상기 웨이퍼(10)의 상면과 하면 사이의 중앙에 놓이는 중앙면 즉, 웨이퍼(10)의 두께의 중심을 형성하는 면까지의 거리의 최대값과 최소값의 차이로 정의된다.
도 4에 도시된 실험결과를 보면, 박막층(300) 증착공정(SE2)을 2중온도조건 즉, 제1구간과 제2구간으로 나누어 진행할 수록, 증착온도가 높을수록 상기 박막층(300)의 휨이 현저히 줄어드는 것을 알 수 있다.
따라서, 도 4를 참조하면, 박막층(300) 증착공정(SE2)을 2중온도조건으로 진행하고, 제1구간/제2구간 온도조건을 약 925/1100℃로 할 경우, 웨이퍼 휨이 50μm 이하, 더욱 적절하게는 40μm 이하로 제어된 실시예의 웨이퍼를 제작할 수 있다.
또한, 실시예의 웨이퍼는 SFQR(Site Flatness Quality Requirements : site front least square range) 평탄도가 0.08μm 이하, 더욱 적절하게는 0.05μm 이하로 제어될 수 있다.
실시예에서, 박막층(300) 증착단계를 증착온도가 다른 적어도 2구간으로 나누어 진행함으로써 웨이퍼(10) 휨을 현저히 줄일 수 있고, 따라서 웨이퍼(10)의 품질을 높일 수 있는 효과가 있다.
도 5는 다른 실시예의 웨이퍼(10) 제조방법을 설명하기 위한 순서도이다. 이하에서 설명하는 웨이퍼(10) 제조방법의 각 단계는, 준비단계(S210)와 박막층(300) 연마단계(S270)를 제외하고, 웨이퍼(10) 제조를 위한 각종의 장비들을 구비하고, 상기 장비들을 사용하여 웨이퍼(10) 제조를 위한 최적의 조건을 만들 수 있는 챔버(미도시) 내부에서 진행될 수 있다.
실시예의 웨이퍼(10) 제조방법은, 준비단계(S210), 산화막층(200) 형성단계(S220), 박막층(300) 증착단계(S230), 어닐링단계(S250), 웨이퍼(10) 냉각단계(S260) 및 박막층(300) 연마단계(S270)를 포함할 수 있다.
실시예에서, 어닐링단계(S250)는 산화막층(200) 형성단계(S220)와 박막층(300) 증착단계(S230)가 진행되는 챔버와 동일한 챔버에서 진행될 수도 있고, 웨이퍼(10)를 상기 챔버에서 반출하여, 별도의 가열장치를 사용하여 진행할 수도 있다.
준비단계(S210)에서는, 상기 서브기판(100)을 준비할 수 있다. 상기 서브기판(100)은, 이미 설명한 바와 같이, 잉곳 성장단계(S110), 서브기판(100) 제작단계(S120) 등을 거쳐 제작할 수 있다. 제작된 서브기판(100)은 다음 단계인 산화막층(200) 형성을 위해 상기 챔버 내부에 배치될 수 있다.
산화막층(200) 형성단계(S220)에서는, 상기 서브기판(100) 상측에 산화막층(200)을 형성할 수 있다. 상기 산화막층(200)은, 서브기판(100)의 상면이 외부공기에 노출되고, 약 1000℃ 정도의 고온 분위기에서 유지되어 형성될 수 있다.
다른 실시예로, 상기 산화막층(200)은 서브기판(100)의 상면이 산소 또는 수증기에 노출되어 형성될 수도 있다.
박막층(300) 증착단계(S230)에서는, 폴리실리콘을 포함하는 박막층(300)을 상기 산화막층(200) 상측에 증착할 수 있다.
이때, 박막층(300) 증착단계(S230)에서는, 상기 박막층(300)은 상압 분위기에서 상기 산화막층(200)에 증착되어 형성될 수 있다. 또한, 상기 산화막층(200)도 상압 분위기에서 형성될 수 있다.
박막층(300) 증착단계(S230)에서, 상기한 바와 같이, 상기 박막층(300)은 상기 소스가스가 상기 산화막층(200)에 분사되고, 증착 및 적층되어 형성될 수 있다.
이때, 박막층(300) 증착단계(S230)에서는, 상기 박막층(300)은 상압(atmospheric pressure) 분위기에서 상기 산화막층(200)에 증착되어 형성될 수 있다. 또한, 상기 산화막층(200)도 상압 분위기에서 형성될 수 있다.
즉, 실시예의 폴리실리콘 증착공정은 상압 분위기의 챔버에서 진행되는 상압 화학기상증착(atmospheric pressure chemical vapor deposition, APCVD)방식으로 진행될 수 있다.
한편, 상기한 바와 같이, 상기 산화막층(200)이 고저항 SOI기판의 제작에 유용하므로, 상기 박막층(300)의 증착단계에서는 상기 산화막층(200)을 제거하지 않고 상기 산화막층(200) 상에 소스가스가 유입되어 상기 박막층(300)이 증착될 수 있다.
실시예에서, 웨이퍼(10) 제조시 형성될 수 있는 산화막층(200)을 제거하는 공정을 생략할 수 있으므로, 웨이퍼(10)의 생산을 위한 시간, 비용 및 노력을 줄일 수 있는 효과가 있다.
상기한 바와 같이, 상기 박막층(300)의 증착단계(S230)에서는 상기 산화막층(200)을 제거하지 않고 상기 산화막층(200) 상에 소스가스가 유입되어 상기 박막층(300)이 증착될 수 있다.
상기 박막층(300) 증착단계(S230)에서 상기 박막층(300)의 증착온도는, 상기한 바와 같이 예를 들어, 925℃ 내지 1100℃일 수 있다. 이러한 고온의 조건은 챔버에 구비되는 가열장치를 통해 상기 챔버 내부를 가열함으로써 얻을 수 있다.
상기 박막층(300) 증착단계(S230)는, 예를 들어, 상기 박막층(300)의 증착온도가 다른 적어도 2구간으로 나누어 진행될 수 있다. 구체적으로, 상기 박막층(300) 증착단계(S230)는 증착온도가 925℃ 내지 1050℃ 인 제1구간과, 증착온도가 1050℃ 내지 1100℃인 제2구간으로 나누어 진행될 수 있다.
상기한 바와 같이, 박막층(300) 증착단계(S230)를 상기 제1구간과 상기 제2구간으로 나누어 진행하는 경우, 웨이퍼(10)의 휨을 줄일 수 있다. 이에 대해서는 도 8, 도 9 등을 참조하여 하기에 구체적으로 설명한다.
박막층(300) 증착단계(S230)에서 상기 제1구간과 상기 제2구간은 순서가 달라질 수 있다. 예를 들어, 박막층(300) 증착이 상기 제1구간에서 선행하고, 다음으로 상기 제2구간에서 진행될 수 있다. 반대로, 박막층(300) 증착이 상기 제2구간에서 선행하고, 다음으로 상기 제1구간에서 진행될 수 있다.
또한, 박막층(300) 증착이 복수의 제1구간과 복수의 제2구간에서 반복되어 진행될 수도 있다. 이때, 상기 제1구간과 제2구간의 반복횟수는 챔버, 웨이퍼(10)의 크기, 특성에 따라 적절히 선택할 수 있다.
제2승온단계(S240)는 결정성장단계(S232)와 어닐링단계(S250) 사이에 진행될 수 있다. 상기 제2승온단계(S240)에서는, 상기 웨이퍼(10)의 온도를 상기 박막층(300) 증착단계(S230)의 상기 박막층(300)의 증착온도보다 높은 온도로 승온시킬 수 있다.
상기 웨이퍼(10)의 온도를 기준으로 보면, 웨이퍼(10)의 어닐링 온도는 웨이퍼(10)의 박막층(300) 증착온도보다 높을 수 있다. 따라서, 제2승온단계(S240)에서는 상기 웨이퍼(10)를 설정된 어닐링 온도에 도달하도록 할 수 있다. 이러한 승온은 상기 챔버에 구비되는 가열장치를 통해 상기 챔버 내부를 가열함으로써 이루어질 수 있다.
어닐링단계(S250)에서는, 상기 박막층(300)이 증착된 상기 웨이퍼(10)를 어닐링(annealing)할 수 있다. 웨이퍼(10)는 제2승온단계(S240)에서 승온되므로, 어닐링단계(S250)에서는 상기 박막층(300)이 증착된 상기 웨이퍼(10)는 박막층(300)의 온도보다 높은 온도에서 어닐링될 수 있다.
상기 어닐링단계(S250)에서는 열처리방법인 어닐링을 통해 박막층(300) 연마단계(S270)가 완료된 상기 웨이퍼(10)에 발생할 수 있는 변형 예를 들어, 휨(warp), 보우(bow)를 줄일 수 있다.
상기 어닐링단계(S250)에서는, 예를 들어, 상기 웨이퍼(10)가 수소(H2)가스 분위기에 놓인 상태에서 진행될 수 있다. 상기 어닐링단계(S250)는 고온에서 진행되므로, 고온의 분위기에 놓인 상기 웨이퍼(10)에 외부공기가 접촉하여 산화막이 형성되는 것을 억제할 필요가 있기 때문이다.
따라서, 어닐링단계(S250)에서 상기 웨이퍼(10)에 수소를 분사하는 경우, 상기 수소는 환원작용을 할 수 있으므로 웨이퍼(10)에 산화막이 형성되는 것을 억제할 수 있다.
상기 어닐링단계(S250)에서 상기 웨이퍼(10)의 온도는, 예를 들어, 1100℃ 내지 1160℃로 유지될 수 있다. 또한, 상기 어닐링단계(S250)는 30초 내지 60초 동안 진행될 수 있다. 상기한 어닐링단계(S250)의 온도조건 및 시간조건에 따른 효과는 도 8 등의 도면을 참조하여 하기에 구체적으로 설명한다.
웨이퍼(10) 냉각단계(S260)는 상기 어닐링단계(S250) 후 진행될 수 있다. 상기 웨이퍼(10) 냉각단계(S260)에서는, 상기 웨이퍼(10)를 냉각시킬 수 있다. 어닐링은 승온 및 가열된 웨이퍼(10)를 서서히 냉각하여 어닐링 효과를 얻을 수 있다.
따라서, 상기 웨이퍼(10) 냉각단계(S260)에서는 어닐링단계(S250)에서 승온 및 가열된 웨이퍼(10)를 서서히 냉각하는 것이 적절하다. 이때, 냉각시간 및 단위시간당 냉각율 등은 웨이퍼(10)의 크기, 특성 등을 고려하여 적절히 선택할 수 있다.
박막층(300) 연마단계(S270)는 상기 웨이퍼(10) 냉각단계(S260) 완료 후, 진행될 수 있다. 상기 박막층(300) 연마단계(S270)는 상기 웨이퍼(10) 냉각단계(S260) 완료 후 상기 웨이퍼(10)를 챔버로부터 꺼내어 별도의 연마장치를 사용하여 진행할 수 있다.
상기 박막층(300) 연마단계(S270)에서는, 상기 박막층(300) 상면, 구체적으로 상기 메인층(320) 상면을 연마할 수 있다. 박막층(300) 연마공정을 진행하여 상기 연마면(330)을 형성할 수 있다.
도 6은 도 5의 박막층(300) 증착단계(S230)의 세부단계를 설명하기 위한 순서도이다. 상기 박막층(300) 증착단계(S230)는 제1승온단계(S231) 및 결정성장단계(S232)를 포함할 수 있다.
제1승온단계(S231)에서는, 상기 웨이퍼(10)가 배치되는 챔버 내부를 가열하여 상기 박막층(300)의 증착온도로 승온시킬 수 있다. 상기 제1승온단계(S231)는 상기 산화막층(200) 형성단계(S220) 완료 후 진행되므로, 웨이퍼(10)에 산화막층(200)이 형성된 후 박막층(300) 증착을 진행하기 위해 상기 챔버 내부 및 웨이퍼(10)의 온도를 박막층(300) 증착온도로 승온시키는 단계이다.
결정성장단계(S232)에서는, 제1승온단계(S231)에서 승온이 완료된 후, 상기 산화막층(200) 상면에 소스가스를 분사하여 상기 산화막층(200)에 폴리실리콘 결정을 성장시킬 수 있다.
상기 결정성장단계(S232)에서 소스가스를 분사함에 따라 상기 산화막층(200) 상에 상기 시드층(310)과 상기 메인층(320)이 순차적으로 적층될 수 있다. 설정된 두께로 시드층(310)과 메인층(320)을 포함하는 박막층(300)의 적층이 완료되면, 이후에 상기 박막층(300) 연마단계(S270)를 진행할 수 있다.
도 7은 다른 실시예의 웨이퍼(10) 제조방법을 설명하기 위한 그래프이다. 도 7의 그래프에서는 웨이퍼(10) 제조공정의 진행시간에 따른 챔버 내부온도의 변화를 도시하였다.
실시예에서는, 산화막층(200) 형성단계(S220) 완료 후, 제1승온단계(S231) 이전에 챔버 내부의 이물질을 제거하는 퍼지(purge)단계가 진행될 수 있고, 퍼지로 인해 챔버 내부온도가 일시적으로 하강할 수 있다.
따라서, 도 7의 제1승온단계(S231)에서는 챔버 내부의 퍼지를 진행함으로 인해, 챔버 내부온도 변동(fluctuation)이 발생할 수 있다.
결정성장단계(S232)에서는 박막층(300)의 증착온도가 약 950℃인 제1구간에서만 박막층(300) 증착이 진행되는 것으로 도시되었으나, 상기한 바와 같이, 박막층(300) 증착은 서로 온도가 다른 복수의 구간, 예를 들어 상기 제1구간과 제2구간으로 나누어 진행될 수도 있다.
제2승온단계(S240)에서는 챔버 내부온도가 어닐링 온도가 되도록 챔버 내부를 승온하므로 그래프와 같이 도시되었고, 어닐링단계(S250)에서는 설정된 어닐링온도에서 웨이퍼(10)의 어닐링공정이 진행될 수 있다.
웨이퍼(10) 냉각단계(S260)에서는 가열 및 승온된 웨이퍼(10)를 서서히 냉각하기 위해, 챔버 내부온도를 서서히 내린다.
도 8은 다른 실시예의 웨이퍼(10) 제조방법의 각 조건에 따른 휨 실험결과를 설명하기 위한 그래프이다. 도 9는 도 8의 각 조건을 나타낸 도표이다.
도 9에서 단일온도구간은 온도조건의 변경없이 박막층(300) 증착단계(S230)를 진행한 경우이고, 2중온도구간은 상기 제1구간과 제2구간으로 온도조건을 나누어 박막층(300) 증착단계(S230)를 진행한 경우를 의미한다.
상기한 바와 같이, 예를 들어, 상기 박막층(300)의 증착온도는 925℃ 내지 1100℃이다. 또한, 상기 박막층(300) 증착단계(S230)는 증착온도조건을 달리하는 제1구간과 제2구간으로 나누어 진행하고, 상기 제1구간의 증착온도는 925℃ 내지 1050℃이며, 상기 제2구간의 증착온도는 1050℃ 내지 1100℃이다. 또한, 상기 어닐링단계(S250)에서 상기 웨이퍼(10)의 온도는 1100℃ 내지 1160℃이고, 어닐링 시간은 30초 내지 60초이다.
도 8은 상기한 각 조건들에 기초하여 실험을 진행하였다. 도 8에서는 상기 휨을 서브기판(100), 박막층(300) 및 연마후 박막층(300) 즉, 박막층(300) 연마단계(S270)를 진행후의 박막층(300)으로 각각 나누어 도시하였다.
도 8 및 도 9에 도시된 실험결과를 고려하면, 박막층(300) 증착단계(S230)를 제1구간과 제2구간으로 나누어 진행할수록, 어닐링 온도가 높을수록, 어닐링 시간이 길수록 상기 박막층(300)과 상기 연마후 박막층(300)의 휨이 줄어드는 것을 알 수 있다.
다만, 서브기판(100)의 휨은 이러한 경향을 따르지 않고, 각 조건의 변화에 크게 영향을 받지 않는 것을 알 수 있다.
도 10은 일 실시예에 따른 어닐링 시간과 박막층(300) 보우와의 관계를 나타낸 실험결과 그래프이다. 도 10 및 도 11에서는 약 2.2μm의 두께를 가진 박막층(300)을 대상으로 실험을 수행하였다.
상기 박막층(300) 보우는 상기 웨이퍼(10)의 상면과 하면 사이의 중앙에 놓이는 중앙면 즉, 웨이퍼(10)의 두께의 중심을 형성하는 면이 있고, 상기 박막층(300)이 완전한 평면인 경우의 상기 중앙면에서 상기 박막층(300)이 휘어진 경우의 상기 중앙면까지 측정되는 거리의 최대값으로 정의된다.
도 10에 기재된 실험결과를 보면, 어닐링 시간이 늘어날수록 박막층(300) 보우는 줄어들고 있음을 알 수 있다. 특히, 어닐링 시간조건이 30초 내지 60초인 경우 상기 박막층(300) 보우가 현저히 줄어든다는 것을 알 수 있다.
도 11은 일 실시예에 따른 어닐링 시간과 박막층(300) 휨의 관계를 나타낸 실험결과 그래프이다. 박막층(300) 휨은 상기 웨이퍼(10) 휨에서 설명한 것과 동일하다.
도 11에 기재된 실험결과를 보면, 어닐링 시간이 늘어날수록 박막층(300) 휨은 줄어들고 있음을 알 수 있다. 특히, 어닐링 시간조건이 30초 내지 60초인 경우 상기 박막층(300) 휨이 현저히 줄어든다는 것을 알 수 있다.
실시예에서, 어닐링단계(S250)를 진행함으로 인해, 상기 웨이퍼(10)의 휨, 보우를 줄일 수 있고, 따라서, 양질의 웨이퍼(10)를 제작할 수 있는 효과가 있다.
도 12는 일 실시예에 따른 파티클의 직경과 박막층(300) 증착단계(S230)를 단일온도구간과 2중온도구간에서 실시한 결과를 나타낸 실험결과 그래프이다.
파티클은 실시예의 웨이퍼(10) 제작완료 후, 상기 웨이퍼(10)의 표면에 존재하는 이물질, 가공불량으로 인해 웨이퍼(10) 표면에 형성되는 돌출부 또는 함몰부 등을 의미할 수 있다. 상기 파티클의 크기가 클수록 웨이퍼(10)의 품질은 저하된다.
실험에서는 상기 웨이퍼(10)의 상면 즉, 상기 박막층(300)의 연마면(330)에 존재하는 파티클을 측정하였다. 그래프에 기재된 각 실험조건 및 온도조건은 도 9의 도표에 기재된 바와 같으므로, 도 9를 참조하여 파악할 수 있다.
한편, 도 12의 그래프에서, y축 즉, 세로축은 실험대상인 웨이퍼에 존재하는 파티클들 중 그 크기가 0.16um이상인 파티클의 개수를 나타낸다. 이때, 파티클의 크기란 파티클의 직경, 최장길이 기타 측정가능하고, 파티클의 크기를 나타낼 수 있는 수치화된 것을 의미한다.
이러한 파티클의 크기를 정의하는 기준은 파티클 측정기기에 따라 달라질 수도 있으나, 실험에서는 동일한 파티클 측정기기를 사용하였으므로, 단일온도구간과 2중온도구간에서 결과값을 비교하여 어느 구간이 더 유리한 효과를 가지는지 알 수 있다.
또한, 측정대상이 되는 파티클의 크기를 0.16um 이상의 것을 정하였고, 이러한 기준은 파티클 측정기기에 따라 달라질 수 있으나, 마찬가지로, 실험에서는 동일한 파티클 측정기기를 사용하였다. 따라서, 실험결과에서 단일온도구간과 2중온도구간에서 결과값을 비교하여 어느 구간이 더 유리한 효과를 가지는지 알 수 있다.
도 12에 기재된 실험결과를 보면, 박막층(300) 증착단계(S230)를 2중온도조건 즉, 2중온도구간으로 진행한 경우, 단일온도조건 즉, 단일온도구간으로 진행한 경우에 비해, 검출되는 크기가 0.16um 이상인 파티클의 개수가 줄어들었음을 알 수 있다.
따라서, 실시예에서, 박막층(300) 증착단계(S230)를 증착온도가 다른 적어도 2구간으로 나누어 진행함으로써 웨이퍼(10) 표면에 존재하는 파티클의 크기를 줄일 수 있고, 따라서 웨이퍼(10)의 품질을 높일 수 있는 효과가 있다.
실시예와 관련하여 전술한 바와 같이 몇 가지만을 기술하였지만, 이외에도 다양한 형태의 실시가 가능하다. 앞서 설명한 실시예들의 기술적 내용들은 서로 양립할 수 없는 기술이 아닌 이상은 다양한 형태로 조합될 수 있으며, 이를 통해 새로운 실시형태로 구현될 수도 있다.
실시예에서 상기 산화막층은, 웨이퍼의 전기저항을 높일 수 있고, 서브기판의 실리콘단결정 구조와 다른 폴리실리콘 구조를 가진 박막층을 형성할 수 있는 효과가 있다. 따라서, 산업상 이용가능성이 있다.

Claims (20)

  1. 단결정실리콘 구조의 잉곳을 제작하는 잉곳 성장단계;
    상기 잉곳을 가공하여 서브기판을 제작하는 서브기판 제작단계;
    상기 서브기판 상측에 폴리실리콘(poly silicon) 구조의 박막층의 증착공정을 진행하는 폴리실리콘 증착단계;
    상기 박막층 상면을 연마하는 웨이퍼 연마단계;
    상기 웨이퍼를 세척하는 웨이퍼 클리닝단계; 및
    상기 웨이퍼 클리닝단계 완료 후 진행되는 후처리 단계
    를 포함하는 웨이퍼 제조방법.
  2. 제1항에 있어서,
    상기 폴리실리콘 증착단계는,
    상기 서브기판의 상측에 산화막을 형성하는 산화막층 형성단계; 및
    상기 산화막층 상측에 상기 박막층의 증착공정을 진행하는 박막층 증착단계
    를 포함하며,
    상기 박막층은,
    상기 산화막층 상측에 형성되는 시드층(seed layer); 및
    상기 시드층 상측에 형성되는 메인층(main layer)
    을 포함하는 것을 특징으로 하는 웨이퍼 제조방법.
  3. 제2항에 있어서,
    상기 메인층은 주상성장결정(columnar grain)을 포함하고,
    상기 박막층은 상압(atmospheric pressure) 분위기에서 상기 산화막층에 증착되어 형성되고,
    상기 박막층의 증착온도는 925℃ 내지 1100℃인 것을 특징으로 하는 웨이퍼 제조방법.
  4. 제1항에 있어서,
    상기 박막층의 증착공정은,
    증착온도가 925℃ 내지 1050℃ 인 제1구간과, 증착온도가 1050℃ 내지 1100℃인 제2구간으로 나누어 진행되는 것을 특징으로 하는 웨이퍼 제조방법.
  5. 제3항에 있어서,
    상기 박막층의 증착공정은,
    상기 산화막층을 제거하지 않고 상기 산화막층 상에 소스가스가 유입되어 상기 박막층이 증착되는 것을 특징으로 하는 웨이퍼 제조방법.
  6. 제2항에 있어서,
    상기 산화막층은 상기 서브기판의 일면이 외부공기에 노출되어 형성되고, 두께가 10Å 내지 15Å이며,
    상기 박막층은 두께가 1μm 내지 10μm로 증착되어 형성되는 것을 특징으로 하는 웨이퍼 제조방법.
  7. 제1항에 있어서,
    상기 웨이퍼 연마단계는 상기 박막층의 상면에 상기 박막층의 일부가 연마되어 형성되는 연마면이 구비되고,
    상기 박막층의 두께가 1μm 내지 10μm로 증착되어 형성된 후, 상기 연마면은 증착된 상기 박막층이 0.1μm 내지 1μm 미만으로 연마되어 형성되는 것을 특징으로 하는 웨이퍼 제조방법.
  8. 제1항에 있어서,
    상기 폴리실리콘 증착단계는,
    상기 서브기판의 상측에 산화막을 형성하는 산화막층 형성단계; 및
    상기 산화막층 상측에 상기 박막층의 증착공정을 진행하는 박막층 증착단계
    를 포함하며,
    상기 박막층의 증착공정은 상기 박막층의 증착온도가 다른 적어도 2구간으로 나누어 진행되는 웨이퍼 제조방법.
  9. 웨이퍼 제조방법에 있어서,
    서브기판을 준비하는 준비단계;
    상기 서브기판 상측에 산화막층을 형성하는 산화막층 형성단계;
    폴리실리콘(poly silicon)을 포함하는 박막층을 상기 산화막층 상측에 증착하는 박막층 증착단계; 및
    상기 박막층이 증착된 상기 웨이퍼를 어닐링(annealing)하는 어닐링단계
    를 포함하고,
    상기 박막층 증착단계는,
    상기 웨이퍼가 배치되는 챔버 내부를 가열하여 상기 박막층의 증착온도로 승온시키는 제1승온단계; 및
    상기 산화막층 상면에 소스가스를 분사하여 상기 산화막층에 폴리실리콘 결정을 성장시키는 결정성장단계
    를 포함하는 것을 특징으로 하는 웨이퍼 제조방법.
  10. 제9항에 있어서,
    상기 결정성장단계와 상기 어닐링단계 사이에 상기 웨이퍼의 온도를 상기 박막층 증착단계의 상기 박막층의 증착온도보다 높은 온도로 승온시키는 제2승온단계를 더 포함하는 것을 특징으로 하는 웨이퍼 제조방법.
  11. 제9항에 있어서,
    상기 박막층 증착단계는,
    증착온도가 925℃ 내지 1050℃인 제1구간과, 증착온도가 1050℃ 내지 1100℃인 제2구간으로 나누어 진행되는 것을 특징으로 하는 웨이퍼 제조방법.
  12. 제9항에 있어서,
    상기 어닐링단계와 진행 후,
    상기 웨이퍼를 냉각시키는 웨이퍼 냉각단계; 및
    상기 박막층 상면을 연마하는 박막층 연마단계
    를 더 포함하는 것을 특징으로 하는 웨이퍼 제조방법.
  13. 제9항에 있어서,
    상기 어닐링단계는,
    상기 웨이퍼의 온도가 1100℃ 내지 1160℃이고, 30초 내지 60초 동안 진행되는 것을 특징으로 하는 웨이퍼 제조방법.
  14. 제9항에 있어서,
    상기 서브기판은,
    단결정실리콘을 포함하고, 비저항값이 1kΩcm 내지 10kΩcm인 것을 특징으로 하는 웨이퍼 제조방법.
  15. 웨이퍼에 있어서,
    단결정실리콘을 포함하는 서브기판;
    상기 서브기판 상측에 형성되는 산화막층; 및
    상기 산화막층 상측에 형성되고, 폴리실리콘(poly silicon)을 포함하는 박막층
    을 포함하고,
    상기 서브기판은 비저항값이 1kΩcm 내지 10kΩcm이며,
    상기 웨이퍼는 휨(warp)이 50μm 이하로 제어된 웨이퍼.
  16. 제15항에 있어서,
    상기 박막층의 증착공정에서 사용되는 소스가스는 SiHCl3인 것을 특징으로 하는 웨이퍼.
  17. 제15항에 있어서,
    상기 웨이퍼는 휨이 40μm 이하로 제어된 것을 특징으로 하는 웨이퍼.
  18. 제15항에 있어서,
    상기 서브기판은,
    붕소(B) 또는 인(P)을 포함하는 것을 특징으로 하는 웨이퍼.
  19. 단결정실리콘을 포함하는 서브기판;
    상기 서브기판 상측에 형성되는 산화막층; 및
    상기 산화막층 상측에 형성되고, 폴리실리콘을 포함하는 박막층
    을 포함하고,
    상기 서브기판은,
    비저항값이 1kΩcm 내지 10kΩcm이며, SFQR 평탄도가 0.08μm 이하로 제어된 웨이퍼.
  20. 제19항에 있어서,
    상기 웨이퍼는 SFQR 평탄도가 0.05μm 이하로 제어된 것을 특징으로 하는 웨이퍼.
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