WO2014189194A1 - 반도체용 실리콘 단결정 잉곳 및 웨이퍼 - Google Patents

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silicon
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홍영호
박현우
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주식회사 엘지실트론
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface

Definitions

  • Embodiments relate to silicon single crystal ingots and wafers for semiconductors.
  • a floating zone (FZ) method or a CZochralski (CZ: CZochralski) method is widely used as a method of manufacturing a silicon wafer.
  • FZ floating zone
  • CZ CZochralski
  • polycrystalline silicon is charged into a quartz crucible, the graphite heating element is heated and melted, and then seed crystals are immersed in the silicon melt formed as a result of melting, so that crystallization occurs at the melt interface, so that the seed crystals are formed.
  • a single crystal silicon ingot is grown. The grown single crystal silicon ingot is then sliced, etched and polished into wafer form.
  • V represents the pulling speed of the single crystal silicon ingot
  • G represents the vertical temperature gradient near the solid-liquid interface
  • the V region is a region in which vacancy is excessive due to lack of silicon atoms.
  • the single crystal silicon ingot when pulled to a V / G smaller than a predetermined threshold value, the single crystal silicon ingot grows to an O band region including an oxide induced stacking fault (OSF).
  • OSF oxide induced stacking fault
  • the single crystal ingot grows in the interstitial region (hereinafter referred to as 'I region') due to the dislocation loop where silicon between the lattice is collected. do.
  • the region I is a region in which agglomerates of silicon between lattice are large due to excess silicon atoms.
  • the bacon predominant defect free zone hereafter referred to as 'VDP region'
  • 'IDP region' the interstitial predominant defect free zone
  • the VDP region and the IDP region are the same in that they are regions in which there is no shortage or excess of silicon atoms. However, the VDP region is superior in excess baconic concentration, while the IDP region is superior in excess interstitial concentration.
  • a small void area that belongs to the O band and has a fine sized vacancy defect, for example a direct surface oxide defect (DSOD).
  • DSOD direct surface oxide defect
  • a leakage issue due to oxygen precipitates may arise.
  • SOI silicon on insulator
  • the embodiment provides a silicon single crystal ingot and a wafer for semiconductors in which generation of oxygen precipitates by heat treatment can be suppressed.
  • the silicon single crystal ingot and wafer for a semiconductor of the embodiment include a transition region predominantly having a crystal defect of 10 nm to 30 nm size among the crystal defects included in the interstitial predominant defect free region, and at least to the ingot and the wafer.
  • the difference between the initial oxygen concentration before the one heat treatment and the final oxygen concentration after the at least one heat treatment is 0.5 ppma or less.
  • the transition region may further include a vacancy-dominant defect region, and the interstitial dominant defect region may occupy 70% or more of the entire transition region based on the diameter of the wafer.
  • the crystal defects having a size of 10 nm to 30 nm may be more than 50%.
  • the crystal defects having a size of 10 nm to 30 nm may be greater than 70%.
  • the size of the crystal defect included in the transition region may be 10 nm to 19 nm.
  • the baconic predominant defect free region and the interstitial predominant defect free region can be distinguished by a nickel haze method.
  • the at least one heat treatment may include at least six repeated heat treatments.
  • the wafer may be a wafer for SOI.
  • the initial oxygen concentration may be 10 ppma or less.
  • the transition region may or may not contain up to 30% crystal defects belonging to the O band region.
  • the silicon single crystal ingot and wafer for semiconductor according to the embodiment predominantly have crystal defects having a size of 10 nm to 30 nm among the crystal defects included in the IDP region, and have an oxygen concentration difference ⁇ Oi of 0.5 ppma or less, Even if the heat treatment is performed, the generation of oxygen precipitates is suppressed, and the occurrence of failure and sub leakage of the product can be controlled.
  • 1 is a view schematically showing the distribution of crystal defect regions according to V / G during growth of a single crystal silicon ingot.
  • FIG. 2 is a view showing a single crystal ingot growth apparatus according to the embodiment.
  • FIG 3 is a view showing the growth rate and the distribution of crystal defects of the silicon single crystal ingot for semiconductor according to the present embodiment.
  • FIG. 4 is a plan view of a silicon single crystal wafer for semiconductors according to the embodiment.
  • FIG. 5 is a plan view of a high quality silicon single crystal wafer for semiconductors according to another embodiment.
  • FIG. 6 shows a general cross-sectional view of manufacturing a wafer for SOI.
  • FIG. 7A shows the initial oxygen concentration of the silicon wafer
  • FIG. 7B shows the final oxygen concentration of the silicon wafer when the heat treatment was repeated six times at 1000 ° C. for one hour
  • FIG. 7C shows the GOI after the heat treatment.
  • FIG. 8 is a flowchart illustrating a nickel haze method for distinguishing a defective area of a silicon single crystal wafer according to an embodiment.
  • FIG. 9 is a view showing a two-step heat treatment.
  • FIG. 10 is a view showing a metal precipitate.
  • FIG. 11 is a view showing protrusions formed by etching.
  • FIG. 12 is a view showing a residual afterimage according to the Ni contamination concentration.
  • FIG. 13A shows the surface state of the silicon single crystal wafer when using Cu contamination
  • FIG. 13B shows the surface state of the silicon single crystal wafer when using Ni contamination.
  • Figure 14 shows the experimental results for the optimum conditions of the two-step heat treatment.
  • 15A to 15C are diagrams showing the distribution of defects according to oxygen concentration in a Cu base.
  • 16A to 16C are graphs showing the distribution of defects according to oxygen concentration on a Ni-based substrate.
  • FIG. 17A shows region divisions defined in a silicon single crystal wafer by Cu-based defect detection
  • FIG. 17B illustrates region divisions defined in a silicon single crystal wafer by Ni-based defect detection according to an embodiment.
  • FIG. 2 is a view showing a single crystal ingot growth apparatus 100 according to the embodiment.
  • the single crystal ingot growth apparatus 100 shown in FIG. 2 includes a crucible 10, a support shaft driver 16, a support rotation shaft 18, a silicon melt 20, an ingot 30, a seed crystal 32, and wire pulling.
  • the rotational angular velocity calculator 92, the first comparator 94, the flow rate controller 96, the second comparator 110, and the first and second controllers 120 and 130 are included.
  • the single crystal silicon ingot growth apparatus 100 grows the single crystal silicon ingot 30 as follows by the CZ method.
  • the high-purity polycrystalline raw material of silicon in the crucible 10 is heated by the heater 60 above the melting point temperature, and changed into the silicon melt 20.
  • the crucible 10 containing the silicon melt 20 has a double structure in which the inside is made of quartz 12 and the outside is made of graphite 14.
  • the pulling unit 40 releases the pulling wire 42 to contact or immerse the tip of the seed crystal 32 at approximately the center of the surface of the silicon melt 20.
  • the silicon seed crystals 32 may be held using a seed chuck (not shown).
  • the support shaft drive unit 16 rotates the support rotation shaft 18 of the crucible 20 in the same direction as the arrow, while the pull unit 40 is pulled while rotating the ingot 30 by the pulling wire 42. To foster. At this time, it is possible to complete the columnar single crystal silicon ingot 30 by adjusting the speed (V) and the temperature gradient (G, ⁇ G) to pull the ingot 30.
  • the heat shield member 50 is arranged to surround the ingot 30 between the single crystal silicon ingot 30 and the crucible 10, and serves to block heat radiated from the ingot 30.
  • FIG 3 is a view showing the growth rate and the distribution of crystal defects of the silicon single crystal ingot for semiconductor according to the present embodiment.
  • the defect distribution of the single crystal silicon ingot shown in FIG. 3 is the same as that of the single crystal silicon ingot shown in FIG. 2 except that the transition region is further defined, so that the V region, the small void region, the O band region, the VDP region, Detailed description of the IDP region and I region will be omitted.
  • the transition region is defined as a region that predominantly has crystal defects having a size of 10 nm to 30 nm among the crystal defects included in the VDP region.
  • the predominance may mean more than 50%. That is, the crystal defects having a size of 10 nm to 30 nm among the total crystal defects included in the transition region may be 50% or more. Alternatively, crystal defects having a size of 10 nm to 30 nm may occupy 70% or more of all the crystal defects included in the transition region.
  • the size of crystal defects predominantly included in the transition region may be between 10 nm and 19 nm.
  • Such a transition region may not include crystal defects belonging to O bands or I regions, which are ring-shaped oxidized organic stacked defect regions, but embodiments are not limited thereto.
  • the ingot 30 or the silicon wafer according to the embodiment may predominantly have crystal defects having a size of 10 nm to 30 nm.
  • FIG. 4 is a plan view of a silicon single crystal wafer 5A for semiconductors according to an embodiment
  • FIG. 5 is a plan view of a high quality silicon single crystal wafer 5B for semiconductors according to another embodiment.
  • the silicon wafer 5A may have a crystal defect distribution as shown in FIG. .
  • the distribution of the transition region of the silicon wafer 5A spans both the IDP region 140 and the VDP region 142.
  • the silicon wafer 5B has a crystal defect distribution as shown in FIG. Can be.
  • the distribution of the transition region of the silicon wafer 5B spans only the IDP region 150. In other words, the distribution of the transition region of the silicon wafer 5B does not span the VDP region.
  • the IDP region may occupy m% in the entire transition region as in Equation 1 below, and the VDP region may occupy n% in the entire transition region as in Equation 2 below.
  • the IDP region may occupy 70% or more of the entire transition region, and the O band and VDP region may occupy less than 30% of the entire transition region.
  • the VDP region is positioned at the edge of the silicon wafer 5A and the IDP region is positioned at the center of the inner edge of the silicon wafer 5A.
  • the IDP region may be located on the edge of the silicon wafer and the VDP region may be located in the center of the inner edge of the silicon wafer.
  • the present invention is not limited thereto, and in the transition region of the silicon wafer, the VDP region and the IDP region may be located in various forms.
  • Oxide precipitates may occur when the silicon wafer is subsequently heat treated. Oxygen precipitates here relate to the initial oxygen concentration of the silicon wafer but also to the vacancy that provides the site. When the initial oxygen concentrations are the same, the VDP region forms more oxygen precipitates than the IDP region.
  • SOI silicon on insulator
  • FIG. 6 shows a general cross-sectional view of manufacturing a wafer for SOI.
  • a bond wafer 231 serving as a silicon active layer and a base wafer 232 serving as a supporting substrate are prepared.
  • the bond wafer 231 and / or the base wafer 232 may correspond to a silicon wafer having a transition region grown by the Czochralski method as described above. That is, using the single crystal ingot growth apparatus 100 shown in FIG. 2, a silicon wafer can be manufactured from the single crystal ingot grown while controlling V / G.
  • the surface of at least one of the bond wafer 231 and the base wafer 232 is oxidized.
  • the bond wafer 231 is thermally oxidized to form an oxide film 233 on the surface thereof.
  • the oxide film 233 may have a thickness in which insulation is maintained, but may have an extremely thin thickness in the range of 10 nm to 100 nm.
  • ions such as hydrogen, helium or argon are implanted into one surface of the bond wafer 231 on which the oxide film 233 is formed on the surface to form the ion implantation layer 234. (Or cleavage zone).
  • an oxide film (insulating film) 233 is formed between the surface of the ion implanted side of the bonded wafer 231 and the surface of the base wafer 232.
  • the surfaces of the two wafers 231 and 232 may be brought into contact with each other without using an adhesive or the like in a clean atmosphere at room temperature.
  • an insulating wafer such as SiO 2 , SiC, Al 2 O 3, or the like may be used. In this case, the bond wafer 231 and the base wafer 232 may be directly bonded without the oxide film 233.
  • step (e) a part of the bond wafer 231 is peeled from the ion implantation layer 234 by heat treatment. That is, the cleavage zone 234 of the bond wafer 231 is cut horizontally and a thin layer is removed from the base wafer 232.
  • the peeled wafer 235 is caused by crystal rearrangement and bubble aggregation.
  • an SOI wafer 236 silicon active layer 237 + oxide film 233 + base wafer 232.
  • the by-produced peeled wafer 235 can be recycled to the peeled surface to be reused as the base wafer 232 or the bond wafer 231.
  • step (f) a bonding heat treatment is applied to the SOI wafer 236.
  • Step (f) is a weak bonding force of the wafers in close contact with the bonding step and the stripping heat treatment step of steps (d) and (e).
  • Heat treatment is performed to sufficiently bond strength.
  • this heat treatment can be performed in an inert gas atmosphere at 1050 ° C to 1200 ° C for 30 minutes to 2 hours.
  • step (g) the oxide film formed on the surface of the wafer for SOI 236 is removed by hydrofluoric acid cleaning.
  • step (h) oxidation to adjust the thickness of the silicon 237 is performed as necessary, and so-called sacrificial oxidation is performed in step (I) to remove the oxide film 238 by hydrofluoric acid cleaning.
  • the silicon wafer according to the embodiment has an oxygen concentration difference ⁇ Oi of 0.5 ppma or less, generation of oxygen precipitates can be controlled.
  • the oxygen concentration difference ⁇ Oi means at least the difference between the initial oxygen concentration before the heat treatment and the final oxygen concentration after the heat treatment.
  • the initial oxygen concentration and the final oxygen concentration mean the oxygen concentration of the entire wafer or ingot without being displayed as shown in FIG.
  • the oxygen concentration difference ⁇ Oi of the silicon wafer is 0.5 ppma or less, even if the heat treatment is repeated six times or more, generation of oxygen precipitates is suppressed, thereby preventing product failure and leakage current. Generation can be controlled.
  • the initial oxygen concentration and the final oxygen concentration are different from the O band shown in FIG.
  • the O band may appear faint when the silicon wafer has the oxygen concentration difference ⁇ Oi as described above. However, even in this case, if a specific heat treatment or repeated heat treatment is performed, nucleation may occur, and thus it may appear gradually.
  • the silicon wafer of the embodiment may have only an IDP region and a VDP region without the O band region illustrated in FIG. 3.
  • the area occupied by the IDP region may be 70% or more.
  • the single crystal ingot growth apparatus 100 shown in FIG. 2 designs a heat shield member 50 so as to extend the recombination section and prevents convection of the silicon melt 20. To control.
  • the above-described transition region may be manufactured by extending the length section of the temperature region (1250 ° C to 1420 ° C) in which the IDP region is formed.
  • a silicon wafer having a transition region as described above and having an oxygen concentration difference ⁇ Oi of 0.5 ppma or less can be manufactured as follows by the single crystal ingot growth apparatus 100 shown in FIG.
  • the rotational angular velocity of the single crystal silicon ingot 30 is calculated.
  • the rotational angular velocity calculating unit 92 uses the speed at which the ingot 30 provided from the pulling unit 40 rotates and the diameter of the sensed ingot 30 provided from the sensor 90, thereby increasing the ingot 30. Can calculate the rotational angular velocity of
  • the first comparator 94 compares the rotational angular velocity calculated by the rotational angular velocity calculator 92 with the target rotational angular velocity TSR and outputs the result of comparison as an angular velocity error value to the flow rate controller 96.
  • the flow rate controller 96 reduces the flow rate of the molten silicon 20 in the portion 34 in which the diameter of the grown single crystal silicon ingot 30 is sensed according to the angular velocity error value received from the first comparator 94. Let's do it.
  • the flow rate controller 96 may control the pulling unit 40 and / or the support shaft driver 16 to reduce the flow rate. That is, the flow rate control unit 96 controls the rotational speed of the ingot 30 through the pulling unit 40 and the rotational speed of the crucible 10 through the support shaft drive unit 16. If it is determined through the angular velocity error value that the measured rotational angular velocity is greater than the target rotational angular velocity TSR, the flow rate control unit 96 decreases the flow velocity. When the portion 34 of which the diameter is sensed corresponds to the meniscus of the silicon melt 20, the flow rate of the silicon melt 20 may be reduced to stabilize the flow of the meniscus.
  • the diameter sensing unit 90 senses the diameter of the single crystal silicon ingot 30.
  • the second comparison unit 110 compares the diameter sensed by the diameter sensing unit 90 with the target diameter TD, and outputs the result of the comparison to the pulling unit 40 as a diameter error value.
  • the pulling unit 40 changes the pulling speed of the grown single crystal silicon ingot 30 according to the diameter error value and pulls the rotating single crystal silicon ingot 30 at a variable pulling speed. Therefore, according to the diameter error value, the pulling speed of the grown single crystal silicon ingot 30 can be adjusted.
  • the pulling unit 40 controls the pulling speed of the single crystal silicon ingot 30 according to the diameter sensed by the diameter sensing unit 90.
  • the impression unit 40 may have the ingot 30 as the actual diameter of the ingot 30 is larger than the target diameter.
  • the pulling unit 40 lowers the pulling speed of the ingot 30 by the measured diameter smaller than the target diameter.
  • the meniscus 34 the portion of which the diameter is sensed, may be unstable due to the strength of the node or molten silicon 20 generated during the growth of the ingot 30.
  • the pulling speed is the target trajectory of the pulling speed in T (VG).
  • the width 322 that fluctuates outside 320 can be very large.
  • the frequency of the defective ingot 30 or the silicon wafer can be increased, including the crystal defect 336 in the OISF (between the small void region and the O band region) or the crystal defect 334 in the I region. .
  • the diameter sensing unit 90 After stabilizing the flow of the meniscus 34 as described above, the diameter is accurately sensed by the diameter sensing unit 90 and the pulling speed is adjusted based on the accurately sensed value. Therefore, the width at which the pulling speed V fluctuates out of the trajectory 320 of the target pulling speed is reduced.
  • the first controller 120 determines the position 62 of the maximum heating part of the heater 60.
  • the second controller 130 determines the position of the maximum magnetic field plan (MGP) according to the determined position 62 of the maximum heating part of the heater 60 received from the first controller 120.
  • MGP means a portion where the horizontal component of the magnetic field generated from the magnetic field applying unit 80 is maximized.
  • the magnetic field applying unit 80 is thermally cut off from the heater 60 by the heat insulating material 70.
  • the heater 60 may uniformly generate heat in the vertical direction, or may adjust the amount of heat generated in the vertical direction. If the heater 60 generates heat uniformly in the vertical direction, the maximum heat generating part is located slightly above the center or the center of the heater 60. However, when the heater 60 can adjust the amount of heat generated in the up and down direction, the maximum heat generating portion can be arbitrarily adjusted.
  • the second controller 130 controls the magnetic field applying unit 80 to apply the magnetic field to the crucible 10 so that the MGP is formed at the determined position.
  • the first controller 120 may control the heater 60 to change the position 62 of the maximum heating part.
  • the second controller 130 checks the changed position 62 of the maximum heating unit through the first controller 120 and adjusts the position where the MGP is to be formed according to the changed position.
  • the second controller 130 controls the magnetic field applying unit 80 to form the MGP at the adjusted position and applies the magnetic field to the crucible 10.
  • the MGP may be determined to be located below the position 62 of the maximum heating portion.
  • the MGP may be located 20% to 40% lower than the position 62 of the maximum heating portion relative to the interface of the silicon melt 20. That is, if the position 62 of the maximum heat generating portion is spaced apart from the interface of the silicon melt 20 by the first distance D1, the MGP is 20% to 40 greater than the first distance D1 from the interface of the silicon melt 20.
  • the second distance may be spaced apart by a second distance D2.
  • the second distance D2 may be between 50 mm and 300 mm, for example 150 mm.
  • the convection of the silicon melt 20 can be controlled by adjusting the position 62 of the maximum heat generating part and the position of the MGP, but also the silicon melt by the strength of the magnetic field applied by the magnetic field applying part 80. Convection of 20 can be controlled.
  • the silicon melt 20 shown in FIG. 2 is convection in the arrow direction 22 by the rotation of the ingot 30 and in the arrow direction 24 by the rotation of the crucible 10.
  • the convection of the silicon melt 20 may be blocked at the top and bottom of the MGP.
  • the MGP may be determined in consideration of the convection of the silicon melt according to the position of the maximum heating part, and the convection of the silicon melt 20 may be controlled by appropriately adjusting the intensity of the magnetic field to change the rotational angular velocity.
  • FIG. 2 in order to grow a silicon wafer or an ingot formed of a transition region predominantly having crystal defects having a size of 10 nm to 30 nm included in the IDP region, and having an oxygen concentration difference ⁇ Oi of 0.5 ppma or less, FIG.
  • the apparatus shown in was used.
  • the growth apparatus shown in FIG. 2 described above is merely exemplary, and in order to perform each step, an automatic growth controller (AGC) (not shown) or an automatic temperature controller (ATC) is performed. (Not shown) and the like can be further used.
  • AGC automatic growth controller
  • ATC automatic temperature controller
  • the pressure / flow rate of an inert gas such as argon gas, which is a cooling gas in addition to the rotational angular velocity of the single crystal silicon ingot 30, the MGP, the strength of the magnetic field, and the position of the maximum heat generating site.
  • an inert gas such as argon gas, which is a cooling gas
  • a melt gap between the interface of the heat shield member 50 and the silicon melt 20, the shape of the heat shield member 50, the number of heaters 60, and the rotational speed of the crucible 10 can be further used.
  • FIG. 7A shows the initial oxygen concentration of the silicon wafer
  • FIG. 7B shows the final oxygen concentration of the silicon wafer when the heat treatment was repeated six times at 1000 ° C. for one hour
  • FIG. 7C shows the gate oxide after the heat treatment. Integrity).
  • Example 1 is a case where the heat treatment is performed once
  • Example 2 is a case where the heat treatment is performed twice
  • Example 3 shows a case where the heat treatment is performed three times
  • 'd' represents the distance from the center of the wafer.
  • the oxygen concentration difference ⁇ Oi is represented as 0.2 ppma in Examples 1 to 3 as shown in FIG. 7B. This is because the crystal defect of the IDP region in the silicon wafer is 70% or more. If the silicon wafer does not contain 70% or more of the crystal defects in the IDP region and 30% or more of the crystal defects in the O band and the VDP region, the oxygen concentration difference ⁇ Oi of the silicon wafer is shown in FIG. 7B. As it becomes, it becomes uneven below 0.2 ppma.
  • the oxygen concentration difference [Delta] Oi is larger than 0.5 ppma in the VDP region and lowers only in the IDP region, so that uniformity of the oxygen concentration difference [Delta] Oi in the radial direction of the wafer is not secured. This means that when repeated heat treatment, oxygen precipitates are generated in the VDP region.
  • the division of the IDP region and the VDP region shown in FIG. 3 may be performed by a conventional crystal defect evaluation method such as a copper deposition method (or a copper haze ( Cu Haze)] may be difficult to distinguish and the O band region may not be observed.
  • a copper deposition method or a copper haze ( Cu Haze)
  • the copper deposition method is disclosed in Korean Patent Registration No. 10-0838350.
  • the VDP region and the IDP region can be more clearly distinguished by the nickel haze method.
  • FIG. 8 is a flowchart illustrating a nickel haze method for distinguishing a defective area of a silicon single crystal wafer according to an embodiment.
  • the silicon single crystal wafer may be coated with a metal solution such as Ni (S 101).
  • the coating method may be a spin coating method or a dipping method, but is not limited thereto.
  • the Ni solution When Ni is coated on the silicon single crystal wafer, the Ni solution is diffused onto the silicon single crystal wafer, and metal precipitates may be formed by reacting or combining with the oxygen precipitate. At this time, the concentration of Ni may be at least 1E13 atom / cm 2 or more, but is not limited thereto.
  • Ni may be more excellent in detecting defects than Cu because fine precipitates that are not gettered by conventional Cu may be gettered.
  • the silicon single crystal wafer when the silicon single crystal wafer is not found defect by Ni, it can be confirmed that the silicon single crystal wafer is more defect free by Cu than in the detection method. Therefore, not only finer defects can be found by the nickel haze method according to the embodiment, but also silicon single crystal wafers can be manufactured through growth of high quality silicon ingots without defects based on the nickel haze method.
  • the threshold may be set to 10 ppma, but is not limited thereto.
  • the first stage heat treatment may be performed (S 105).
  • the first stage heat treatment may serve to nucleate the metal precipitates.
  • the first step heat treatment may be performed for 4 hours at a heat treatment temperature of 870 °C.
  • the nucleus of the metal precipitate may be formed by the first heat treatment.
  • the nucleus of the metal precipitate can be used as a seed for the growth of the nucleus of the metal precipitate by the second step heat treatment of the post-process.
  • the second step heat treatment may be performed (S 107).
  • the second step heat treatment may serve to grow the nucleus of the metal precipitate so that the size of the metal precipitate is increased by using the nucleus of the metal precipitate as a seed. Although it can grow in all directions centering on the nucleus of a metal precipitate by a 2nd step heat processing, it does not restrict to this.
  • the second step heat treatment may be performed at a heat treatment temperature of 1000 ° C. for 1 hour to 3 hours.
  • the nucleus of the metal precipitate is formed by the first step heat treatment S 105, and the nucleus of the metal precipitate is grown by using the nucleus of the metal precipitate as a seed by the second step heat treatment S 107.
  • the size of the metal precipitate can be expanded.
  • the probability of detection of the metal precipitates in the identification process described later may increase.
  • the initial oxygen concentration (Oi) is too small, it may not be easy to detect metal precipitates due to Ni contamination.
  • additional heat treatment may be performed (S 113). Further heat treatment may be carried out for 4 hours at a heat treatment temperature of 800 °C. Further heat treatment can serve to expand the size of the metal precipitates. Even if the initial oxygen concentration (Oi) is too small, the size of the metal precipitates is expanded by additional heat treatment, and the expanded metal precipitates are subjected to two-stage heat treatment by S 105 and S 107, that is, the first stage heat treatment and the second stage heat treatment. It can be extended further by.
  • the defect can be detected more precisely.
  • an etching process may be performed on the silicon single crystal wafer (S 109).
  • the etching process may be a wet etching process.
  • As the etching solution a mixture of nitric acid (HNO 3 ) and hydrofluoric acid (HF) may be used, but is not limited thereto.
  • the etching process according to S 109 is for detecting defects more easily. When the concentration and size of the metal precipitates are greater than or equal to a threshold value, the etching process according to S 109 may be omitted.
  • the metal precipitates 313 may be formed on the surface of the silicon single crystal wafer 310 by the processes of S 101 to S 107.
  • the surface of the silicon single crystal wafer 310 except for the metal precipitates 313 may be etched by the etching process of S 109.
  • a conical protrusion 316 may be formed under the metal precipitate 313. That is, the protrusion 316 may be formed under the metal precipitate 313, and the surface of the silicon single crystal wafer 310 except for the metal precipitate 313 may be etched.
  • a step is generated on the surface of the silicon single crystal wafer between a region where the metal precipitate 313 is present and a region where the metal precipitate 313 is not present, and the path of the light of the detection device (not shown) is changed by the step, so that the surface of the silicon single crystal wafer is generated in the detection device. Since the metal precipitates 313 can be seen more clearly due to the difference in the light paths in the image, the detection of the metal precipitates 313 may be easier.
  • Ni concentration is 1E13 atom / cm 2
  • metal precipitates may be detected. Therefore, it is preferable that Ni concentration is at least 1E13 atom / cm ⁇ 2> or more.
  • FIG. 13A shows the surface state of the silicon single crystal wafer when using Cu contamination
  • FIG. 13B shows the surface state of the silicon single crystal wafer when using Ni contamination.
  • the silicon single crystal wafer does not show defect haze.
  • the silicon single crystal wafer clearly shows a defect residual image.
  • the nickel haze method for classifying the defect regions of the silicon single crystal wafer according to the embodiment may find defects that are not detected by the Cu haze method.
  • Figure 14 shows the experimental results for the optimum conditions of the two-step heat treatment.
  • the heat treatment temperature was fixed at 870 ° C. in the first step heat treatment, while the heat treatment time was varied to 2 hours, 3 hours, and 4 hours.
  • the heat treatment temperature was fixed at 1000 ° C., while the heat treatment time was 1 hour, 2 hours and 3 hours.
  • the defect residual image is good at the first step heat treatment having a heat treatment temperature of 870 °C and a heat treatment time of 4 hours, a heat treatment temperature of 1000 °C and a heat treatment time of 1 hour to 3 hours. It can be seen.
  • a process of identifying a metal precipitate may be performed (S 111).
  • Metal precipitates can be identified, for example, from an image image acquired by a camera, but are not limited thereto.
  • the metal precipitate may be confirmed by, for example, an optical microscope, but is not limited thereto.
  • the initial oxygen concentration Oi of FIG. 15A is 8.3 ppma
  • the initial oxygen concentration Oi of FIG. 15B is 9.5 ppma
  • the initial oxygen concentration Oi of FIG. 15C is 10.8 ppma.
  • the IDP region and the VDP region are not clearly distinguished at an initial oxygen concentration of 8.3 ppma (FIG. 15A) or 9.5 ppma (FIG. 15B).
  • the IDP region and the VDP region can be distinguished.
  • 16A to 16C are diagrams showing the distribution of defects according to the initial oxygen concentration in the Ni haze method.
  • the initial oxygen concentration Oi of FIG. 16A is 8.3 ppma
  • the initial oxygen concentration Oi of FIG. 16B is 9.5 ppmma
  • the initial oxygen concentration Oi of FIG. 16C is 10.8 ppma.
  • the IDP region and the VDP region may be distinguished at an initial oxygen concentration of 8.3 ppma (FIG. 16A), 9.5 ppma (FIG. 16B), and 10.8 ppma (FIG. 16C).
  • the VDP region may be a region where oxygen precipitates are present, and the IDP may be a region where oxygen precipitates do not exist.
  • the central region of the silicon single crystal wafer has a VDP region defined at the highest center region and a periphery of the highest center region. IDP regions can be defined.
  • the defect detection method by the Ni haze method can detect the defect more accurately than the defect detection method by the Cu haze method.
  • FIG. 17A shows the region division defined in the silicon single crystal wafer by the Cu haze method
  • FIG. 17B shows the region division defined in the silicon single crystal wafer by the Ni haze method.
  • the first area 321 and the third area 325 are VDP areas, and the second area 323 is an IDP area.
  • the second area 323 may be disposed between the first area 321 and the third area 325.
  • the VDP region may mean a region where a defect exists
  • the IDP region may mean a region where a defect does not exist.
  • the first region 331 and the fourth region 337 are VDP regions
  • the second region 333 is a Ni gettering (NiG) region
  • the third region 335 is an NIDP ( Ni based IDP) region.
  • the VDP area is an area where a defect exists.
  • the NiG region 333 may be defined as a region in which defects are not detected in the Cu base, and only defects are detected in the Ni base.
  • the NIDP region 335 may be defined as a pure defect-free region in the Ni-based region without defects.
  • the Ni-based NIDP region (FIG. 17B) is a region in which defects such as oxygen precipitates are no longer present as compared with the Cu-based VDP region (FIG. 17A). As a result, it is possible to meet the needs of customers who want semiconductor devices with more precisely controlled defects.
  • Defects in the VDP region can be detected by the Cu haze method. It may be defined that the NiG region and the NIDP region are arranged between the VDP region and the I region, as shown in FIG. 3.
  • NiG region Defects in the NiG region are not detected by the Cu haze method but can be detected only by the Ni haze method. Therefore, in Ni-based, not only defects in the VDP region but also defects in the NiG region can be detected.
  • the NiG region may be included in the VDP region of FIG. 3.
  • the NIDP is a region where high defects are not detected in Ni-based, and may be defined as a pure defect-free region, and correspond to the IDP region of FIG. 3.
  • the pulling speed V of the NiG region may be located between the pulling speed of the VDP region and the pulling speed of the NIDP region. That is, the pulling speed V of the NiG region may be smaller than the pulling speed of the VDP region and larger than the pulling speed of the NIDP region, but the present invention is not limited thereto.
  • the IDP region occupies 70% or more of the entire transition region and the oxygen concentration difference ⁇ Oi is 0.5 ppma or less, generation of oxygen precipitates can be suppressed.
  • the initial oxygen concentration should be lowered to 5 ppma or less due to the generation of oxygen precipitates.
  • the wafer for SOI can be manufactured. Can be.
  • Embodiments may be applied to produce silicon single crystal ingots for semiconductors, or may be applied to produce wafers from the ingots.

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Abstract

실시 예의 반도체용 실리콘 단결정 잉곳 및 웨이퍼는 인터스티셜 우세 무결함 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚ 크기의 결정 결함을 우세하게 갖는 전이 영역을 포함하고, 잉곳 및 웨이퍼에 대해 적어도 한 번의 열처리를 수행하기 이전의 초기 산소 농도와 적어도 한 번의 열처리를 수행한 이후의 최종 산소 농도 차가 0.5 ppma 이하이다.

Description

반도체용 실리콘 단결정 잉곳 및 웨이퍼
실시 예는 반도체용 실리콘 단결정 잉곳 및 웨이퍼에 관한 것이다.
일반적으로 실리콘 웨이퍼를 제조하는 방법으로서, 플로우팅존(FZ:Floating Zone)법 또는 초크랄스키(CZ:CZochralski)법이 많이 이용되고 있다. FZ 법을 적용하여 단결정 실리콘 잉곳을 성장시키는 경우, 대구경의 실리콘 웨이퍼를 제조하기 어려울 뿐만 아니라 공정 비용이 매우 비싼 문제가 있기 때문에, CZ 법에 의거하여 단결정 실리콘 잉곳을 성장시키는 것이 일반화되어 있다.
CZ 법에 의하면, 석영 도가니에 다결정 실리콘을 장입하고, 흑연 발열체를 가열하여 이를 용융시킨 후, 용융 결과 형성된 실리콘 용융액에 씨드(seed) 결정을 침지시키고, 용융액 계면에서 결정화가 일어나도록 하여 씨드 결정을 회전하면서 인상시킴으로서 단결정 실리콘 잉곳이 육성된다. 이후, 육성된 단결정 실리콘 잉곳을 슬라이싱(slicing), 에칭(etching) 및 연마(polishing)하여 웨이퍼 형태로 만든다.
도 1은 단결정 실리콘 잉곳의 성장시 V/G에 따른 결정 결함 영역의 분포를 개략적으로 도시한 도면이다. 여기서, V는 단결정 실리콘 잉곳의 인상 속도를 나타내고, G는 고액 계면 근방의 수직 방향 온도 구배를 나타낸다.
보론코프(Voronkov) 이론에 따르면, 소정 임계치 이상의 V/G로 단결정 실리콘 잉곳을 고속으로 인상하면, 공공(void) 기인의 결함이 존재하는 베이컨시(vacancy)가 풍부(rich)한 영역(이하, 'V 영역' 이라 함)으로 단결정 실리콘 잉곳이 성장된다. 즉, V 영역은 실리콘 원자의 부족으로 베이컨시가 과잉되는 영역이다.
또한, 소정 임계치보다 작은 V/G로 단결정 실리콘 잉곳을 인상하면, 산화 유기 적층 결함(OSF:Oxidation Induced Stacking Fault)을 포함하는 O 밴드(band) 영역으로 단결정 실리콘 잉곳이 성장된다.
또한, V/G를 더욱 낮추어 단결정 실리콘 잉곳을 저속으로 인상하면, 격자 간 실리콘이 집합한 전위 루프에 기인한 인터스티셜(interstitial) 영역(이하, 'I 영역'이라 함)으로 단결정 잉곳이 성장된다. 즉, I 영역은 실리콘 원자의 과잉으로 격자 간 실리콘의 응집체가 많은 영역이다.
V 영역과 I 영역 사이에는 베이컨시가 우세한 베이컨시 우세 무결함 영역(이하, 'VDP 영역'이라 함)과 인터스티셜이 우세한 인터스티셜 우세 무결함 영역(이하, 'IDP 영역'이라 함)이 존재한다. VDP 영역과 IDP 영역은 실리콘 원자의 부족이나 과잉이 없는 영역이라는 점에서 동일하지만, VDP 영역은 과잉 베이컨시 농도가 우세한 반면, IDP 영역은 과잉 인터스티셜 농도가 우세하다는 점에서 서로 다르다.
O 밴드에 속하며, 미세한 크기의 베이컨시 결함 예를 들면 DSOD(Direct Surface Oxide Defect)를 갖는 작은 보이드(small void) 영역이 있을 수 있다. 이때, VDP 영역과 IDP 영역으로 단결정 잉곳을 성장하기 위해서, 단결정 실리콘 잉곳을 성장하는 동안 해당하는 V/G를 유지해야 한다.
한편, 전술한 바와 같이 제조된 무결함 웨이퍼를 반복하여 열처리할 경우, 산소 석출물에 의한 누설 문제(leakage issue)가 대두될 수 있다. 예를 들어, 무결함 웨이퍼가 SOI(Silicon On Insulator)용 웨이퍼일 때, 가혹한 열처리가 반복하여 수행됨에 따라 산소 석출물이 증가하여 제품의 불량(fail)이 야기되고 서브 누설(sub leakage)이 발생할 수 있다.
실시 예는 열처리에 의한 산소 석출물의 발생이 억제될 수 있는 반도체용 실리콘 단결정 잉곳 및 웨이퍼를 제공한다.
실시 예의 반도체용 실리콘 단결정 잉곳 및 웨이퍼는, 인터스티셜 우세 무결함 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚ 크기의 결정 결함을 우세하게 갖는 전이 영역을 포함하고, 상기 잉곳 및 웨이퍼에 대해 적어도 한 번의 열처리를 수행하기 이전의 초기 산소 농도와 상기 적어도 한 번의 열처리를 수행한 이후의 최종 산소 농도 차가 0.5 ppma 이하이다.
상기 전이 영역은 베이컨시 우세 무결함 영역을 더 포함하고, 상기 웨이퍼의 지름을 기준으로 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 70% 이상을 차지할 수 있다.
상기 전이 영역에 포함된 전체 결정 결함 중에서 10 ㎚ 내지 30 ㎚ 크기의 결정 결함은 50 %보다 더 많을 수 있다. 상기 전이 영역에 포함된 전체 결정 결함 중에서 10 ㎚ 내지 30 ㎚ 크기의 결정 결함은 70 %보다 더 많을 수 있다. 상기 전이 영역에 포함된 상기 결정 결함의 크기는 10 ㎚ 내지 19 ㎚일 수 있다.
상기 베이컨시 우세 무결함 영역 및 상기 인터스티셜 우세 무결함 영역은 니켈 헤이즈 법에 의해 구분 가능하다.
상기 적어도 한 번의 열처리는 6회 이상의 반복 열처리를 포함할 수 있다.
상기 웨이퍼는 SOI용 웨이퍼일 수 있다.
상기 초기 산소 농도는 10 ppma 이하일 수 있다.
전이 영역은 O 밴드 영역에 속하는 결정 결함을 30% 이하로 포함하거나 또는 포함하지 않을 수 있다.
실시 예에 따른 반도체용 실리콘 단결정 잉곳 및 웨이퍼는 IDP 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚ 크기의 결정 결함을 우세하게 갖고 0.5 ppma 이하의 산소 농도 차(ΔOi)를 가지므로, 추후에 웨이퍼가 열처리된다고 하더라도 산소 석출물의 발생이 억제되어 제품의 불량(fail) 및 서브 누설이 발생이 제어될 수 있다.
도 1은 단결정 실리콘 잉곳의 성장시 V/G에 따른 결정 결함 영역의 분포를 개략적으로 도시한 도면이다.
도 2는 실시 예에 의한 단결정 잉곳 성장 장치를 나타내는 도면이다.
도 3은 본 실시 예에 의한 반도체용 실리콘 단결정 잉곳의 성장 속도와 결정 결함의 분포를 나타내는 도면이다.
도 4는 실시 예에 의한 반도체용 실리콘 단결정 웨이퍼의 평면도를 나타낸다.
도 5는 다른 실시 예에 의한 반도체용 고품질 실리콘 단결정 웨이퍼의 평면도를 나타낸다.
도 6은 SOI용 웨이퍼를 제조하는 일반적인 공정 단면도를 나타낸다.
도 7a는 실리콘 웨이퍼의 초기 산소 농도를 나타내고, 도 7b는 1000℃에서 1시간 동안 열 처리를 6회 반복한 경우 실리콘 웨이퍼의 최종 산소 농도를 나타내고, 도 7c는 열처리를 수행한 이후 GOI를 나타낸다.
도 8은 실시 예에 따른 실리콘 단결정 웨이퍼의 결함 영역을 구분하는 니켈 헤이즈 법을 도시한 플로우차트이다.
도 9는 2단계 열처리를 보여주는 도면이다.
도 10은 금속 석출물을 보여주는 도면이다.
도 11은 식각에 의해 형성된 돌기를 보여주는 도면이다.
도 12는 Ni 오염 농도에 따른 결함 잔상을 보여주는 도면이다.
도 13a는 Cu 오염을 이용한 경우의 실리콘 단결정 웨이퍼의 표면 상태를 보여주고, 도 13b는 Ni 오염을 이용한 경우의 실리콘 단결정 웨이퍼의 표면 상태를 보여준다.
도 14는 2단계 열처리의 최적 조건에 대한 실험 결과를 보여준다.
도 15a 내지 도 15c는 Cu 기반에서 산소 농도에 따른 결함의 분포를 보여주는 도면이다.
도 16a 내지 도 16c는 Ni 기반에서 산소 농도에 따른 결함의 분포를 보여주는 도면이다.
도 17a는 Cu 기반의 결함 검출에 의한 실리콘 단결정 웨이퍼에 정의된 영역 구분을 도시하고, 도 17b는 실시에에 따른 Ni 기반의 결함 검출에 의한 실리콘 단결정 웨이퍼에 정의된 영역 구분을 도시한다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 2는 실시 예에 의한 단결정 잉곳 성장 장치(100)를 나타내는 도면이다.
도 2에 도시된 단결정 잉곳 성장 장치(100)는 도가니(10), 지지축 구동부(16), 지지 회전축(18), 실리콘 용융액(20), 잉곳(30), 종결정(32), 와이어 인상부(40), 인상 와이어(42), 열차폐 부재(50), 도가니(10)의 주위에 배치된 히터(60), 단열재(70), 자기장 인가부(80), 직경 센서부(90), 회전 각속도 계산부(92), 제1 비교부(94), 유속 제어부(96), 제2 비교부(110), 제1 및 제2 제어부(120, 130)를 포함한다.
도 2를 참조하면, 본 실시 예에 의한 단결정 실리콘 잉곳 성장 장치(100)는 CZ 법에 의해 다음과 같이 단결정 실리콘 잉곳(30)을 육성한다.
먼저, 도가니(10) 내에서 실리콘의 고순도 다결정 원료를 융점 온도 이상으로 히터(60)에 의해 가열하여, 실리콘 용융액(20)으로 변화시킨다. 이때, 실리콘 용융액(20)을 담는 도가니(10)는 안쪽이 석영(12)으로 되어 있고, 바깥쪽이 흑연(14)으로 된 이중 구조를 갖는다.
이후, 인상부(40)는 인상 와이어(42)를 풀어 실리콘 용융액(20)의 표면의 대략 중심부에 종결정(32) 선단을 접촉 또는 침지시킨다. 이때, 시드 척(seed chuck)(미도시)을 이용하여 실리콘 종결정(32)을 유지시킬 수 있다.
이후, 지지축 구동부(16)는 도가니(20)의 지지 회전축(18)을 화살표와 같은 방향으로 회전시킴과 동시에 인상부(40)는 인상 와이어(42)에 의해 잉곳(30)을 회전시키면서 인상하여 육성한다. 이때, 잉곳(30)을 인상하는 속도(V)와 온도 구배(G, △G)를 조절하여 원주 형상의 단결정 실리콘 잉곳(30)을 완성할 수 있다.
열차폐 부재(50)는 단결정 실리콘 잉곳(30)과 도가니(10) 사이에 잉곳(30)을 에워싸도록 배치되어, 잉곳(30)으로부터 방사되는 열을 차단하는 역할을 한다.
도 3은 본 실시 예에 의한 반도체용 실리콘 단결정 잉곳의 성장 속도와 결정 결함의 분포를 나타내는 도면이다.
도 3에 도시된 단결정 실리콘 잉곳의 결함 분포는 전이 영역을 더 규정하는 것을 제외하면 도 2에 도시된 단결정 실리콘 잉곳의 결함 분포와 동일하므로, V 영역, 작은 보이드 영역, O 밴드 영역, VDP 영역, IDP 영역 및 I 영역에 대한 상세한 설명은 생략한다. 여기서, 전이 영역은 VDP 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 영역으로 정의된다. 우세한 정도는 50 % 이상을 의미할 수 있다. 즉, 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 50 % 이상일 수 있다. 또는, 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 70 % 이상을 차지할 수도 있다.
예를 들어, 전이 영역에 우세하게 포함된 결정 결함의 크기는 10 ㎚ 내지 19 ㎚일 수 있다. 이러한 전이 영역은 링 모양의 산화 유기 적층 결함 영역인 O 밴드나 I 영역에 속하는 결정 결함을 포함하지 않을 수 있지만, 실시 예는 이에 국한되지 않는다.
만일, 도 2에 도시된 장치가 도 3에 도시된 목표 V/G의 범위(이하, 'T(VG)'라 한다) 내에서 선택된 임의의 V/G로 잉곳(30)을 육성한다면, 본 실시 예에 의한 잉곳(30) 또는 실리콘 웨이퍼는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 가질 수 있다.
도 4는 실시 예에 의한 반도체용 실리콘 단결정 웨이퍼(5A)의 평면도를 나타내고, 도 5는 다른 실시 예에 의한 반도체용 고품질 실리콘 단결정 웨이퍼(5B)의 평면도를 나타낸다.
도 3에 도시된 T(VG) 내에서 4-4'의 V/G 값으로 잉곳(30)을 성장했을 때, 실리콘 웨이퍼(5A)는 도 4에 도시된 바와 같은 결정 결함 분포를 가질 수 있다. 이 경우, 실리콘 웨이퍼(5A)의 전이 영역의 분포는 IDP 영역(140)과 VDP 영역(142)에 모두 걸쳐 있다.
또는, 도 3에 도시된 T(VG) 내에서 5-5'의 V/G 값으로 잉곳(30)을 성장했을 때, 실리콘 웨이퍼(5B)는 도 5에 도시된 바와 같은 결정 결함 분포를 가질 수 있다. 이 경우, 실리콘 웨이퍼(5B)의 전이 영역의 분포는 IDP 영역(150)에만 걸쳐있다. 즉, 실리콘 웨이퍼(5B)의 전이 영역의 분포는 VDP 영역에는 걸쳐 있지 않다.
결국, 본 실시 예에 의한 실리콘 웨이퍼에서, IDP 영역은 전이 영역 전체에서 다음 수학식 1과 같이 m %를 차지하고, VDP 영역은 전이 영역 전체에서 다음 수학식 2와 같이 n %를 차지할 수 있다.
수학식 1
Figure PCTKR2014000653-appb-M000001
수학식 2
Figure PCTKR2014000653-appb-M000002
여기서, 0.7 ≤ x ≤ 1 이다. 즉, 실리콘 웨이퍼의 지름을 기준으로, IDP 영역은 전이 영역 전체의 70 % 이상을 차지하고, O 밴드 및 VDP 영역은 전이 영역 전체의 30 % 미만을 차지할 수 있다. 이때, 도 4에 예시된 바와 같이 전이 영역으로 형성된 실리콘 웨이퍼(5A)에서, VDP 영역은 실리콘 웨이퍼(5A)의 가장 자리에 위치하고 IDP 영역은 실리콘 웨이퍼(5A)의 가장 자리 안쪽의 중앙에 위치할 수 있다. 이때, 도 4에 예시된 바와 달리 전이 영역에서, IDP 영역은 실리콘 웨이퍼의 가장 자리에 위치하고 VDP 영역은 실리콘 웨이퍼의 가장 자리 안쪽의 중앙에 위치할 수 있다. 그러나, 이에 국한되지 않고 실리콘 웨이퍼의 전이 영역에서, VDP 영역과 IDP 영역은 다양한 형태로 위치할 수 있다.
전술한 실리콘 웨이퍼는 용도에 따라 다양하게 이용될 수 있다. 이러한 실리콘 웨이퍼가 추후에 열처리될 경우 산소 석출물(oxygen precipitates)이 발생할 수 있다. 여기서 산소 석출물은 실리콘 웨이퍼의 초기 산소 농도와 관련이 있지만 사이트(site)를 제공하는 베이컨시(vacancy)와도 관련된다. 초기 산소 농도가 동일할 때, VDP 영역이 IDP 영역보다 많은 산소 석출물을 형성한다. 예를 들어, 실리콘 웨이퍼를 이용하여 SOI(Silicon On Insulator)용 웨이퍼를 제작하는 공정을 다음과 같이 설명한다.
도 6은 SOI용 웨이퍼를 제조하는 일반적인 공정 단면도를 나타낸다.
우선, 최초의 공정 (a)에서는, 실리콘 활성층이 되는 본드 웨이퍼(bond wafer)(231)와, 지지 기판이 되는 베이스 웨이퍼(base wafer)(232)를 준비한다. 여기서 본드 웨이퍼(231) 및/또는 베이스 웨이퍼(232)는, 전술한 바와 같이 쵸크랄스키 법에 의해 육성된 전이 영역을 갖는 실리콘 웨이퍼에 해당할 수 있다. 즉, 도 2에 도시된 단결정 잉곳 성장 장치(100)을 사용하여, V/G를 제어하면서 육성한 단결정 잉곳으로부터 실리콘 웨이퍼가 제작될 수 있다.
다음으로 공정 (b)에서는, 본드 웨이퍼(231)과 베이스 웨이퍼(232) 중 적어도 한쪽 웨이퍼의 표면을 산화한다. 여기서, 본드 웨이퍼(231)을 열산화하여, 그 표면에 산화막(233)을 형성한다. 이때 산화막(233)은 절연성이 유지되는 두께를 가질 수도 있지만, 10 ㎚ 내지 100 ㎚의 범위의 극히 얇은 두께를 가질 수도 있다.
공정 (c)에서는, 표면에 산화막(233)을 형성한 본드 웨이퍼(231)의 한쪽 표면으로 수소(hydrogen), 헬륨(helium) 또는 아르곤(argon) 등의 이온을 주입하여 이온 주입층(234)(또는, 벽개 구역)을 형성한다.
공정 (d)에서는, 이온이 주입된 본드 웨이퍼(231)를 세척한 후, 본드 웨이퍼(231)의 이온 주입된 측의 표면과 베이스 웨이퍼(232)의 표면을 산화막(절연막)(233)을 매개로 접합시킨다. 예를 들면, 상온의 청정한 분위기 하에서 2장의 웨이퍼(231, 232)의 표면끼리 접촉시키는 것에 의해, 접착제 등을 이용하는 일 없이 서로 접착될 수 있다. 또한, 베이스 웨이퍼(232)로서 SiO2, SiC, Al2O3등의 절연성 웨이퍼를 이용해도 좋다. 이 경우 본드 웨이퍼(231)와 베이스 웨이퍼(232)는 산화막(233)을 매개로 하지 않고 직접 결합될 수 있다.
다음으로, 공정 (e)에서는, 열처리에 의해 본드 웨이퍼(231)의 일부를 이온 주입층(234)으로부터 박리시킨다. 즉, 본드 웨이퍼(231)의 벽개 구역(234)을 수평으로 자르고 베이스 웨이퍼(232)로부터 얇은 층을 떼어낸다. 예를 들면, 본드 웨이퍼(231)와 베이스 웨이퍼(232)를 접합하여 접착시킨 것에 대해, 불활성 가스 분위기로 약 500℃ 이상의 온도에서 열처리를 가하면, 결정의 재배열과 기포의 응집에 의해 박리 웨이퍼(235)와 SOI용 웨이퍼(236)[실리콘 활성층(237) + 산화막(233) + 베이스 웨이퍼(232)]로 분리될 수 있다. 여기서, 부생된 박리 웨이퍼(235)에 대해서는, 박리면에 연마 등의 재생 처리를 실시하여, 베이스 웨이퍼(232) 또는 본드 웨이퍼(231)로서 재이용될 수 있다.
공정 (f)에서는, SOI용 웨이퍼(236)에 대해서 결합 열처리를 가한다. 공정 (f)는 공정 (d) 및 (e)의 접합 공정 및 박리 열처리 공정으로 밀착시킨 웨이퍼들의 결합력으로는, 그대로 디바이스 제작 공정에서 사용하기에는 약하므로, 결합 열처리로서 SOI용 웨이퍼(236)에 고온의 열처리를 실시해서 결합 강도를 충분하게 한다. 예를 들면, 이 열처리는 불활성 가스 분위기 하에서 1050℃ 내지 1200℃에서 30분에서 2시간의 범위에서 행할 수 있다.
공정 (g)에서는, SOI용 웨이퍼(236) 표면에 형성된 산화막을 불산 세정에 의해 제거한다.
공정(h)에서는, 필요에 따라 실리콘(237)의 두께를 조정하기 위한 산화를 행하고, 이어서 공정 (I)에서는 불산 세정에 의해 산화막(238)을 제거하는 이른바 희생 산화를 행한다.
전술한 바와 같이 공정 (a)~(I)를 거쳐 SOI용 웨이퍼를 제작할 때, 공정 (b) 이후 6회 이상의 리프레쉬(refresh) 공정이 수행되고, 폴리 실리콘(poly-silicon) 적층 열처리가 16회 수행되고, 질화물(nitride) 적층 열처리가 16회 수행되어, SOI용 웨이퍼에 결함(defect) 및 서브 누설(sub leakage)이 발생할 수 있다. 즉, 실리콘 웨이퍼에 대해 반복 열처리가 많을수록 그리고 구조가 복잡할수록, 산소 석출물에 의해 SOI용 제품이 영향을 받는다. 그러나, 실시 예에 의한 실리콘 웨이퍼는 0.5 ppma 이하의 산소 농도 차(ΔOi)를 갖기 때문에, 산소 석출물의 발생이 제어될 수 있다. 여기서, 산소 농도 차(ΔOi)란 적어도 열처리를 수행하기 이전의 초기 산소 농도와 열처리를 수행한 이후의 최종 산소 농도 사이의 차를 의미한다. 여기서, 초기 산소 농도 및 최종 산소 농도는 결함 영역처럼 도 3에 도시된 바와 같이 표시되지 않고 웨이퍼나 잉곳 전체의 산소 농도를 의미한다.
산소 농도 차(ΔOi)가 클수록 산소 석출물이 많이 형성된다. 이를 고려할 때, 실시 예에서와 같이 실리콘 웨이퍼의 산소 농도 차(ΔOi)가 0.5 ppma 이하일 경우 열처리가 6회 이상 반복되어도, 산소 석출물의 발생이 억제되어 제품의 불량(fail) 및 누설 전류(leakage current) 발생이 제어될 수 있다. 여기서, 초기 산소 농도 및 최종 산소 농도는 도 3에 도시된 O 밴드와는 다르다. 실리콘 웨이퍼가 전술한 바와 같은 산소 농도 차(ΔOi)를 가질 경우 O 밴드는 희미하게 나타날 수 있다. 그러나, 이 경우에도 특정 열 처리 또는 반복 열처리를 수행할 경우 핵 생성이 되기 때문에 점차 확연히 나타날 수 있다.
실시 예의 실리콘 웨이퍼는 도 3에 도시된 O 밴드 영역을 갖지 않고 IDP 영역과 VDP 영역만을 가질 수 있다. 이때, 전술한 바와 같이 실리콘 웨이퍼의 직경이 300 ㎜일 때 IDP 영역이 차지하는 면적이 70% 이상일 수 있다. 또한, 결정 성장 측면에서 IDP 영역을 확대하기 위해, 도 2에 도시된 단결정 잉곳 성장 장치(100)는 재결합 구간을 확장할 수 있도록 열 차폐 부재(50)를 설계하고 실리콘 용융액(20)의 대류를 제어한다.
결정 성장에 있어서는 IDP 영역이 형성되는 온도 영역(1250℃ 내지 1420℃)의 길이 구간의 확장을 통해 전술한 전이 영역을 제조할 수 있다.
전술한 바와 같은 전이 영역을 갖고 0.5 ppma 이하의 산소 농도 차(ΔOi)를 갖는 실리콘 웨이퍼는 도 2에 도시된 단결정 잉곳 성장 장치(100)에 의해 다음과 같이 제조될 수 있다.
도 2를 참조하면, 단결정 실리콘 잉곳(30)의 회전 각속도를 계산한다. 이를 위해, 회전 각속도 계산부(92)는 인상부(40)로부터 제공받은 잉곳(30)이 회전하는 속도와 센서(90)로부터 제공받은 센싱된 잉곳(30)의 직경을 이용하여, 잉곳(30)의 회전 각속도를 계산할 수 있다.
이후, 제1 비교부(94)는 회전 각속도 계산부(92)에서 계산된 회전 각속도를 목표 회전 각속도(TSR)와 비교하고, 비교된 결과를 각속도 에러값으로서 유속 제어부(96)로 출력한다.
이후, 유속 제어부(96)는 제1 비교부(94)로부터 받은 각속도 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 직경이 센싱되는 부분(34)에 용융 실리콘(20)의 유속을 감소시킨다. 이를 위해, 유속 제어부(96)는 인상부(40) 및/또는 지지축 구동부(16)를 제어하여 유속을 감소시킬 수 있다. 즉, 유속 제어부(96)는 인상부(40)를 통해 잉곳(30)의 회전 속도를 제어하고, 지지축 구동부(16)를 통해 도가니(10)의 회전 속도를 제어한다. 만일, 각속도 에러값을 통해, 측정된 회전 각속도가 목표 회전 각속도(TSR)보다 크다고 판단되면, 유속 제어부(96)는 유속을 감소시킨다. 직경이 센싱되는 부분(34)이 실리콘 용융액(20)의 메니스커스에 해당할 경우, 실리콘 용융액(20)의 유속을 감소시켜 메니스커스의 유동을 안정화시킬 수 있다.
이후, 직경 센싱부(90)는 단결정 실리콘 잉곳(30)의 직경을 센싱한다.
이후, 제2 비교부(110)는 직경 센싱부(90)에서 센싱된 직경과 목표 직경(TD)을 비교하고, 비교된 결과를 직경 에러값으로서 인상부(40)로 출력한다.
이후, 인상부(40)는 직경 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도를 가변시키고, 가변된 인상 속도로 단결정 실리콘 잉곳(30)을 회전시키면서 인상한다. 따라서, 직경 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도가 조정될 수 있다.
일반적으로 직경 센싱부(90)에서 센싱된 직경에 따라 인상부(40)는 단결정 실리콘 잉곳(30)의 인상 속도를 제어한다. 예를 들어, 직경 센싱부(90)의 센싱된 잉곳(30)의 직경이 목표 직경(TD)보다 크면, 인상부(40)는 잉곳(30)의 실측 직경이 목표 직경보다 큰 만큼 잉곳(30)의 인상 속도를 높인다. 그러나, 직경 센싱부(90)의 센싱된 직경이 목표 직경(TD)보다 적으면, 인상부(40)는 실측 직경이 목표 직경보다 적은 만큼 잉곳(30)의 인상 속도를 낮춘다. 이때, 직경이 센싱되는 부분인 메니스커스(34)는 잉곳(30)의 육성시 생성되는 노드나 용융 실리콘(20)의 유속의 세기에 영향을 받아 불안정해질 수 있다. 이와 같이, 메니스커스(34)가 불안정함에도 불구하고, 불안정한 메니스커스(34)를 통해 센싱한 실측 직경에 의해 인상 속도를 조정할 경우, 인상 속도가 T(VG) 내의 인상 속도의 목표 궤적(320)를 벗어나서 변동하는 폭(322)이 매우 커질 수 있다. 이 경우 OISF(작은 보이드 영역과 O 밴드 영역의 사이) 영역의 결정 결함(336) 또는 I 영역의 결정 결함(334)을 포함하여 불량처리 가능한 잉곳(30) 또는 실리콘 웨이퍼의 도수가 많아질 수 있다.
이와 달리, 전술한 바와 같이 메니스커스(34)의 유동을 안정화시킨 후에, 직경 센싱부(90)에 의해 직경을 정확하게 센싱하고, 정확히 센싱된 값을 토대로 인상 속도를 조정한다. 따라서, 인상 속도(V)가 목표 인상 속도의 궤적(320)을 벗어나서 변동하는 폭이 줄어들게 된다.
한편, 도 2를 참조하면, 제1 제어부(120)는 히터(60)의 최대 발열부의 위치(62)를 결정한다. 이후, 제2 제어부(130)는 제1 제어부(120)로부터 받은 히터(60)의 최대 발열부의 결정된 위치(62)에 따라 최대 자기장 플랜(MGP:Maximum Gauss Plane)의 위치를 결정한다. 여기서 MGP란, 자기장 인가부(80)로부터 발생되는 자기장의 수평 성분이 최대가 되는 부분을 의미한다. 자기장 인가부(80)는 단열재(70)에 의해 히터(60)와 열적으로 차단된다. 히터(60)는 상하 방향으로 균일하게 발열할 수도 있고, 상하 방향으로 그의 발열량을 조절할 수도 있다. 만일, 히터(60)가 상하 방향으로 균일하게 발열하는 경우, 최대 발열부는 히터(60)의 중앙 또는 중앙 보다 약간 위쪽에 위치한다. 그러나, 히터(60)가 상하 방향으로 발열량을 조절할 수 있는 경우에는, 최대 발열부는 임의로 조정될 수 있다.
이후, 제2 제어부(130)는 자기장 인가부(80)를 제어하여, 결정된 위치에 MGP가 형성되도록 도가니(10)로 자기장을 인가한다.
이후, 최대 발열부의 위치가 변경되었을 때, 최대 발열부의 변경된 위치(62)에 따라 MGP의 위치를 조정한다. 제1 제어부(120)는 히터(60)를 제어하여, 최대 발열부의 위치(62)를 변경시킬 수 있다. 히터(60)가 이동할 경우, 최대 발열부의 위치(62)도 변할 수 있다. 제2 제어부(130)는 제1 제어부(120)를 통해 최대 발열부의 변경된 위치(62)를 확인하고, 변경된 위치에 따라 MGP가 형성될 위치를 조정한다.
이후, 제2 제어부(130)는 조정된 위치에 MGP가 형성되도록 자기장 인가부(80)를 제어하여 자기장을 도가니(10)에 인가한다.
실시 예에 의하면, MGP는 최대 발열부의 위치(62)보다 낮은 곳에 위치하도록 결정될 수 있다. 예를 들어, MGP는 실리콘 융액(20)의 계면을 기준으로 최대 발열부의 위치(62)보다 20 % 내지 40 % 낮은 곳에 위치할 수도 있다. 즉, 실리콘 융액(20)의 계면으로부터 최대 발열부의 위치(62)가 제1 거리(D1) 만큼 이격되어 있다면, MGP는 실리콘 융액(20)의 계면으로부터 제1 거리(D1)보다 20 % 내지 40 % 낮은 제2 거리(D2) 만큼 이격되어 위치할 수 있다. 제2 거리(D2)는 50 ㎜ 내지 300 ㎜일 수 있으며, 예를 들면 150 ㎜일 수 있다.
한편, 전술한 최대 발열부의 위치(62)와 MGP의 위치를 조정하여 실리콘 융액(20)의 대류를 제어할 수 있을 뿐만 아니라, 자기장 인가부(80)에 의해 인가되는 자기장의 세기에 의해서도 실리콘 융액(20)의 대류가 제어될 수 있다.
일반적으로 단결정 실리콘 잉곳(30)의 회전 각속도를 변경시킬 경우, 실리콘 융액(20) 계면의 볼록한 정도, 잉곳(30)의 성장 방향의 온도 구배(G=Gs+Gm)[여기서, Gs는 잉곳의 온도 구배를 나타내고, Gm은 실리콘 융액(20)의 온도 구배를 나타낸다.], 잉곳(30)과 실리콘 융액(20)에 접하는 부분에서 잉곳(30)의 반경 방향 온도 구배 차(△G=Gse-Gsc)[여기서, Gse 및 Gsc는 잉곳(30) 하부의 가장 자리 및 중앙의 온도 구배를 각각 나타낸다.], 잉곳(30)에 포함된 산소의 농도, 잉곳(30)과 실리콘 융액(20) 사이에 형성되는 과냉 영역의 크기 등이 변경된다. 예를 들어, 실리콘 잉곳(30)의 회전 각속도가 증가하면 실리콘 융액(20)의 계면은 매우 볼록해지고, 온도 구배(G)가 커지고 온도 구배 차(△G)가 적어지고, 산소의 농도가 낮아져서 양호한 품질의 잉곳(30)이 생성될 수 있지만 인상 속도의 제어는 어려워진다. 이와 반대로, 실리콘 잉곳(30)의 회전 각속도가 감소하면 실리콘 융액(20)의 계면은 평평해지고, 온도 구배(G)가 작아지고 온도 구배 차(△G)가 커지고, 산소의 농도가 높아지는 등 불량한 품질의 잉곳(30)이 생성될 수 있지만 인상 속도의 제어는 쉬워진다. 그러나, 자기장에 의해, 이러한 관계들은 틀어질 수 있다.
또한, 일반적으로, 도 2에 도시된 실리콘 융액(20)은 잉곳(30)의 회전에 의해 화살표 방향(22)으로 대류하고, 도가니(10)의 회전에 의해 화살표 방향(24)으로 대류한다. 그러나, 실리콘 융액(20)의 대류는 MGP를 기준으로 상부와 하부가 차단될 수 있다.
본 실시 예에 의하면, 최대 발열부의 위치에 따라 실리콘 융액의 대류를 고려하여 MGP를 결정하고, 자기장의 세기를 적절히 조정하여 실리콘 융액(20)의 대류를 제어하여 회전 각속도를 변경하면서 야기될 수 있는 문제점을 보상할 수 있다. 즉, MGP가 최대 발열 부위의 위치(62) 보다 실리콘 융액(20)의 계면으로부터 20 % 내지 40% 더 낮을 때, 화살표 방향(22)으로 잉곳(30)의 중앙을 향해 대류가 강해져서 베이컨시와 인터스티셜의 재결합 구간 확보가 가능하여 IDP 영역의 마진이 증가하게 된다.
본 실시 예에서는 IDP 영역에 포함된 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역으로 형성되고, 산소 농도 차(ΔOi)가 0.5 ppma 이하인 실리콘 웨이퍼 또는 잉곳을 성장시키기 위해, 도 2에 도시된 장치를 이용하였다. 그러나, 전술한 도 2에 도시된 성장 장치는 예시적인 것에 불과하며, 각 단계를 수행하기 위해, 자동 성장 제어기(AGC:Automatic Growing Controller)(미도시) 또는 자동 온도 제어기(ATC:Automatic Temperature Controller)(미도시) 등을 더 이용할 수 있음은 물론이다.
또한, 본 실시 예에 의한 실리콘 웨이퍼를 제작하기 위해, 단결정 실리콘 잉곳(30)의 회전 각속도, MGP, 자기장의 세기, 최대 발열 부위의 위치 이외에, 냉각 가스인 아르곤 가스 등의 불활성 가스의 압력/유량, 열 차폐 부재(50)와 실리콘 융액(20)의 계면 사이의 간격(melt gap), 열 차폐 부재(50)의 모양, 히터(60)의 개수, 도가니(10)의 회전 속도를 더 이용할 수 있음은 물론이다.
이하, 실시 예에 의한 실리콘 웨이퍼의 특성에 대해 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 7a는 실리콘 웨이퍼의 초기 산소 농도를 나타내고, 도 7b는 1000℃에서 1시간 동안 열 처리를 6회 반복한 경우 실리콘 웨이퍼의 최종 산소 농도를 나타내고, 도 7c는 열처리를 수행한 이후 GOI(Gate Oxide Integrity)를 나타낸다. 도 7a 및 도 7b에서 실시 예 1은 열처리를 한번 수행한 경우이고, 실시 예 2는 열처리를 두번 수행한 경우이고, 실시 예 3은 열처리를 세 번 수행한 경우를 나타내며, 도 7a 및 도 7b에서 'd'는 웨이퍼의 센터(center)로부터의 거리를 나타낸다.
도 7a에 도시된 바와 같이 실리콘 웨이퍼의 초기 산소 농도의 수준이 10 ppma 이하일 때, 산소 농도 차(ΔOi)는 도 7b에 도시된 바와 같이 실시 예 1 내지 실시 예 3에서 모두 0.2 ppma로 나타난다. 이는 실리콘 웨이퍼에서 IDP 영역의 결정 결함이 70%이상이기 때문이다. 만일, 실리콘 웨이퍼에 IDP 영역의 결정 결함이 70% 이상 포함되어 있지 않고 O 밴드 및 VDP 영역의 결정 결함이 30% 이상 포함되어 있을 경우, 실리콘 웨이퍼의 산소 농도 차(ΔOi)는 도 7b에 도시된 바와 같이 0.2 ppma 이하로 균일하지 않게 된다. 즉, 산소 농도 차(ΔOi)는 VDP 영역에서 0.5 ppma 보다 크게 되고 IDP 영역에서만 낮아져서, 웨이퍼의 반경 방향의 산소 농도 차(ΔOi)의 균일성이 확보되지 않는다. 이는 반복 열처리할 경우 VDP 영역에서 산소 석출물이 발생됨을 의미한다.
이와 같이 본 발명에 의한 실리콘 웨이퍼를 반복 열처리할 경우, 산소 석출물의 발생이 제어됨을 알 수 있다. 또한, 도 7c에 도시된 바와 같이, 반복 열처리 후에 GOI 측정 결과 결정 결함에 의한 불량(fail, 250, 252, 254)이 최소화됨을 알 수 있다.
전술한 바와 같이 실리콘 웨이퍼가 낮은 초기 산소 농도를 가질 때, 도 3에 도시된 IDP 영역 및 VDP 영역의 구분은 기존의 결정 결함 평가 방법 예를 들면 구리 디포지션(deposition)법[또는, 구리 헤이즈(Cu Haze) 법]에 의해서는 구분하기 어려울 수 있으며 O 밴드 영역은 관찰되지 않을 수 있다. 참고로, 구리 디포지션 법에 대해서는 대한민국 특허 등록 번호 10-0838350에 개시되어 있다.
따라서, 실리콘 웨이퍼가 실시 예에서와 같이 낮은 초기 산소 농도를 가질 경우, VDP 영역과 IDP 영역은 니켈 헤이즈(Ni Haze) 법에 의해 보다 명확히 구분 가능하다.
이하, VDP 영역과 IDP 영역을 구분하는 니켈 헤이즈 법에 대해 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 8은 실시 예에 따른 실리콘 단결정 웨이퍼의 결함 영역을 구분하는 니켈 헤이즈 법을 도시한 플로우차트이다.
실리콘 단결정 웨이퍼는 Ni 와 같은 금속 용액으로 코팅될 수 있다(S 101). 코팅 방법은 스핀 코팅(spin coating)법이나 디핑(dipping)법이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
Ni이 실리콘 단결정 웨이퍼에 코팅되면, Ni 용액이 실리콘 단결정 웨이퍼에 확산되고, 산소 석출물과 반응 또는 결합하여 금속 석출물(metal precipitates)이 형성될 수 있다. 이때, Ni의 농도는 적어도 1E13 atom/㎠ 이상일 수 있지만, 이에 대해서는 한정하지 않는다.
Ni은 기존의 Cu에 의해 게터링(gettering)되지 않는 미세한 석출물이 게터링될 수 있으므로, Cu보다 결함 검출 능력이 더 탁월할 수 있다.
예컨대, 실리콘 단결정 웨이퍼가 Ni에 의해 결함이 발견되지 않는 경우, 실리콘 단결정 웨이퍼는 보다 Cu에 의해 검출 방법에 비해 더욱 결함이 없음이 확인될 수 있다. 따라서, 실시 예에 따른 니켈 헤이즈 법에 의해 보다 미세한 결함도 찾을 수 있을 뿐만 아니라, 이러한 니켈 헤이즈 법을 토대로 보다 결함이 없는 양질의 실리콘 잉곳의 성장을 통한 실리콘 단결정 웨이퍼를 제조할 수 있다.
아울러, 무결함의 실리콘 단결정 웨이퍼를 이용하여 보다 정밀하게 제어된 결함을 갖는 반도체 소자의 제조가 가능하다.
초기 산소 농도(Oi)가 임계값 이하인지 파악한다(S 103). 예를 들어, 임계값은 10 ppma로 설정될 수 있지만, 이에 대해서는 한정하지 않는다.
초기 산소 농도(Oi)가 임계값 이하가 아니면, 제1 단계 열처리가 수행될 수 있다(S 105). 제1 단계 열처리는 금속 석출물의 핵을 만드는 역할을 할 수 있다. 예컨대, 제1 단계 열처리는 870℃의 열처리 온도에서 4시간 동안 수행될 수 있다. 이러한 제1 단계 열처리에 의해 금속 석출물의 핵이 형성될 수 있다. 이러한 금속 석출물의 핵은 후공정의 제2 단계 열처리에 의한 금속 석출물의 핵의 성장을 위한 시드로 사용될 수 있다.
제1 단계 열처리에 의해 금속 석출물의 핵이 형성되면, 제2 단계 열처리가 수행될 수 있다(S 107). 제2 단계 열처리는 금속 석출물의 핵을 시드로 하여 금속 석출물의 사이즈가 증가되도록 금속 석출물의 핵을 성장시키는 역할을 할 수 있다. 제2 단계 열처리에 의해 금속 석출물의 핵을 중심으로 사방으로 성장될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 단계 열처리는 1000℃의 열처리 온도에서 1시간 내지 3시간 동안 수행될 수 있다.
도 9에 도시한 바와 같이, 제1 단계 열처리(S 105)에 의해 금속 석출물의 핵이 형성되고, 제2 단계 열처리(S 107)에 의해 금속 석출물의 핵을 시드로 하여 금속 석출물의 핵이 성장되므로, 궁극적으로 금속 석출물의 사이즈가 확장될 수 있다.
금속 석출물의 사이즈가 증가될수록 나중에 설명할 확인 공정에서 금속 석출물의 검출 확률이 높아질 수 있다.
한편, 초기 산소 농도(Oi)가 너무 적으면, Ni 오염에 의한 금속 석출물 검출이 용이하지 않을 수 있다. 이러한 경우, 추가 열처리가 수행될 수 있다(S 113). 추가 열처리는 800℃의 열처리 온도에서 4시간 동안 수행될 수 있다. 추가 열처리는 금속 석출물의 사이즈를 확장시켜주는 역할을 할 수 있다. 초기 산소 농도(Oi)가 너무 적더라도 추가 열처리에 의해 금속 석출물의 사이즈를 확장되고, 이와 같이 확장된 금속 석출물이 S 105 및 S 107에 의해 2 단계 열처리, 즉 제1 단계 열처리 및 제2 단계 열처리에 의해 추가적으로 확장될 수 있다.
실시 예에 따른 니켈 헤이즈 법에서, 초기 산소 농도(Oi)가 적은 경우라도 초기 산소 농도(Oi)가 많은 경우와 유사하게 보다 정밀하게 결함을 검출할 수 있다.
이어서, 실리콘 단결정 웨이퍼를 대상으로 식각 공정이 수행될 수 있다(S 109). 식각 공정은 습식 식각 공정일 수 있다. 식각 용액으로는 질산(HNO3)와 불산(HF)의 혼합이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. S 109에 의한 식각 공정은 결함을 보다 용이하게 검출하기 위한 것으로서, 금속 석출물의 농도와 사이즈가 임계치 이상인 경우, S 109에 의한 식각 공정은 생략될 수 있다.
도 10에 도시한 바와 같이, S 101 내지 S 107에 의한 공정에 의해 실리콘 단결정 웨이퍼(310)의 표면에 금속 석출물(313)이 형성될 수 있다.
도 11에 도시한 바와 같이, S 109에 의한 식각 공정에 의해 금속 석출물(313)을 제외한 실리콘 단결정 웨이퍼(310)의 표면이 식각될 수 있다. 이러한 경우, 금속 석출물(313) 아래에 원추형의 돌기(316)가 형성될 수 있다. 즉, 금속 석출물(313) 아래에 돌기(316)가 형성되고 금속 석출물(313)을 제외한 실리콘 단결정 웨이퍼(310)의 표면이 식각될 수 있다. 이러한 경우, 실리콘 단결정 웨이퍼의 표면이 금속 석출물(313)이 존재하는 영역과 그렇지 않은 영역 사이에 단차가 발생되고, 이러한 단차에 의해 검출 장치(미도시)의 광의 경로가 달라지므로, 검출 장치에서 생성된 이미지에 광 경로의 차이로 인해 금속 석출물(313)이 보다 명확하게 보여질 수 있으므로, 금속 석출물(313)의 검출이 보다 용이할 수 있다.
도 12에 도시한 바와 같이, Ni 농도가 1E11 atom/㎠ 이거나 1E12 atom/㎠ 인 경우, 열처리시의 온도와 시간을 가변하더라도 금속 석출물이 검출되지 않음을 알 수 있다.
이에 반해, Ni 농도가 1E13 atom/㎠ 인 경우, 금속 석출물이 검출될 수 있다. 따라서, Ni 농도는 적어도 1E13 atom/㎠ 이상인 것이 바람직하다.
도 13a는 Cu 오염을 이용한 경우의 실리콘 단결정 웨이퍼의 표면 상태를 보여주고, 도 13b는 Ni 오염을 이용한 경우의 실리콘 단결정 웨이퍼의 표면 상태를 보여준다.
도 13a에 도시한 바와 같이, Cu 오염을 이용한 경우, 실리콘 단결정 웨이퍼는 결함 잔상(haze)을 보여주지 못하고 있다.
이에 반해, 도 13b에 도시한 바와 같이, Ni 오염을 이용한 경우, 실리콘 단결정 웨이퍼는 명확하게 결함 잔상을 보여주고 있다.
따라서, 실시 예에 따른 실리콘 단결정 웨이퍼의 결함 영역을 구분하는 니켈 헤이즈 법은 Cu 헤이즈 법에서 검출하지 못하는 결함을 찾아줄 수 있다.
도 14는 2단계 열처리의 최적 조건에 대한 실험 결과를 보여준다.
도 14에 도시한 바와 같이, 제1 단계 열처리에서 열처리 온도는 870℃로 고정하는 한편, 열처리 시간은 2시간, 3시간 및 4시간으로 가변하였다. 제2 단계 열처리에서 열처리 온도는 1000℃로 고정하는 한편, 열처리 시간은 1시간, 2시간 3시간으로 가였다.
샘플 3 및 샘플 4에서는 결함 잔상이 잘 드러나지 않고 있다. 이에 반해, 제1 및 제2 샘플에서는 결함 잔상이 잘 드러나고 있다.
따라서, 실시 예에 따른 니켈 헤이즈 법에 있어서, 870℃의 열처리 온도와 4시간의 열처리 시간을 갖는 제1 단계 열처리와 1000℃의 열처리 온도와 1시간 내지 3시간의 열처리 시간에서 결함 잔상이 양호함을 알 수 있다.
식각 공정이 완료된 실리콘 단결정 웨이퍼를 바탕으로 금속 석출물을 확인하는 공정이 수행될 수 있다(S 111).
금속 석출물은 예컨대, 카메라에 의해 취득된 영상 이미지로부터 확인될 수 있지만, 이에 대해서는 한정하지 않는다. 금속 석출물은 예컨대, 광학 현미경에 의해 확인될 수도 있지만, 이에 대해서는 한정하지 않는다.
도 15a 내지 도 15c는 Cu 기반에서 산소 농도에 따른 결함의 분포를 보여주는 도면이다. 예컨대, 도 15a의 초기 산소 농도(Oi)는 8.3 ppma이고, 도 15b의 초기 산소 농도(Oi)는 9.5 ppma이며, 도 15c의 초기 산소 농도(Oi)는 10.8 ppma이다.
Cu 헤이즈 법으로 결함을 검출하는 경우, 초기 산소 농도가 8.3 ppma(도 15a)이거나 9.5 ppma(도 15b)에서는 IDP 영역과 VDP 영역이 명확하게 구분되지 않게 된다. 초기 산소 농도가 10.8 ppma에서는 IDP 영역과 VDP 영역이 구분될 수 있다.
도 16a 내지 도 16c는 Ni 헤이즈 법에서 초기 산소 농도에 따른 결함의 분포를 보여주는 도면이다. 예컨대, 도 16a의 초기 산소 농도(Oi)는 8.3ppma이고, 도 16b의 초기 산소 농도(Oi)는 9.5ppma이며, 도 16c의 초기 산소 농도(Oi)는 10.8 ppma이다.
Ni 헤이즈 법으로 결함을 검출하는 경우, 초기 산소 농도가 8.3 ppma(도 16a), 9.5 ppma(도 16b) 및 10.8 ppma(도 16c) 모두에서 IDP 영역과 VDP 영역이 구분될 수 있다.
VDP 영역은 산소 석출물이 존재하는 영역이고, IDP는 산소 석출물이 존재하지 않는 영역일 수 있다.
도 15c에 도시한 바와 같이, 실리콘 단결정 웨이퍼의 중앙 영역은 모두 IDP인데 반해, 도 16c에 도시한 바와 같이, 실리콘 단결정 웨이퍼의 중앙 영역은 최고의 중앙 영역에 VDP 영역이 정의되고 최고의 중앙 영역의 둘레에 IDP 영역이 정의될 수 있다.
이는 Cu 헤이즈 법으로 검출하는 경우(도 15c) 중앙 영역에 존재하는 VDP 영역이 검출되지 못하는데 반해, Ni 헤이즈 법으로 검출하는 경우(도 16c) 중앙 영역에 존재하는 VDP 영역이 검출될 수 있다. 다시 말해, Cu 헤이즈 법으로 검출하는 경우(도 15c) 중앙 영역에 결함이 존재함에도 불구하고 결함이 없는 IDP 영역으로 검출될 수 있다. 이에 반해, Ni 헤이즈 법으로 검출하는 경우(도 16c) 중앙 영역에 존재하는 결함을 정확하게 VDP 영역으로 검출할 수 있다.
따라서, 도 15a 내지 도 16c에 도시된 도면들로부터, Cu 헤이즈 법에 의한 결함 검출 방법보다 Ni 헤이즈 법에 의한 결함 검출 방법이 더욱 정확하게 결함을 검출할 수 있음을 확인할 수 있다.
도 17a는 Cu 헤이즈 법에 의한 실리콘 단결정 웨이퍼에 정의된 영역 구분을 도시하고, 도 17b는 Ni 헤이즈 법에 의한 실리콘 단결정 웨이퍼에 정의된 영역 구분을 도시한다.
도 17a에 도시한 바와 같이, 제1 영역(321)과 제3 영역(325)은 VDP 영역이고, 제2 영역(323)은 IDP 영역이다. 제2 영역(323)은 제1 영역(321)과 제3 영역(325) 사이에 배치될 수 있다.
전술한 바와 같이, VDP 영역은 결함이 존재하는 영역을 의미하고, IDP 영역은 결함이 존재하지 않는 영역을 의미할 수 있다.
도 17b에 도시한 바와 같이, 제1 영역(331)과 제4 영역(337)은 VDP 영역이고, 제2 영역(333)은 NiG(Ni gettering) 영역이고, 제3 영역(335)은 NIDP(Ni based IDP) 영역일 수 있다.
상술한 바와 같이, VDP 영역은 결함이 존재하는 영역이다.
NiG 영역(333)은 Cu 기반에서 결함이 검출되지 않고, 오직 Ni 기반에서만 결함이 검출되는 영역으로 정의될 수 있다.
NIDP 영역(335)은 Ni 기반에서 결함이 없는 영역으로 순수 무결점 영역으로 정의될 수 있다.
따라서, Cu 기반의 VDP 영역(도 17a)에 비해 Ni 기반의 NIDP 영역(도 17b)은 산소 석출물과 같은 결함이 더욱 더 존재하지 않게 되는 영역으로서, Ni 기반의 NIDP 영역으로 실리콘 단결정 웨이퍼를 제조함으로써, 좀더 정밀하게 제어된 결함을 갖는 반도체 소자를 원하는 고객의 요구에 대응할 수 있다.
VDP 영역에서의 결함은 Cu 헤이즈 법에 의해 검출될 수 있다. VDP 영역과 I 영역 사이에 도 3에 도시된 바와 달리 NiG 영역과 NIDP 영역이 배치된다고 정의될 수 있다.
NiG 영역의 결함은 Cu 헤이즈 법에서는 검출되지 않고 오직 Ni 헤이즈 법에서만 검출될 수 있다. 따라서, Ni 기반에서는 VDP 영역의 결함뿐만 아니라 NiG 영역의 결함도 검출될 수 있다. NiG 영역은 도 3의 VDP 영역에 포함될 수 있다.
NIDP는 Ni 기반에서 고 결함이 검출되지 않는 영역으로서, 순수 무결점 영역으로 정의될 수 있으며, 도 3의 IDP 영역에 대응한다.
NiG 영역의 인상 속도(V)는 VDP 영역의 인상 속도와 NIDP 영역의 인상 속도 사이에 위치될 수 있다. 즉, NiG 영역의 인상 속도(V)는 VDP 영역의 인상 속도보다는 작고 NIDP 영역의 인상 속도보다는 클 수 있지만, 이에 대해서는 한정하지 않는다.
전술한 실시 예에 의한 실리콘 웨이퍼의 경우 IDP 영역이 전이 영역 전체에서 70% 이상을 차지하고, 산소 농도 차(ΔOi)가 0.5 ppma 이하이기 때문에, 산소 석출물의 생성을 억제할 수 있다.
따라서, 종래의 경우 산소 석출물 발생 때문에 초기 산소 농도를 5 ppma 이하로 낮춰야 하지만, 실시 예에 의한 실리콘 웨이퍼의 경우 IDP가 우세하여 상대적으로 초기 산소 농도가 10 ppma로 다소 높다고 하더라도, SOI용 웨이퍼를 제작할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예는 반도체용 실리콘 단결정 잉곳을 생산하기 위해 적용될 수도 있고, 그 잉곳으로부터 웨이퍼를 생산하기 위해 적용될 수 있다.

Claims (11)

  1. 반도체용 실리콘 단결정 잉곳 및 웨이퍼에 있어서,
    인터스티셜 우세 무결함 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚ 크기의 결정 결함을 우세하게 갖는 전이 영역을 포함하고,
    상기 잉곳 및 웨이퍼에 대해 적어도 한 번의 열처리를 수행하기 이전의 초기 산소 농도와 상기 적어도 한 번의 열처리를 수행한 이후의 최종 산소 농도 차가 0.5 ppma 이하인 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  2. 제1 항에 있어서, 상기 전이 영역은 베이컨시 우세 무결함 영역을 더 포함하고,
    상기 웨이퍼의 지름을 기준으로 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 70% 이상을 차지하는 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  3. 제1 항에 있어서, 상기 전이 영역에 포함된 전체 결정 결함 중에서 10 ㎚ 내지 30 ㎚ 크기의 결정 결함은 50 %보다 더 많은 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  4. 제1 항에 있어서, 상기 전이 영역에 포함된 전체 결정 결함 중에서 10 ㎚ 내지 30 ㎚ 크기의 결정 결함은 70 %보다 더 많은 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  5. 제1 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 10 ㎚ 내지 19 ㎚인 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  6. 제2 항에 있어서, 상기 베이컨시 우세 무결함 영역 및 상기 인터스티셜 우세 무결함 영역은 니켈 헤이즈 법에 의해 구분 가능한 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  7. 제1 항 내지 제6 항에 있어서, 상기 적어도 한 번의 열처리는 6회 이상의 반복 열처리를 포함하는 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  8. 제7 항에 있어서, 상기 웨이퍼는 SOI용 웨이퍼인 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  9. 제1 항에 있어서, 상기 초기 산소 농도는 10 ppma 이하인 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  10. 제1 항에 있어서, 전이 영역은 O 밴드 영역에 속하는 결정 결함을 포함하지 않는 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
  11. 제1 항에 있어서, 전이 영역은 O 밴드 영역에 속하는 결정 결함을 30% 이하로 포함하는 반도체용 실리콘 단결정 잉곳 및 웨이퍼.
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