KR20050019845A - 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법 - Google Patents

에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법 Download PDF

Info

Publication number
KR20050019845A
KR20050019845A KR10-2005-7000560A KR20057000560A KR20050019845A KR 20050019845 A KR20050019845 A KR 20050019845A KR 20057000560 A KR20057000560 A KR 20057000560A KR 20050019845 A KR20050019845 A KR 20050019845A
Authority
KR
South Korea
Prior art keywords
wafer
epitaxial
silicon
single crystal
silicon single
Prior art date
Application number
KR10-2005-7000560A
Other languages
English (en)
Other versions
KR101001981B1 (ko
Inventor
호시료지
소노카와스스무
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20050019845A publication Critical patent/KR20050019845A/ko
Application granted granted Critical
Publication of KR101001981B1 publication Critical patent/KR101001981B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C30B15/203—Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C30B15/206—Controlling or regulating the thermal history of growing the ingot
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명은 에피텍셜 성장용 실리콘 웨이퍼에 있어서, 쵸크랄스키법(CZ법)에 의해 질소를 도프하고, 적어도 웨이퍼 중심이 보이드 형 결함이 발생하는 V 영역이 되는 영역내에서 육성한 실리콘 단결정을 슬라이스하여 제작된 실리콘 웨이퍼로서, 웨이퍼 표면에 나타나는 상기 보이드 형 결함중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼 및 이 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜 층이 형성되어 있는 것을 특징으로 하는 에피텍셜 웨이퍼이다. 이것에 의하여, 높은 게터링 능력을 갖고, 또한 디바이스 특성에 악영향을 미치는 SF가 에피텍셜층상에 극히 적은 고품질의 에피텍셜 웨이퍼를 고 생산성 및 저 비용으로 용이하게 제조할 수가 있다.

Description

에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그 제조방법{Silicon Wafer for Epitaxial Growth, Epitaxial Wafer, and Its Manufacturing Method}
본 발명은 유해한 중금속 불순물을 포획하는 게터링 능력이 우수하고, 에피텍셜 층중에 존재하는 결정결함이 적고 결정성이 우수한 에피텍셜 웨이퍼(이하, 단순히 "에피 웨이퍼"라고도 한다.), 및 이것을 제조하기 위한 에피텍셜 성장용 실리콘 웨이퍼, 및 이것들을 제조하는 방법에 관한 것이다.
에피텍셜 실리콘 웨이퍼는 그 우수한 특성으로부터 넓게 개별 반도체 및 바이 폴라 IC등을 제조하는 웨이퍼로서 오래전 부터 사용되어 왔다.
또한, MOS LSI에 대해서도 소프트 에러 및 래치 업 특성이 우수한 것이므로, 마이크로 프로세스 유니트 및 플래쉬 메모리 디바이스에 널리 사용되고 있다.
또한, 실리콘 단결정 제조시에 도입되는, 소위 그론 인(Grown-in)결함에 의한 DRAM의 신뢰성불량을 감소시키기 때문에, 에피 웨이퍼의 수요는 점점 확대되고 있다.
이와 같은 반도체 디바이스에 사용되는 에피 웨이퍼에 중금속 불순물이 존재하면, 반도체 디바이스의 특성 불량을 일으키는 원인이 된다.
특히, 최선단 디바이스에 필요하게 되는 청정도는 중금속 불순물의 밀도가 1×109 atoms/cm2이하로 여겨져 있고, 에피 웨이퍼 중에 존재하는 중금속 불순물을 극력 감소시키지 않으면 되지 않는다.
이와 같은 중금속 불순물을 저감시키는 기술의 하나로서 게터링 기술이 있고, 이 게터링 기술의 중요성이 최근 점점 높아져 가고 있다.
게터링 기술로서 매우 유효한 방법의 하나가 실리콘 웨이퍼에 산소 석출물(BMD: Bulk micro defect)를 형성하고, 이 변형장에 중금속 불순물을 포획할 수 있는 인트린식 게터링(IG)라고 칭하는 방법이다.
그러나, 일반적으로 에피 웨이퍼는 실리콘 웨이퍼 상에 에텍셜층(이하, 단순히 「에피 층」이라고도 함)을 퇴적시키기 위하여 고온의 열처리를 행하기 때문에 결정육성시의 열환경에 있어서 어느 정도 성장된 산소 석출핵은 이 에피텍셜 공정에 있어서 고온열처리에 의하여 소멸해 버리고, BMD가 형성되기 어렵게 되는 문제가 있다.
그래서, 이와 같은 문제를 해결하기 위하여, 특개 2000-44389호 공보에는 에피 텍셜층을 형성한 기판으로서 질소를 도프한 실리콘 단결정을 사용하는 것이 제안되어 있다.
이것은 질소를 도프하는 것에 의하여 실리콘 단결정중에 질소를 기인으로 한 산소석출핵(불균일핵)이 형성되고, 이 산소석출핵은 에피층 형성시의 열처리에서는 소멸되기 어렵기 때문에 높은 게터링 능력을 갖는 에피 웨이퍼를 제작할 수 있다.
한편, 에피 웨이퍼는 에피 층상에 적층결함(SF: Stacking fault)이 발생하는 것으로 알려져 있다.
이 에피 층에 발생된 SF 상에 디바이스가 제작되면, 전류의 리크등이 발생하여 불량의 원인이 된다.
이 SF는 기판에 이물(異物)이 있으면 그것을 기점으로 하여 에피층을 퇴적하여 가는 과정에서 형성되는 것이 알려져 있다.
따라서, 에피 층을 형성할 때에는, 통상, 기판상에 파티클등의 이물을 존재시키지 않도록 관리하여 에피층을 형성한다.
그러나, 특개 2001-151596호공보에 개시되어 있는 바와 같이, 에피 층에 SF가 발생하는 원인은 파티클등의 이물 뿐만 아니라 실리콘 단결정 육성시에 형성된 웨이퍼 표면 근방에 존재하는 그론 인 결함을 기점으로 하여 SF가 발생되는 것이 명확하게 되었다.
더욱이, 질소를 도프한 에피 웨이퍼의 경우, 그 확률이 질소 논 도프(무 도프)(질소를 도프하지 않은)에피 웨이퍼와 비교하여 현저히 높은 것도 명확하게 되었다.
이 특개 2001-151596호 공보에는 SF의 발생을 방지하기 위하여 표층에 그론인 결함이 존재하지 않는 웨이퍼를 기판에 사용하는 것이 제안되어 있다.
구체적으로는, 결정육성시에 결정성장속도를 엄밀히 제어하는 등의 특수한 제조조건을 사용하여 그론인 결함을 발생시키지 않도록 하여 제작한 단결정에서 절출한 웨이퍼 및, 웨이퍼에 아닐 처리를 실시하여 웨이퍼 표층의 결함을 소멸시킨 웨이퍼를 에피텍셜 성장용 기판에 사용하는 것이 제안되어 있다.
그러나, 이와 같은 방법은 특수한 결정제조법을 사용한다든지, 특수한 장치와 운전 비용이 필요한 아닐 처리를 행하여 웨이퍼 표층에 결정결함이 없는 웨이퍼를 제작하지 않으면 안되기 때문에, 에피텍셜 웨이퍼의 제조에 있어서 대폭적인 생산성의 저하 및 현저한 비용 상승의 원인이 되어 왔다.
도 1은 실시예 1 및 2에 있어서 F/G의 결정경방향에서의 분포를 나타낸 도면이다.
도 2는 실시예 1 및 2에 있어서 각 온도영역의 통과시간을 나타낸 도면이다.
도 3은 실시예 1 및 비교예 1∼3에서 사용한 HZ에 있어서의 성장계면근방에서의 온도구배 G(K/mm)의 결정경방향의 분포를 나타낸 도면이다.
도 4는 실시예 2의 에피텍셜 웨이퍼에 있어서 SP1에서 에피텍셜 층상의 파티클을 관찰한 결과를 나타낸 도면이다.
도 5는 비교예 1∼3에서의 F/G의 면내분포를 나타낸 도면이다.
도 6은 비교예 1∼3의 에피텍셜 웨이퍼에 있어서 SP1에서 에피텍셜 층상의 파티클을 관찰한 결과를 나타낸 도면이다.
도 7은 실시예 1, 2 및 비교예 1∼3의 에피텍셜 웨이퍼에 있어서 파티클(LPD: Light Point Defect) 및 SF의 개수를 플롯트한 그래프이다.
도 8은 실리콘 단결정육성시에 도입된 결정결함과 F/G와의 관계를 나타낸 도면이다.
도 9는 본 발명에서 사용된 단결정육성장치의 개요도이다.
도 10은 질소를 도프한 실리콘 웨이퍼의 단면을 관찰한 결과를 나타낸 확대도이다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 높은 게터링 능력을 갖고, 또한 게터링 특성에 악영향을 미치는 SF가 에피텍셜 층상에 극히 적은 고 품질의 에피텍셜 웨이퍼를 고 생산성 및 저 비용으로 용이하게 제조하는 것을 주 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의하면, 에피텍셜 성장용 실리콘 웨이퍼에 있어서, 쵸크랄스키법(CZ법)에 의해 질소를 도프하고, 적어도 웨이퍼 중심이 보이드 형 결함이 발생하는 V 영역이 되는 영역내에서 육성된 실리콘 단결정을 슬라이스하여 제작된 실리콘 웨이퍼로서, 웨이퍼 표면에 나타나는 상기 보이드 형 결함중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼가 제공된다.
이와 같이, CZ법에 의해 질소를 도프하고, 적어도 웨이퍼 중심이 V영역이 되는 영역내에서 육성된 실리콘 단결정을 슬라이스하여 제작된 실리콘 웨이퍼로서, 웨이퍼 표면에 나타나는 보이드 형 결함중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 에피텍셜 성장용 실리콘 웨이퍼라면, 높은 게터링 능력을 갖고, 또한 에피텔셜 성장시에 SF의 발생이 억제된 에피텍셜 웨이퍼를 제작할 수 있는 에피텍셜 성장용 실리콘 웨이퍼가 된다.
이 때, 상기 V영역이, 웨이퍼 면내의 80%이상의 영역에서 존재하는 것이 바람직하다.
보이드 형 결함이 발생하는 V영역은 웨이퍼 면내의 보다 넓은 영역을 차지하는 것이 바람직하고, 이와 같이 V영역이 웨이퍼면내의 80%이상의 영역에서 존재하는 것에 의하여, 웨이퍼 표면에 나타나는 개구부 사이즈가 20nm 이하의 보이드형 결함의 개수가 거의 전면에서 확실하게 0.02개/cm2 이하가 되는 실리콘 웨이퍼로 할 수가 있다.
또한, 상기 실리콘 단결정에 도프된 질소의 농도가 1×1013∼1×1014/cm3인 것이 바람직하다.
이와 같이, 실리콘 단결정에 도프된 질소의 농도가 1×1013/cm3이상이면, 그 후 고온에서 에피텍셜 성장을 행하여도 웨이퍼의 벌크부에 있어서 산소석출핵이 소멸하는 일이 없기 때문에, 높은 게터링 능력을 갖는 에피텍셜 웨이퍼가 얻어지는 에피텍셜 성장용 실리콘 웨이퍼가 된다.
또한, 실리콘 단결정에 도프된 질소의 농도가 1×1014/cm3이하이면, 실리콘 단결정을 육성할 때에 단결정화가 방해되는 일도 없기 때문에 고품질의 에피텍셜 성장용 실리콘 웨이퍼로 할 수가 있다.
그리고, 본 발명에 의하면, 상기 본 발명의 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜 층이 형성되어 있는 것을 특징으로 하는 에피텍셜 웨이퍼를 제공할 수가 있고, 이 때 상기 에피텍셜 층상에 발생하는 적층결함(SF)의 개수가 0.02개/cm2 이하인 것으로 할 수 있다.
이와 같은 본 발명의 에피텍셜 웨이퍼라면, 높은 게터링능력을 갖고, 또한 에피텍셜 층에 발생하는 SF가 극히 적고, 특히 SF의 개수가 0.02개/cm2이하인 고품질의 에피텍셜 웨이퍼로 할 수가 있다.
또한, 본 발명에 의하면, 에피텍셜 성장용 실리콘 웨이퍼를 제조하는 방법에 있어서, CZ법에 의해 질소를 도프하여 실리콘 단결정을 육성하고, 그 때의 실리콘 단결정 육성시의 결정성장속도를 F(mm/min)으로 하고, 성장계면근방에서의 온도구배를 G (K/mm)로 한 경우에, F/G(mm2/min·K)를 0.30이상으로 하고, 또한 1150∼1050℃의 통과시간(min)을 40min이상으로 하여, 적어도 웨이퍼 중심에서 보이드 형 결함이 발생하는 V영역이 되는 영역내에서 실리콘 단결정을 육성한 후, 이 육성된 실리콘 단결정을 슬라이스 하는 것에 의해 에피텍셜 성장용 실리콘 웨이퍼를 제조하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼의 제조방법이 제공된다.
이와 같이, CZ법에 의해 질소를 도프하여 실리콘 단결정을 육성하고, 그 때의 결정성장속도 F와 온도구배 G와의 비 F/G를 0.30이상으로 하고, 또한 1150∼1050℃의 통과시간을 40min이상으로 하여, 적어도 웨이퍼 중심에서 V영역이 되는 영역내에서 실리콘 단결정을 육성한 후, 이 육성된 실리콘 단결정을 슬라이스 하여 실리콘 웨이퍼를 제조하는 것에 의하여, 질소가 도프되어 있고, 웨이퍼 표면에 나타나는 보이드형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2이하인 에피텍셜 성장용 실리콘 웨이퍼를 특별한 처리를 행함이 없이 용이하게 제조할 수 있고, 높은 게터링 능력을 갖고, 또한 에피텍셜 성장시에 SF의 발생이 억제된 에피텍셜 웨이퍼를 제작할 수 있는 에피텍셜 성장용 실리콘 웨이퍼를 우수한 생산성 및 저 비용으로 용이하게 제조할 수가 있다.
이 때, 상기 실리콘 단결정을 육성할 때에, 상기 F/G를 0.35이상으로 하는 것이 바람직하다.
이와 같이, 실리콘 단결정을 육성할 때에 F/G를 0.35이상으로 하는 것에 의히여, 과잉 공공(Vacancy)을 고 농도로 실리콘 단결정에 도입하여 보이드형 결함의 사이즈를 용이하게 크게 할 수 있기 때문에, 실리콘 웨이퍼의 표면에 나타나는 개구부 사이즈가 20nm이하인 보이드형 결함의 개수가 확실하게 0.02개/cm2이하로 할 수 있고, 보다 양호한 품질의 에피텍셜 성장용 실리콘 웨이퍼를 제조할 수 있다.
또한, 이 때, 상기 V영역이 웨이퍼면내의 80%이상의 영역에서 존재하도록 실리콘 단결정을 육성하는 것이 바람직하다.
이와 같이, V영역이 웨이퍼면내의 80%이상의 영역에서 존재하도록 실리콘 단결정을 육성하는 것에 의하여, 과잉 공공(Vacancy)을 용이하게 실리콘 단결정에 도입할 수 있기 때문에, 실리콘 웨이퍼의 표면에 나타나는 개구부 사이즈가 20nm이하인 보이드형 결함의 개수를 대부분 전면에 걸쳐 확실하게 0.02개/cm2이하로 할 수가 있다.
더욱이, 상기 실리콘 단결정에 도프하는 질소의 농도를 1×1013∼1×1014/cm3으로 하는 것이 바람직하다.
이와 같이 실리콘 단결정에 도프하는 질소의 농도를 1×1013 /cm3이상으로 하는 것에 의하여, 산소석출핵이 실리콘 단결정중에 확실하게 형성되고, 고온에서 에피텍셜 성장을 행하여도 산소석출핵이 소멸하지 않는 에피텍셜 성장용 실리콘 웨이퍼를 제조할 수가 있다.
또한, 도프하는 질소의 농도를 1×1014/cm3이하로 하는 것에 의하여, 실리콘 단결정을 육성할 때에 단결정화의 방해가 되는 일도 없다.
그리고, 본 발명에 의하면, 본 발명의 에피텍셜 성장용 실리콘 웨이퍼의 제조방법에 의하여 제조된 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하는 것에 의하여, 에피텍셜 웨이퍼를 제조할 수가 있다.
본 발명의 에피텍셜 성장용 실리콘 웨이퍼의 제조방법에 의하여 제조된 에피텍셜 성장용 실리콘 웨이퍼는 상술한 바와 같이 질소가 도프되어 있고, 또한 웨이퍼의 표면에 나타나는 보이드형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2이하이기 때문에, 이 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜층을 형성하는 것에 의하여, 높은 게터링 능력을 갖고, 에피텍셜층에 SF가 극히 적은 고품질의 에피텍셜 웨이퍼를 용이하게 고 생산성 및 저 비용으로 제조할 수가 있다.
더욱이, 본 발명에 의하면, 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하여 에피텍셜 웨이퍼를 제조하는 방법에 있어서, 상기 실리콘 웨이퍼로서 CZ법에 의해 질소를 도프하고, 적어도 웨이퍼의 중심이 보이드형 결함이 발생하는 V영역이 되는 영역내에서 육성한 실리콘 단결정을 슬라이스하여 제작된 것이므로, 웨이퍼 표면에 나타나는 상기 보이드 형 결함중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 실리콘 웨이퍼를 사용하고, 이 실리콘 웨에퍼의 표면에 에피텍셜층을 형성하는 것에 의하여 에피텍셜 웨이퍼를 제조하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법이 제공된다.
상기와 같은 실리콘 웨이퍼를 사용하여, 그 표면에 에피텍셜 층을 형성하는 것에 의하여, 높은 게터링 능력을 갖고, 에피텍셜 층에 SF가 극히 적은 고 품질의 에피텍셜 웨이퍼를 용이하게 고생산성 및 저 비용으로 제조할 수가 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 높은 게터링 능력을 갖고, 또한 SF가 에피텍셜 층에 적은 고품질의 에피텍셜 웨이퍼를 고 생산성 및 저 비용으로 용이하게 제조할 수가 있다.
이하, 본 발명에 대하여 실시의 형태를 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
종래, 에피텍셜 웨이퍼의 게터링 능력향상을 위하여, 에피텍셜 성장용 기판이 되는 실리콘 웨이퍼에 질소를 도프한 일이 행해지고 있었다.
그러나, 이와 같이 질소를 도프한 실리콘 웨이퍼상에 에피텍셜 층을 형성하면, 이 에피층에 SF가 고밀도로 발생하고, 디바이스 제작시에 불량의 원인이 된다고 하는 문제가 있었다.
그래서, 본 발명자등은 에피텍셜 성장용 실리콘 웨이퍼에 질소를 도프하더라도, 에피층에 있어서 SF의 발생이 저감된 에피텍셜 웨이퍼를 제조하기 때문에, 실험 및 검토를 거듭한 결과, 에피텍셜 성장용의 기판으로서, 웨이퍼의 표면에 나타나는 보이드형 결함 중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 실리콘 웨이퍼를 사용한 것이 극히 유효한 것을 발견하고, 실리콘 웨이퍼의 제조에 관한 여러 조건을 정밀하게 검사(精査)하는 것에 의하여 본 발명을 완성하였다.
본 발명자등은 먼저 어떠한 경우에 그론인 결함을 기점으로 하여 에피 웨이퍼상에 SF가 발생하는 가를 해명하는 것을 시도하였다.
그 방법으로서, 질소를 도프하여 실리콘 단결정을 육성할 때에, 결정성장속도를 서서히 변화시키는 것에 의하여, 그론인 결함의 사이즈를 변화시켜 실리콘 단결정을 육성하고, 그론인 결함의 사이즈가 다른 여러 실리콘 웨이퍼를 제작하였다.
여기서, 그론 인 결함에 대하여 간단히 설명한다.
일반적으로, CZ법에 의해 육성된 실리콘 단결정에는 결정성장시에 이미 결함이 발생되어 있는 것이 알려져 있고, 그론인 결함이라고 칭하고 있다.
이 그론인 결함에는 격자간형(Interstitial type)의 결함과 공공형(Vacancy type)의 결함(소위, 보이드형 결함)이 존재하고 있다.
이것들의 결함발생은 CZ법에 의해 실리콘 단결정을 인상할 때의 실리콘 단결정의 결정성장속도 F(mm/min)와 고액계면근방에서의 인상축방향의 결정온도구배G(K/mm)와의 관계 F/G 로부터 결정되는 것으로 알려져 있고, 이 F/G가 크게 되면, 예를 들면, 도 8에 나타난 바와 같이, 공공우세(V영역)가 되고, 역으로 F/G가 작으면 격자간 실리콘 우세(I 영역)가 되는 것이 알려져 있다.
또한, 이 V 영역과 I 영역사이에는 원자의 과부족이 없는(적은) 뉴트럴 영역(Neutral 영역, 이하, N영역)이 존재함과 함께, V 영역과 I 영역의 경계부근에는 열산화를 행하는 것에 의해 OSF(Oxidation Induced Stacking Fault: 산화유기적층결함)라고 칭하는 결함이 결정의 성장축에 수직한 단면내에서 링상으로 발생하는 것이 확인되었다.
이와 같은 각 영역에서 제작된 실리콘 웨이퍼중, 에피텍셜 성장용 기판으로서 I영역에서 제작된 실리콘 웨이퍼를 사용하면, 특개 2000-219598호공보에서 개시되어 있는 바와 같이, 에피 층상에 돌기상의 결함이 많이 발생하는 등의 폐해가 일어난다.
그 때문에, 이와 같은 결함의 발생을 방지하고, 또한 생산성 향상등의 이유로부터 V영역에서 제작된 실리콘 웨이퍼를 에피텍셜 성장용 기판으로서 사용하는 것이 바람직하다.
그래서, 본 발명에서는 CZ법에 의해 실리콘 단결정을 육성할 때에, 적어도 웨이퍼 중심이 보이드형 결함이 발생하는 V영역이 되는 영역내에서 육성하는 경우에 있어서, 이하와 같은 실험을 행하였다.
보이드형 결함과 에피 웨이퍼상에 발생하는 SF와의 관계를 조사하기 위하여, 상술한 바와 같이, 결정성장속도를 서서히 변화시키는 것에 의하여, 보이드형 결함의 사이즈를 변화시켜 실리콘 단결정을 육성하고, 실리콘 웨이퍼를 제작하였다.
즉, 결정성장계면근방에서의 온도구배 G를 고정한 경우, 결정성장속도F를 변화시키는 것에 의해 F/G를 변화시킬 수 있다.
이 때, V영역에 있어서 F/G를 변화시키는 것에 의하여, 실리콘의 결정화직후에 도입된 과잉 공공의 농도를 변화시킬 수 있고, 예를 들면, V영역내에서 F/G를 크게 하면, 실리콘 단결정에 도입된 과잉 공공의 농도를 높게 할 수 있다.
보이드형 결함은 이 과잉 공공이 그 후의 열 이력을 거쳐 응집하여 형성되는 것이고, 그 후의 열이력이 동일하면 과잉 공공이 많을 수록, 결국 F/G가 클수록, 보이드 결함의 크기는 크게 된다.
그래서, 이 성질을 이용하고, CZ법에 의해 질소를 도프하고, 결정성장속도를 서서히 변화시켜 F/G를 제어하는 것에 의하여, 보이드형 결함의 사이즈를 변화시킨 실리콘 단결정을 육성하였다.
이 결정으로부터 절출(切出)된 각 실리콘 웨이퍼에 에피텍셜 층을 형성한 후, 이 에피층상에 나타나는 SF의 개수를 측정하여 평가를 행하였다.
그 결과, 단결정 육성시에 F/G가 작았던 실리콘 웨이퍼, 즉 보이드형 결함의 사이즈가 작은 실리콘 웨이퍼로부터 제작한 에피 웨이퍼일수록 에피층상에 발생하는 SF의 개수가 비약적으로 증가하는 것을 알 수 있었다.
이것으로부터, 보이드형 결함에 기인하여 에피층상에 발생하는 SF는 사이즈가 작은 보이드형 결함이 기점이 되어 발생하는 것을 알 수 있었다.
그래서, 투과전자현미경(TEM)에 의한 관찰 및 계산기 시뮬레이션 DEFGEN,X(T, Sinno and R.A.Brown, Journal of Electrochemical Society,Vol.146,pp2300(1999))등을 행하고, 에피층상에 SF를 발생시킨 보이드형 결함의 사이즈에 대하여 조사하였다.
그 결과, 웨이퍼 표면에 나타나는 보이드형 결함중 개구부 사이즈가 20nm 이하인 결함에 기인하여 SF가 발생하는 것이 명확하게 되었다.
또한, 시뮬레이션 상에서는 웨이퍼중의 공공이 2개, 또는 그 이상 집중하였던 것은 다수 존재한다.
이와 같은 공공이 집중된 것의 사이즈는 경우에 따라서 수 nm가 되지만, 이와 같은 공공이 수개 집중한 정도의 것이 에피층 위에 SF를 형성하는 것은 아니라고 여겨진다.
따라서, 상기 웨이퍼의 표면에 나타나는 개구부 사이즈가 20nm 이하인 결함이란 어디까지나 보이드형 결함으로서 인식가능한 정도의 사이즈 이상의 것이고, 내부에 내벽산화막(물)을 수반가능한 정도의 것을 가르키는 것이다.
예를 들면, 도 10에 나타난 바와 같이, 질소를 도프한 실리콘 웨이퍼에 발생하는 봉상, 판상의 결함 중, 웨이퍼 표면에 나타나는 부분의 개구부 사이즈가 20nm이한 것을 나타내고 있다.
이상의 결과로부터, 보이드형 결함을 성장시켜 웨이퍼 표면에 개구부 사이즈가 20nm 이하의 보이드형 결함이 거의 존재하지 않는 실리콘 웨이퍼에 에피텍셜층을 형성하는 것에 의하여, 에피 층상에 SF가 발생하지 않는 에피텍셜 웨이퍼를 제작하는 것이 가능하게 된다.
그러나, 실제로는 결함의 크기에는 분포가 있고, 또한 시뮬레이션상에서도 웨이퍼 표면에 나타나는 개구부 사이즈가 20nm이하인 보이드형 결함의 개수가 0개가 되는 것은 결코 아니고, 어떠한 경우라도 실리콘 웨이퍼상에는 개구부 사이즈가 20nm이하인 보이드형 결함이 수개정도 존재해 버린다.
따라서, 실제로는 웨이퍼 표면에 나타나는 보이드형 결함중, 개구부 사이즈가 20nm이하인 보이드형 결함의 개수는 0.02개/cm2이하이면 좋다.
이와 같은 보이드형 결함의 개수에 대해서는 실제의 현실적인 에피 웨이퍼의 품질레벨로부터 규정하였다.
예를 들면, 질소 논 도프[질소 무(無) 도프] 실리콘 웨이퍼로부터 제작된 에피텍셜 웨이퍼에서는 적어도 웨이퍼면내에 수개정도의 SF가 발생한다.
그러나, 이와 같은 수개정도의 SF, 특히 0.02개/cm2 이하정도의 SF가 발생한 에피 웨이퍼에 디바이스를 제작하더라도, SF에 기인하여 디바이스 수율이 극단적으로 낮아지는 일은 없고, 이 정도의 SF라면 현재상태의 디바이스 제작공정에서는 거의 무시할 수가 있다.
즉, 에피텍셜 성장용 실리콘 웨이퍼에 있어서, CZ법에 의해 질소를 도프하고, 적어도 웨이퍼 중심이 보이드형 결함이 발생하는 V영역이 되는 영역내에서 육성한 실리콘 단결정을 슬라이스하여 제작한 실리콘 웨이퍼이고, 웨이퍼 표면에 나타나는 상기 보이드형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2이하인 에피텍셜 성장용 실리콘 웨이퍼라면 높은 게터링 능력을 갖고, 또한 SF가 에피텍셜 층에 적은 고품질의 에피텍셜 웨이퍼를 제작할 수 있는 에피텍셜 성장용 실리콘 웨이퍼로 할 수가 있다.
다음에, 이와 같은 에피텍셜 성장용 실리콘 웨이퍼를 제조하기 위한 방법에 대하여 설명한다.
상기와 같이, 웨이퍼 표면에 나타나는 보이드형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2이하인 에피텍셜 성장용 실리콘 웨이퍼를 제작하기 위해서는 CZ법에 의해 질소를 도프하여 실리콘 단결정을 육성할 때의 실리콘 단결정 육성시의 결정성장속도 F(mm/min)와 고액계면근방에서의 인상축방향의 온도구배G(K/mm)와의 관계 F/G(mm2/min·K)를 적절히 제어할 필요가 있다.
여기서, 본 발명에서 사용된 CZ법에 의한 실리콘 단결정 육성장치의 일례가 도 9에 나타나 있다.
이 실리콘 단결정 육성장치는 실리콘 융액(4)이 충진된 석영도가니(5)와, 이것을 보호하는 흑연도가니(6)와, 이 도가니(5),(6)를 에워싸도록 배치된 가열히터(7)와 단열재(8)이 메인챔버(1)내에 설치되어 있고, 이 메인챔버(1)의 상부에는 육성된 단결정(3)을 수용하고, 취출(取出)하기 위한 인상챔버(2)가 연접되어 있다.
이와 같은 단결정 육성장치를 사용하여 실리콘 단결정(3)을 육성하는데는 석영도가니(5)중의 실리콘 융액(4)에 종결정을 침적한 후, 종죔을 거쳐 회전시키면서 천천히 인상하여 봉상의 단결정(3)을 성장시킨다.
한편, 도가니(5),(6)은 결정성장축방향에 승강가능하고, 결정성장중에 결정화하여 감소된 융액의 액면하강분을 보충하도록 도가니를 상승시키고, 이것에 의해, 융액표면의 높이를 일정하게 유지하고 있다.
또한, 메인 챔버(1)의 내부에는 인상챔버(2)의 상부에 설치된 가스도입구(10)로부터 아르곤가스등의 불활성가스가 도입되고, 인상중의 단결정(3)과 가스정류통(11)과의 사이를 통과하고, 차열(遮熱)부재(12)의 하부와 융액면과의 사이를 통과하고, 가스유출구(9)로부터 배출된다.
이와 같이 하여 실리콘 단결정을 육성하는 경우, 상술한 바와 같이 F/G의 값에 의하여 단결정에 도입되는 공공의 농도가 결정되기 때문에, F/G를 제어하는 것은 실리콘 단결정에 형성되는 보이드형 결함의 사이즈를 제어하는 이상 가장 중요한 요소중의 하나이다.
즉, 이 F/G가 작으면 실리콘 단결정에 도입되는 과잉 공공의 농도도 작게 되고, 결과적으로 보이드형 결함의 사이즈는 작게 되어 버린다.
따라서, 보이드형 결함의 사이즈를 크게 하고, 작은 사이즈의 보이드형 결함을 감소시킨 실리콘 단결정을 육성하기 위해서는 F/G의 값을 어느 정도 이상 크게하여 실리콘 단결정의 육성을 행하는 것이 중요하다.
그래서, 웨이퍼 표면에 나타나는 보이드형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2이하가 되는 실리콘 웨이퍼를 제작하기 위한 F/G를 구하기 위하여 F/G를 다양하게 변화시켜 실리콘 단결정의 육성을 행하고, 얻어진 각각의 웨이퍼의 표면을 관찰하는 것에 의하여, 적절한 F/G의 값을 실험적으로 구하였다.
그 결과, F/G를 0.30이상으로 하는 것에 의히여, 과잉 공공을 충분한 농도로 실리콘 단결정내에 도입할 수가 있다는 것을 알수 있었다.
이 때, 이 F/G의 값은 크게 되면 크게 될수록 과잉 공공을 고농도로 실리콘 단결정내에 도입할 수 있기 때문에 바람직하지만, 통상 직경 200mm이상의 실리콘 단결정을 안정하게 성장시키기 위한 결정성장속도F의 상한이 3mm/min이고, 또한 실리콘 단결정의 결정화를 가능하게 하는 온도구배 G의 최소치가 0.3K/mm정도이기 때문에, F/G는 크다고 해도 10.00이하로 하는 것이 바람직하다.
또한, 상기와 같이, F/G를 0.30이상으로 하는 것에 의히여, 과잉 공공을 충분한 농도로 실리콘 단결정내에 도입할 수 있지만, 과잉공공이 집중되어 보이드형 결함을 형성하는 시간이 짧아지면, 보이드 형 결함의 사이즈가 작게 되어 버린다.
그 때문에, 실리콘 단결정 육성시에 보이드형 결함의 사이즈에 영향을 미친다고 여겨지고 있는 1150∼1050℃의 온도영역의 통과시간을 어느 값이상으로 하는 것이 중요하다.
그래서, 이번의 실험결과 및 시뮬레이션등으로부터 1150∼1050℃의 온도영역의 적절한 통과시간을 구한 결과, 40min이상이 적절한 것을 알수 있었다.
또한, 1150∼1050℃의 통과시간이란 단결정육성장치의 노내구조에 의하여 결정되는 1150∼1050℃의 온도폭을 결정성장속도로 나눈 값으로 산출된 것이다.
그리고, 이 1150∼1050℃의 통과시간은 결정성장속도 F를 작게 하면 얼마든지 길어질 수 있고, 가능한 범위에서 긴 편이 사이즈가 큰 보이드형 결함을 형성시키기 때문에 바람직하다.
그러나, 실리콘 단결정의 생산성을 고려하거나, 상기와 같이 F/G가 0.30이상이 되는 조건을 만족하도록 한 결정성장속도범위에서는 1150∼1050℃의 통과시간의 상한이 자연히 한정되어 왔다.
구체적으로 표시하면, 현재, 공업적으로 성립하고 어느 정도의 생산성을 확보할 수 있는 하한의 결정성장속도가 0.1mm/min 이고, 또한 단결정육성장치에서 1150∼1050℃의 온도폭은 긴 것으로 200mm정도이기 때문에, 1150∼1050℃의 통과시간은 2000min이하로 하는 것이 바람직하다.
즉, 에피텍셜 성장용 실리콘 웨이퍼를 제조하는 방법으로서, CZ법에 의해 질소를 도프하여 실리콘 단결정을 육성하고, 그 때의 실리콘 단결정 육성시의 결정성장속도를 F로 하고, 성장계면근방에서의 온도구배를 G로 한 경우에, F/G를 0.30이상으로 하고, 또한 1150∼1050℃의 통과시간을 40min이상으로 하고, 적어도 웨이퍼중심에서 보이드형 결함이 발생하는 V영역이 되는 영역내에서 실리콘 단결정을 육성한 후, 이 육성된 실리콘 단결정을 슬라이스 하는 것에 의해 에피텍셜 성장용 실리콘 웨이퍼를 제조하는 에피텍셜 성장용 실리콘 웨이퍼의 제조방법을 이용한 것에 의하여, 질소가 도프되어 있고, 웨이퍼 표면에 나타난 보이드 형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2 이하인 에피텍셜 성장용 실리콘 웨이퍼를 고온 아닐 등의 특별한 처리를 행하지 않고 용이하게 고 생산성 및 저 비용으로 제조할 수가 있다.
이 때, 실리콘 단결정을 육성할 때에 F/G를 0.35이상으로 하는 것에 의하여, 과잉 공공을 고농도로 실리콘 단결정에 도입하여 보이드형 결함의 사이즈를 용이하게 크게 할 수가 있다.
따라서, 실리콘 웨이퍼의 표면에 나타나는 개구부 사이즈가 20nm이하인 보이드형 결함의 개수를 확실하게 0.02개/cm2이하로 할 수가 있고, 보다 양호한 품질의 에피텍셜 성장용 실리콘 웨이퍼를 제조할 수가 있다.
또한, CZ법에 의해 실리콘 단결정을 육성할 때에, 보이드 형 결함이 발생하는 V영역은 웨이퍼 면내의 보다 넓은 영역을 점유하는 것, 특히 V영역이 웨이퍼 면내의 80%이상의 영역에서 존재하도록 실리콘 단결정을 육성하는 것이 바람직하다.
이와 같이 실리콘 단결정을 육성하는 것에 의하여, 과잉 공공을 용이하게 실리콘 단결정의 거의 전면에 도입할 수가 있기 때문에, 웨이퍼 표면에 나타나는 개구부 사이즈가 20nm 이하인 보이드형 결함의 개수가 거의 전면에서 0.02개/cm2이하가 되는 실리콘 웨이퍼를 얻을 수가 있다.
더욱이, CZ법에 의해 질소를 도프하여 실리콘 단결정을 육성할 때, 실리콘 단결정에 도프하는 질소의 농도를 1×1013/cm3이상으로 하는 것이 바람직하다.
이와 같이 실리콘 단결정에 도프하는 질소의 농도를 1×1013/cm3이상으로 하는 것에 의해, 산소석출핵이 실리콘 단결정중에 확실하게 형성되고, 또한 형성된 산소석출핵은 고온에서 에피텍셜 성장을 행하더라도 소멸하지 않기 때문에, 높은 게터링 능력을 갖는 에피텍셜 웨이퍼를 제작할 수 있는 에피텍셜 성장용 실리콘 웨이퍼를 제조할 수가 있다.
또 한편, 실리콘 단결정에 도프하는 질소농도가 1×1014/cm3를 초과하면 단결정을 육성할 때에 단결정화의 방해가 될 우려가 있고, 생산성의 저하를 초래하는 일이 있기 때문에, 웨이퍼의 질소농도는 1×1014/cm3 이하로 하는 것이 바람직하다.
상기와 같이 하여, 에피텍셜 성장용 실리콘 웨이퍼를 제작한 후, 이 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하는 것에 의하여 에피텔셜 웨이퍼를 제조할 수가 있다.
즉, 실리콘 웨이퍼로서, CZ법에 의해 질소를 도프하여 적어도 웨이퍼중심이 보이드형 결함이 발생하는 V영역이 되는 영역내에서 육성한 실리콘 단결정을 슬라이스하여 제작된 것이므로, 웨이퍼 표면에 나타나는 보이드형 결함중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 실리콘 웨이퍼를 사용하고, 이 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하는 것에 의하여, 에피텍셜 웨이퍼를 제조할 수가 있다.
이와 같이 에피텍셜 웨이퍼를 제조하는 것에 의하여, 높은 게터링 능력을 갖고, 또한 디바이스 특성에 악영향을 미치는 SF가 에피텍셜 층에 적고, 특히 에피텍셜 층상에 발생하는 SF의 개수가 0.02개/cm2이하의 고품질의 에피텍셜 웨이퍼를 용이하게 고 생산성 및 저 비용으로 제조할 수가 있다.
또한, 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하는 방법은 특히 한정되는 것은 아니고, 통상 행해지고 있는 바와 같은 방법을 사용하는 것에 의하여 에피텍셜 층을 형성할 수가 있다.
이하, 실시예 및 비교예를 제시하여 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
(실시예 1)
우선, 직경 800mm의 석영 도가니에 실리콘 원료를 320kg 장입하고, MCZ법에 의하여, 중심자장강도 4000G의 횡자장을 인가하고, 또한 실리콘 단결정을 V영역에서 육성할 수 있도록 평균결정성장속도 F를 0.68mm/min으로 설정하고, 직경 300mm, 직동(直胴)부의 길이 120cm의 질소를 도프한 실리콘 단결정을 육성하였다.
이 때, 질소를 2×1013∼9×1013/cm3의 농도범위로 실리콘 단결정에 도프하였다.
이번의 결정육성에 사용한 HZ(핫 죤: hot zone)에 있어서 온도구배 G의 결정경방향의 분포를 조사한 결과, 도 3에 나타난 바와 같은 분포를 얻을 수 있었다.
또한, 결정경방향에서 F/G분포는 도 1과 같이 중심부의 F/G 값은 0.3이고, 또한 경방향의 80%이상(100%)에서 0.30이상에서 V영역이 되었다.
또한, 1150∼1050℃의 통과시간을 측정한 결과, 도 2에 나타난 바와 같이 76분이었다.
이와 같이 하여 제작된 실리콘 단결정으로부터 웨이퍼를 절출하고, 래핑, 면취, 연마를 실시하여 에피텍셜 성장용 실리콘 웨이퍼를 제작하였다.
이 에피 성장용 실리콘 웨이퍼에 1130℃에서 4㎛의 에피텍셜 층을 형성하였다.
그 후, 파티클 카운터 서프스켄(Surfscan) SP1(KLA-Tencor사 제품)에서 에피텍셜층 표면의 파티클 카운터(사이즈: 0.09㎛이상)를 행하였다.
그 결과, 파티클은 14개/300mmф웨이퍼(0.020개/cm2) 관찰되었다.
더욱이, 멀티 레이져 콘포컬 검사시스템 M 350(MAGICS, 레이져 테크사 제품)을 사용하여 에피텍셜 층의 표면을 관찰한 결과, 8개/300mmф웨이퍼(0.011개/cm2)가 SF인 것을 확인하였다.
그 결과, 질소가 도프되어 있음에도 불구하고 SF가 현저히 적고, 고품질의 에피텍셜 웨이퍼인 것을 알 수 있었다.
(실시예 2)
다음에, 온도구배 G의 결정경방향분포의 균일성은 손상되지 않지만, 결정성장속도F를 보다 고속으로 할 수 있고, 결과적으로 F/G를 실시예 1에 비하여 크게 할 수 있는 HZ를 갖는 단결정 육성장치를 준비하였다.
이 장치의 직경 800mm의 석영 도가니에 실리콘 원료를 320kg 장입하고, MCZ법에 의하여 중심자장강도 3500G의 횡자장을 인가하고, 또한 실리콘 단결정을 V영역에서 육성할 수 있도록 평균결정성장속도 F를 1.10mm/min에 설정하고, 직경 300mm, 직동부의 길이 120cm의 질소를 도프한 실리콘 단결정을 육성하였다.
이 때, 질소를 2×1013∼9×1013/cm3의 농도범위에서 실리콘 단결정에 도프하였다.
또한, 이 때의 결정경방향에서 F/G의 분포는 도 1과 같이 중심부의 F/G 값은 0.41이고, 또한 경방향의 80%이상에서 0.35이상에서 V영역이 되었다.
또한, 1150∼1050℃의 통과시간을 측정한 결과, 도 2에 나타난 바와 같이 47분이었다.
이와 같이 하여 제작된 실리콘 단결정으로부터 실시예 1과 동일한 방식으로 하여, 에피텍셜 성장용 웨이퍼를 제작한 후, 1130℃에서 4㎛의 에피텍셜층을 형성하였다.
그 후, 실시예 1과 동일한 방식으로, 파티클 카운터 SP1에서 에피텍셜층 표면의 파티클 카운터를 행하였다.
그 결과, 도 4에 나타난 바와 같이, 파티클은 3개/300mmф웨이퍼(0.004개/cm2) 관찰되었다.
더욱이, MAGICS를 사용하여 관찰을 행한 결과, 2개/300mmф웨이퍼(0.003개/cm2)가 SF인 것을 확인하고, SF가 실시예 1 보다도 더 적고, 보다 고품질의 에피텍셜 웨이퍼를 얻을 수 있었다.
(비교예 1∼3)
실시예 1과 동일한 핫 죤을 사용하여, 직경 800mm의 석영 도가니에 실리콘 원료를 320kg 장입하고, MCZ법에 의하여, 중심자장강도 4000G의 횡자장을 인가하고, 결정성장속도 F를 0.7mm/min에서 0.3mm/min까지 천천히 저하시켜 직경 300mm, 직동부의 길이 120cm의 질소를 도프한 실리콘 단결정을 육성하였다.
이 때, 질소를 2×1013∼9×1013/cm3의 농도범위에서 실리콘 단결정에 도프하였다.
또한, 온도구배 G의 결정경방향분포는 실시예 1과 동일하였다.
제작된 실리콘 단결정으로부터 샘플 웨이퍼를 절출하여 단결정중의 OSF의 발생위치를 조사하였다.
OSF의 발생위치의 조사는 1150℃에서 100min의 웨트 산화를 행한 후, 불산·질산(硝酸)·초산(酢酸)·물로 이루어진 선택성이 있는 혼산액에서 선택에칭을 행하고, 샘플웨이퍼를 집광등(集光燈) 및 현미경으로 관찰하는 것에 의해 행하였다.
그 결과, 성장속도 0.40mm/min에 상당하는 위치에서, 웨이퍼 면내의 전면에 OSF가 발생해 있었다.
그래서, 상기에서 제작된 실리콘 단결정에 있어서 결정성장속도가 0.40mm/min(비교예 1), 0.45mm/min(비교예 2), 0.60mm/min(비교예 3)에 상당하는 부분에서 실시예 1과 동일한 방식으로 하여, 에피텍셜 성장용 실리콘 웨이퍼를 제작하였다.
이 때, 웨이퍼를 절출한 실리콘 단결정의 각 위치에서 F/G 를 구한 결과, 도 5에 표시한 값이었다.
각 웨이퍼의 중심에서 F/G는 각각 0.18, 0.20, 0.27이었다.
이것들은 본 발명 요건을 만족한 것은 아니었다.
더욱이, 비교예 1의 에피성장용 실리콘 웨이퍼에 대하여 웨이퍼 표면에 존재하는 결함을 TEM에서 관찰한 결과, 웨이퍼 표면에서의 개구부 사이즈가 20nm이하의 결함이 쉽게 발견되고, 매우 많이 존재하고 있는 것이 확인되었다.
그 후, 이 에피 성장용 실리콘 웨이퍼에 1130℃에서 4㎛의 에피텍셜층을 형성한 후, 파티클 카운터 SP1에서 에피텍셜층 표면의 파티클카운터를 행하였다.
그 결과, 도 6에 나타난 바와 같이, 결정성장속도가 빠르게 되면 함께 파티클 개수가 저감하고 있지만, 어느 웨이퍼에도 파티클이 다수 관찰되고, 도 6에 나타난 비교예 1의 에피 웨이퍼는 파티클이 너무 많기 때문에 파티클 카운터의 용량을 오버하여, 외주부까지 측정할 수 없었다.
또한, 비교예 2 및 3의 에피 웨이퍼는 각각 17384개/300mmф웨이퍼(24.6개/cm2), 33개/300mmф웨이퍼(0.047개/cm2)의 파티클이 관찰되었다.
또한, MAGICS를 사용하여 관찰을 행한 결과, 비교예 3의 에피 웨이퍼는 18개/300mmф웨이퍼(0.025개/cm2)의 SF가 관찰되고, 저속성장되고 개구부의 사이즈가 20nm이하의 것이 고밀도인 비교예 1에 비하여 SF가 격감하고 있지만, 질소를 도프하지 않는 것에 비하면, 품질이 낮은 에피 웨이퍼 인 것을 알 수 있었다.
또한, 상기 실시예 1, 2 및 비교예 1∼3에서 제작된 각 에피텍셜 웨이퍼에서 관찰된 파티클 및 SF의 개수를 웨이퍼 중심부에서의 F/G의 값을 횡축으로 하여 도 7에 플롯트하였다.
이 도 7에서도, F/G을 0.30이상으로 하는 것에 의하여, 에피텍셜 층상에 발생하는 SF개수가 0.02개/cm2이하인 고품질의 에피텍셜 웨이퍼를 얻을 수 있다는 것을 알 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
상기 실시형태는 단순히 예시이고, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은 어느 것이라도 본 발명의 기술적 범위에 포함된다.
예를 들면, 상기 실시예에서는 자장을 인가하여 직경 300mm의 실리콘 단결정을 육성하는 경우를 예를 들어 설명하였지만, 본 발명은 이것에 한정되는 아니고, 실리콘 단결정은 직경 200mm 및 350mm의 것, 또는 이것 이상의 직경을 갖는 것도 좋고, 또한 실리콘 단결정을 육성할 때에 자장을 인가하지 않는 경우에 있어서도 본 발명을 적용할 수 있다.

Claims (11)

  1. 에피텍셜 성장용 실리콘 웨이퍼에 있어서, 쵸크랄스키법(CZ법)에 의해 질소를 도프하고, 적어도 웨이퍼 중심이 보이드 형 결함이 발생하는 V 영역이 되는 영역내에서 육성한 실리콘 단결정을 슬라이스하여 제작한 실리콘 웨이퍼로서, 웨이퍼 표면에 나타나는 상기 보이드 형 결함중, 개구부 사이즈가 20nm 이하인 결함의 개수가 0.02개/cm2이하인 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼
  2. 제1항에 있어서, 상기 V영역이 웨이퍼 면내의 80%이상의 영역에서 존재하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼
  3. 제1항 또는 제2항에 있어서, 상기 실리콘 단결정에 도프된 질소의 농도가 1×1013∼1×1014/cm3인 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼
  4. 제1항에서 제3항중의 어느 한 항에 기재된 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜 층이 형성되어 있는 것을 특징으로 하는 에피텍셜 웨이퍼
  5. 제4항에 있어서, 상기 에피텍셜 층상에 발생하는 적층결함(SF)의 개수가 0.02개/cm2이하인 것을 특징으로 하는 에피텍셜 웨이퍼
  6. 에피텍셜 성장용 실리콘 웨이퍼를 제조하는 방법에 있어서, CZ법에 의해 질소를 도프하여 실리콘 단결정을 육성하고, 그 때의 실리콘 단결정 육성시의 결정성장속도를 F(mm/min)로 하고, 성장계면근방에서의 온도구배를 G (K/mm)로 한 경우에, F/G(mm2/min·K)를 0.30이상으로 하고, 또한 1150∼1050℃의 통과시간(min)을 40min이상으로 하여, 적어도 웨이퍼 중심에서 보이드 형 결함이 발생하는 V영역이 되는 영역내에서 실리콘 단결정을 육성한 후, 이 육성된 실리콘 단결정을 슬라이스 하는 것에 의해 에피텍셜 성장용 실리콘 웨이퍼를 제조하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼의 제조방법
  7. 제6항에 있어서, 상기 실리콘 단결정을 육성할 때에, 상기 F/G를 0.35이상으로 하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼의 제조방법
  8. 제6항 또는 제7항에 있어서, 상기 V영역이 웨이퍼 면내의 80%이상의 영역에서 존재하도록 실리콘 단결정을 육성하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼의 제조방법
  9. 제6항에서 제8항중의 어느 한 항에 있어서, 상기 실리콘 단결정에 도프하는 질소의 농도를 1×1013∼1×1014/cm3으로 하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼의 제조방법
  10. 제6항에서 제9항중의 어느 한 항에 기재된 방법에 의하여 제조된 에피텍셜 성장용 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하는 것에 의하여 에피텍셜 웨이퍼를 제조하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법
  11. 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하여 에피텍셜 웨이퍼를 제조하는 방법있어서, 상기 실리콘 웨이퍼로서 CZ법에 의해 질소를 도프하고, 적어도 웨이퍼 중심이 보이드형 결함이 발생하는 V영역이 되는 영역내에서 육성된 실리콘 단결정을 슬라이스하여 제작한 것으로, 웨이퍼 표면에 나타나는 상기 보이드형 결함중, 개구부 사이즈가 20nm이하인 결함의 개수가 0.02개/cm2이하인 실리콘 웨이퍼를 사용하고, 이 실리콘 웨이퍼의 표면에 에피텍셜 층을 형성하는 것에 의해, 에피텍셜 웨이퍼를 제조하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법
KR1020057000560A 2002-07-12 2003-07-08 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법 KR101001981B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002204703A JP4196602B2 (ja) 2002-07-12 2002-07-12 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
JPJP-P-2002-00204703 2002-07-12
PCT/JP2003/008671 WO2004007815A1 (ja) 2002-07-12 2003-07-08 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法

Publications (2)

Publication Number Publication Date
KR20050019845A true KR20050019845A (ko) 2005-03-03
KR101001981B1 KR101001981B1 (ko) 2010-12-16

Family

ID=30112731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057000560A KR101001981B1 (ko) 2002-07-12 2003-07-08 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법

Country Status (7)

Country Link
US (1) US7204881B2 (ko)
EP (1) EP1536044B1 (ko)
JP (1) JP4196602B2 (ko)
KR (1) KR101001981B1 (ko)
CN (1) CN1312327C (ko)
TW (1) TW200402776A (ko)
WO (1) WO2004007815A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014189194A1 (ko) * 2013-05-21 2014-11-27 주식회사 엘지실트론 반도체용 실리콘 단결정 잉곳 및 웨이퍼

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129123B2 (en) * 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
JP2006315869A (ja) * 2005-05-10 2006-11-24 Sumco Corp 窒素ドープシリコン単結晶の製造方法
JP4899445B2 (ja) * 2005-11-22 2012-03-21 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP5876044B2 (ja) * 2010-07-03 2016-03-02 ライフ テクノロジーズ コーポレーション 低濃度ドープドレインを有する化学的感応性センサ
US8721786B2 (en) 2010-09-08 2014-05-13 Siemens Medical Solutions Usa, Inc. Czochralski crystal growth process furnace that maintains constant melt line orientation and method of operation
JP6260100B2 (ja) * 2013-04-03 2018-01-17 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
JP6015634B2 (ja) * 2013-11-22 2016-10-26 信越半導体株式会社 シリコン単結晶の製造方法
US9425063B2 (en) * 2014-06-19 2016-08-23 Infineon Technologies Ag Method of reducing an impurity concentration in a semiconductor body, method of manufacturing a semiconductor device and semiconductor device
KR102370157B1 (ko) * 2017-08-31 2022-03-03 가부시키가이샤 사무코 서셉터, 에피택셜 성장 장치, 에피택셜 실리콘 웨이퍼의 제조 방법, 그리고 에피택셜 실리콘 웨이퍼
CN113862778A (zh) * 2021-09-30 2021-12-31 西安奕斯伟材料科技有限公司 坩埚组件、拉晶炉及拉制单晶硅棒的方法
JP7384264B1 (ja) 2022-11-10 2023-11-21 信越半導体株式会社 エピタキシャル成長用シリコンウェーハ及びエピタキシャルウェーハ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3552278B2 (ja) * 1994-06-30 2004-08-11 三菱住友シリコン株式会社 シリコン単結晶の製造方法
JP3989122B2 (ja) 1998-08-07 2007-10-10 シルトロニック・ジャパン株式会社 シリコン半導体基板の製造方法
JP3626364B2 (ja) 1998-05-22 2005-03-09 信越半導体株式会社 エピタキシャルシリコン単結晶ウエーハの製造方法及びエピタキシャルシリコン単結晶ウエーハ
JP3601340B2 (ja) 1999-02-01 2004-12-15 信越半導体株式会社 エピタキシャルシリコンウエーハおよびその製造方法並びにエピタキシャルシリコンウエーハ用基板
JP4224966B2 (ja) 1999-10-15 2009-02-18 信越半導体株式会社 シリコン単結晶ウエーハの製造方法、エピタキシャルウエーハの製造方法、シリコン単結晶ウエーハの評価方法
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
JP3601383B2 (ja) 1999-11-25 2004-12-15 信越半導体株式会社 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
JP4510997B2 (ja) * 2000-01-18 2010-07-28 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
JP3565205B2 (ja) * 2000-01-25 2004-09-15 信越半導体株式会社 シリコンウエーハおよびシリコン単結晶の製造条件を決定する方法ならびにシリコンウエーハの製造方法
JP2001278692A (ja) * 2000-03-29 2001-10-10 Shin Etsu Handotai Co Ltd シリコンウエーハおよびシリコン単結晶の製造方法
JP4718668B2 (ja) * 2000-06-26 2011-07-06 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
JP4055340B2 (ja) * 2000-08-31 2008-03-05 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014189194A1 (ko) * 2013-05-21 2014-11-27 주식회사 엘지실트론 반도체용 실리콘 단결정 잉곳 및 웨이퍼
KR101472349B1 (ko) * 2013-05-21 2014-12-12 주식회사 엘지실트론 반도체용 실리콘 단결정 잉곳 및 웨이퍼

Also Published As

Publication number Publication date
CN1312327C (zh) 2007-04-25
EP1536044A4 (en) 2009-05-13
EP1536044A1 (en) 2005-06-01
CN1668786A (zh) 2005-09-14
US7204881B2 (en) 2007-04-17
JP2004043256A (ja) 2004-02-12
KR101001981B1 (ko) 2010-12-16
JP4196602B2 (ja) 2008-12-17
TW200402776A (en) 2004-02-16
WO2004007815A1 (ja) 2004-01-22
EP1536044B1 (en) 2013-02-27
TWI304604B (ko) 2008-12-21
US20050211158A1 (en) 2005-09-29

Similar Documents

Publication Publication Date Title
KR100581047B1 (ko) 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
KR100788988B1 (ko) 에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜웨이퍼 및 이들의 제조방법 그리고 평가방법
KR101715645B1 (ko) 실리콘 단결정 웨이퍼
KR100582239B1 (ko) 실리콘 단결정 웨이퍼 및 실리콘 단결정 웨이퍼의 제조방법
KR101684873B1 (ko) 실리콘 기판의 제조 방법 및 실리콘 기판
KR100971163B1 (ko) 어닐 웨이퍼 및 어닐 웨이퍼의 제조방법
JP6044277B2 (ja) シリコン単結晶ウェーハの製造方法
TWI272322B (en) Silicon single crystal wafer and epitaxial wafer, and method for producing silicon single crystal
KR101001981B1 (ko) 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법
KR101939129B1 (ko) 에피택셜 실리콘 웨이퍼의 제조 방법
KR20030023488A (ko) 실리콘 반도체기판 및 그의 제조방법
JP2011054821A (ja) エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP4089137B2 (ja) シリコン単結晶の製造方法およびエピタキシャルウェーハの製造方法
JP5282762B2 (ja) シリコン単結晶の製造方法
JP4126879B2 (ja) エピタキシャルウェーハの製造方法
TWI828442B (zh) 磊晶晶圓
JP4360208B2 (ja) シリコン単結晶の製造方法
JP4144163B2 (ja) エピタキシャルウェーハの製造方法
KR101464566B1 (ko) 실리콘 웨이퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20191118

Year of fee payment: 10