JP2004165489A

JP2004165489A - エピタキシャルシリコンウェーハとその製造方法並びに半導体装置

Info

Publication number: JP2004165489A
Application number: JP2002330907A
Authority: JP
Inventors: Toshiaki Ono; 敏昭小野; Tadami Tanaka; 忠美田中; Masataka Horai; 正隆宝来; Kazuto Matsukawa; 和人松川
Original assignee: Renesas Technology Corp; Sumitomo Mitsubishi Silicon Corp
Current assignee: Sumco Corp; Renesas Technology Corp
Priority date: 2002-11-14
Filing date: 2002-11-14
Publication date: 2004-06-10

Abstract

【課題】抵抗率０．０２５〜０．００８ Ωｃｍのシリコン単結晶から作製された、ｐ／ｐ^＋エピタキシャルシリコンウェーハにおいてもエピタキシヤル欠陥の発生がなく、かつ酸素析出物密度の面内均一性が良好で、ＩＧ効果に優れたエピタキシャルシリコンウェーハとその製造方法の提供。
【解決手段】引上げ育成時に、種々の引き上げ速度条件で育成を行い、得られた単結晶の引き上げ長さ方向のＯＳＦリング発生分布を調査して、この欠陥分布からＯＳＦリングが結晶中心部で消滅する引き上げ速度を求め、以後当該引き上げ速度で単結晶を引き上げ育成することで、酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域を有するシリコン単結晶並びにシリコンウェーハが得られ、このＯＳＦリングが結晶中心部で消滅したｐ^＋ウェーハ対して特定の熱処理後にエピタキシャル層を成長させる。
【選択図】なし

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体の集積回路素子に使用されるるエピタキシャルシリコンウェーハの改良に関し、抵抗率が０．００８〜０．０２５Ω・ｃｍの単結晶育成時に、高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を消滅させる特定の引上げ速度となして単結晶を育成し、得られたウェーハに特定の熱処理後にシリコンエピタキシャル層を成膜することで、酸素析出物密度の面内均一性が良好で、かつｌＧ（Ｉｎｔｒｉｎｓｉｃｇｅｔｔｅｒｉｎｇ）効果にすぐれたエピタキシャルシリコンウェーハを提供できるエピタキシャルシリコンウェーハとその製造方法並びに半導体装置に関する。
【０００２】
【従来の技術】
シリコン半導体デバイスの高集積化は、著しく進んでおり、デバイスを形成する基板のシリコンウェーハ自体の高品質化が一層厳しく要求されている。すなわち、高集積化とともに回路パターンがますます微細化されるため、シリコンウェーハ上のデバイスが形成されるデバイス活性領域では、リーク電流の増大やキャリアのライフタイムの低下原因となる転位等の結晶欠陥および金属系不純物の低減、除去が従来に増して厳しく求められている。
【０００３】
かかる要請から結晶欠陥をほぼ完全に含まないシリコンエピタキシャル層をウェーハ上に成長させたエピタキシャルシリコンウェーハが開発され、高集積化デバイスの製造に多く使用されている。このエピタキシャル層を成長させるシリコンウェーハとして、ボロンを高濃度にドープしたｐ^＋シリコンウェーハが一般的に用いられている。
【０００４】
エピタキシャルシリコンウェーハにｐ^＋ウェーハが採用される理由は、まずデバイス設計上の理由として、デバイスが動作する場合に生じる浮遊電荷が意図しなかった寄生トランジスタを動作させてしまう、いわゆるラッチアップ現象をｐ^＋ウェーハを用いることで防止でき、デバイスの設計が容易になることがある。また、トレンチ構造のキャパシタを用いる場合にトレンチ周辺の電圧印加時の空乏層広がりがｐ^＋の場合は防止できる利点がある。かかるｐ^＋ウェーハにエピタキシャル層を成長させたウェーハをｐ／ｐ^＋エピタキシャルシリコンウェーハと称する。
【０００５】
【発明が解決しようとする課題】
上述の高濃度にボロンを添加した抵抗率０．０２５〜０．００８Ωｃｍのｐ^＋ウェーハでは、酸化雰囲気で高温熱処理を施すと酸化誘起積層欠陥（ｒｉｎｇｌｉｋｅｌｙｄｉｓｔｒｉｂｕｔｅｄｏｘｉｄａｔｉｏｎ‐ｉｎｄｕｃｅｄｓｔａｃｋｉｎｇｆａｕｌｔｓ：以下ＯＳＦという）が発生するリング状の欠陥領域が結晶内部に発生することが知られている。（Ｍ．Ｓｈｕｒｅｌｅｔａｌｌ、ＨｉｇｈＰｕｒｉｔｙＳｉｌｉｃｏｎ４ｐ１３２，ＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙ（１９９６））
【０００６】
ＯＳＦの核は、結晶育成時に形成したサイズの大きな酸素析出核である。近年の研究にて、このようなＯＳＦリングを含むｐ^＋ウェーハに対してエピタキシャル層を成長させたｐ／ｐ^＋エピタキシャルシリコンウェーハには、基板のＯＳＦ‐ｒｉｎｇ位置に該当する場所でエピタキシャル欠陥を発生することが明らかとなった。
【０００７】
デバイス活性領域であるエピタキシャル層に積層欠陥や転位等のエピタキシャル欠陥が存在すると、デバイスの動作不良の原因となり、良品歩留まりの劣化につながると考えられる。
【０００８】
この発明は、抵抗率０．０２５〜０．００８ Ωｃｍのシリコン単結晶から作製された、ｐ／ｐ^＋エピタキシャルシリコンウェーハにおいてもエビタキシヤル欠陥の発生がなく、かつ酸素析出物密度の面内均一性が良好で、ＩＧ効果に優れたエピタキシャルシリコンウェーハとその製造方法並びにエピタキシャルシリコンウェーハを用いた半導体装置の提供を目的としている。
【０００９】
【課題を解決するための手段】
発明者らは、前記ＯＳＦリングの分布とエピタキシャル欠陥を発生との関係について種々検討した結果、シリコン単結晶の引上げ育成時に、種々の引き上げ速度条件で育成を行い、得られた単結晶の引き上げ長さ方向のＯＳＦリング発生分布を調査して、この欠陥分布からＯＳＦリングが結晶中心部で消滅する引き上げ速度を求め、以後当該引き上げ速度で単結晶を引き上げ育成することで、酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域を有するシリコン単結晶並びにシリコンウェーハが得られ、このＯＳＦリングが結晶中心部で消滅したｐ^＋ウェーハに対して特定の熱処理後にシリコンエピタキシャル層を成長させることで前記目的が達成できることを知見し、この発明を完成した。
【００１０】
すなわち、この発明は、抵抗率が０．０２５〜０．００８ Ωｃｍとなるようにボロンを添加し、かつ高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域からなるシリコン単結晶を育成し、このシリコン単結晶から切り出されたシリコンウェーハを７００〜９００℃の温度で３０分〜４時間の熱処理を施した後、あるいはさらに必要に応じてウェーハ表面に鏡面研磨処理を施した後、ウェーハ表面にシリコンエピタキシャル層を形成することを特徴とするエピタキシャルシリコンウェーハの製造方法である。
【００１１】
また、この発明は、上記構成のエピタキシャルシリコンウェーハの製造方法により製造されたエピタキシャルシリコンウェーハのシリコンエピタキシャル層に、ＭＯＳ構造を有するデバイスが形成されたことを特徴とする半導体装置である。
【００１２】
【発明の実施の形態】
この発明において、抵抗率が０．０２５〜０．００８ Ωｃｍであるシリコン単結晶を対象とするのは、前述したごとく、ｐ／ｐ^＋エピタキシャルシリコンウェーハを目的として、高速度、高性能、高密度の半導体デバイスを得るのに必要な性状であるためである。
【００１３】
また、酸素濃度の下限は、酸素濃度不足によるウェーハ強度の低下抑制及び十分にＩＧ効果を得るために必要な酸素析出量を確保する観点から８×１０^１７ａｔｏｍｓ／ｃｍ^３（ＡＳＴＭ１９７９）以上にすることが望ましい。
【００１４】
この発明に製造工程において、抵抗率が０．０２５〜０．００８ Ωｃｍとなるようにボロンを添加し、かつ高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域からなるシリコン単結晶を育成する工程を採用するが、具体的には以下の手段を採用する。
【００１５】
すなわち、この発明のシリコン単結晶の製造方法は、チョクラルスキー法によってシリコン単結晶を引上げ育成する方法を採用するもので、公知のいずれの方法、装置をも採用できる。ここで、ＯＳＦリング部を縮退させてしまうのはエピタキシャル欠陥の発生のおそれがある領域を完全にデバイスが作製される領域から取り除くためであり、特定の引き上げ速度を採用する。
【００１６】
まず、シリコン単結晶の引上げ育成時に、引き上げ速度を徐々に低下させる条件で育成を行い、得られた単結晶の引き上げ長さ方向のＯＳＦリング発生分布を調査して、この欠陥分布からＯＳＦリングが結晶中心部で消滅する引き上げ速度を求める。次いで、同じ性状の単結晶を育成するのに、前記の特定した引き上げ速度で実施する。
【００１７】
この発明において、上述の方法で得られた高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域からなるシリコン単結晶より、エピタキシャルシリコンウェーハを得るには、少なくとも該単結晶よりウェーハを切り出し研摩する工程と、主面にエピタキシャル層を成長する工程を経る必要がある。ウェーハに切り出しする方法、ウェーハの主面やエッジを研磨する方法、エピタキシャル成膜する方法について特に限定するものでなく、気相成長の熱分解法など、結晶欠陥のないエピタキシャル層の形成方法であれば公知のいずれの方法、構成、装置をも採用できる。
【００１８】
また、この発明において、エピタキシャルシリコンウェーハの製造に際し、単結晶よりウェーハを切り出した後、７００℃以上、９００℃未満の温度で３０分以上、４時間以下の熱処理を施すのは、エピタキシャルシリコンウェーハにＩＧ効果を持たせるためであり、エピタキシャル工程の高温で消滅してしまうようなボロン（Ｂ）を核とした小さな折出核の成長を促進し、エピタキシャル成長処理で消滅せずに残留する酸素折出物密度を増大させることができ、ゲッタリング効果の向上を計るものである。また、ウェーハ支持体であるボートからの傷を残さないようにするため、熱処理は鏡面研磨工程の前にすることが望ましい。
【００１９】
また、エピタキシャル成長前の熱処理はエピタキシャル工程でも消滅し難い折出物を作り込むことが目的であるが、熱処理時間が４時間を超えるとエピタキシャル欠陥を誘起し易くなるのため、４時間以下にすることが望ましい。また、熱処理時には炉からの汚染が懸念され、ウェーハの汚染防止のために酸化膜が保護膜として存在することは有効であり、従って、熱処理は酸素と不活性ガスの混合雰囲気中で行うことが望ましい。なお、鏡面研磨工程前に熱処理することにより、当該酸化膜は鏡面研磨工程にて除去されるため、酸化膜を取り除くための特別な工程、例えばＨＦによる酸化膜の除去工程を必要としない利点がある。
【００２０】
この発明において、上述の製造方法にて得られたエピタキシャルシリコンウェーハは、実施例で明らかにするように目的のエピタキシャル欠陥の個数が低減され、酸素析出物密度の面内均一性が良好でかつ高いゲッタリング能力を付与でき、さらに安定的に抵抗率が０．００８〜０．０２５Ω・ｃｍの性状を有している。従って、このエピタキシャルシリコンウェーハを基板として用い、これに公知のデバイスプロセスを適用して、ＭＯＳ型トランジスタ、ＭＯＳＦＥＴなどＭＯＳ構造を有する公知の種々構成のデバイスを作製し、所要の半導体装置となすことで、デバイスの特性や製造歩留りの向上効果が得られ、すぐれた半導体装置を製造することができる。
【００２１】
【実施例】
シリコン単結晶の育成装置の構成例を図１に示す。詳述すると、装置の中心位置にルツボ１が配置され、ルツボ１は石英製容器１ａとこの外側に配置された黒鉛製容器１ｂとから構成されている。
【００２２】
ルツボ１の外周部には、加熱ヒータ２が同心円状に配設され、ルツボ１内には加熱ヒータにより溶融された融液３が収容されている。ルツボ１の上方には、引き上げ軸４が種結晶５を装着して回転及び昇降可能に垂設してあり、種結晶５の下端から単結晶６を成長させることが可能であり、さらに引き上げ軸４の上昇とともに育成される単結晶６を囲むように熱シールド材７が配置されている。
【００２３】
上述した図１のシリコン単結晶育成装置を使用し、引き上げ速度を１．５ｍｍ／ｍｉｎ〜０．３ｍｍ／ｍｉｎまで徐々に低下させながら、直径８インチ、ｐ型（１００）、酸索濃度が１３×１０^１７ａｔｏｍｓ／ｃｍ^３、抵抗率が０．０１５〜０．０１０ Ωｃｍのシリコン単結晶インゴットを育成し、該単結晶インゴットからＯＳＦリングを含むサンプルウェーハと、ＯＳＦリングを含まないサンプルウェーハを各５０枚づつ採取した。
【００２４】
このサンプルウェーハを採取するにあたっては、予め同じ仕様条件で引き上げ速度を徐々に低下させる引き上げ速度変更実験を行い、得られたシリコン単結晶インゴットを結晶成長方向に切り出して評価サンプルを作成し、このサンプルを酸素雰囲気中で８００℃×４時間＋１０００℃×１６時間の熱処理を施した後、Ｘ‐ｒａｙｔｏｐｏｇｒａｐｈｙ法でサンプルのＯＳＦリング発生位置を評価して、引き上げ速度に対するＯＳＦリング発生位置を予め求めておく手法を採用した。これにより、以後、同条件にてシリコン単結晶インゴットを育成すれば、確実にＯＳＦリングを合むサンプルウェーハと、ＯＳＦリングを含まないサンプルウェーハを採取することができる。本実施例では、引き上げ速度１．０ｍｍ／ｍｉｎで育成した結晶領域をＯＳＦリングを含むサンプルウェーハとして採用し、引き上げ速度０．６２ｍｍ／ｍｉｎで育成した結晶領域をＯＳＦリングを含まないサンプルウェーハとして採用した。
【００２５】
各サンプルウェーハに対して、鏡面研磨処理のみを施したサンプルウェーハと、鏡面研磨処理前に８５０℃で１時間の熱処理を施したサンプルウェーハを用意した。次に、全てのサンプルウェーハに、エピタキシャル成膜装置を用いて１１５０℃で１分間の水素ベークに引き続き、ＳｉＨＣｌ_３ガスを供給してや堆積温度が１０７５℃の条件で、５μｍ厚のシリコンエピタキシャル層を形成した。得られた各エピタキシャルシリコンウェーハ麦面を表面欠陥検査装置（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＳＰ−１）で検査し、０．０９μｍサイズ以上の表面欠陥（エピタキシャル欠陥）密度をカウントした。その測定結果を表１に示す。
【００２６】
次に、これらのエピタキシャルシリコンウェーハに対し、ｌ０００℃で１６時間保持する熱処理を施してウェーハを劈開し、ライトエッチング液で５分間の選択エッチングを行い、光学顕微鏡にてエッチングピット密度をカウントし、シリコンウェーハ中に形成された酸素析出物（ＢＭＤ）密度を求めた。その測定結果を表１に示す。
【００２７】
表１におけるエピタキシャル欠陥の個数は、２５枚のエピタキシャルウェーハを測定した累計の個数を示している。サンプル１とサンプル２の比較からＯＳＦリング部を含むウェーハでは、エピタキシャル欠陥の個数がＯＳＦ部を含まないものと比較して高いことが分かる。エピタキシャル前の熱処理を施した場合、、サンプル３のＯＳＦ部を含むウェーハ、またサンプル４の含まないウェーハでは、エピタキシャル前の熱処理を施していないサンプル１、サンプル２と比較して高密度なＢＭＤ密度が得られているが、サンプル３のＯＳＦ部を含むウェーハではエピタキシャル欠陥が多発したことがわかる。
【００２８】
【表１】

【００２９】
【発明の効果】
この発明によると、シリコン単結晶の育成に際して特定の引上げ速度を最適化して、高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させてなる結晶領域を有するシリコンウェーハとすることで、目的のエピタキシャル欠陥の個数が低減され、酸素析出物密度の面内均一性が良好でかつ高いゲッタリング能力を付与でき、さらに安定的に抵抗率が０．００８〜０．０２５Ω・ｃｍのｐ／ｐ^＋エピタキシャルシリコンウェーハを提供できる。
【図面の簡単な説明】
【図１】シリコン単結晶の育成装置の概略構成示す説明図である。
【符号の説明】
１ルツボ
１ａ石英製容器
１ｂ黒鉛製容器
２加熱ヒータ
３融液
４引き上げ軸
５種結晶
６単結晶
７熱シールド材

Claims

抵抗率が０．０２５〜０．００８ Ωｃｍであり、高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域を有するシリコンウェーハからなり、７００〜９００℃の温度で３０分〜４時間の熱処理を施した該ウェーハ表面にシリコンエピタキシャル層を有するエピタキシャルシリコンウェーハ。
抵抗率が０．０２５〜０．００８ Ωｃｍとなるようにボロンを添加し、かつ高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域からなるシリコン単結晶を育成し、このシリコン単結晶から切り出されたシリコンウェーハを７００〜９００℃の温度で３０分〜４時間の熱処理を施した後、ウェーハ表面にシリコンエピタキシャル層を形成するエピタキシャルシリコンウェーハの製造方法。
抵抗率が０．０２５〜０．００８ Ωｃｍとなるようにボロンを添加し、かつ高温酸化処理を施した場合に結晶内に発生する酸化誘起積層欠陥領域を結晶中心部で消滅させた結晶領域からなるシリコン単結晶を育成し、このシリコン単結晶から切り出されたシリコンウェーハを７００〜９００℃の温度で３０分〜４時間の熱処理を施した後、ウェーハ表面に鏡面研磨処理を施し、さらにウェーハ表面にシリコンエピタキシャル層を形成するエピタキシャルシリコンウェーハの製造方法。
請求項２または請求項３記載のエピタキシャルシリコンウェーハの製造方法により製造されたエピタキシャルシリコンウェーハのシリコンエピタキシャル層に、ＭＯＳ構造を有するデバイスが形成された半導体装置。